JPH03209694A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03209694A JPH03209694A JP2005157A JP515790A JPH03209694A JP H03209694 A JPH03209694 A JP H03209694A JP 2005157 A JP2005157 A JP 2005157A JP 515790 A JP515790 A JP 515790A JP H03209694 A JPH03209694 A JP H03209694A
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- JP
- Japan
- Prior art keywords
- output
- chip
- memory device
- input
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 230000003321 amplification Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関し、より詳しくは複数の
メモリブロックを有する半導体記憶装置のレイアウト方
式の改良に関する。
メモリブロックを有する半導体記憶装置のレイアウト方
式の改良に関する。
（従来の技術）
複数のメモリブロックがチップ上に配設された半導体記
憶装置では、これらのメモリブロックをチップの長辺に
沿って並べて配置し、ビット数の多いワード線がこの長
辺側から各メモリブロックのデコーダ回路に入力される
ようになっている。
憶装置では、これらのメモリブロックをチップの長辺に
沿って並べて配置し、ビット数の多いワード線がこの長
辺側から各メモリブロックのデコーダ回路に入力される
ようになっている。
そして、このためピット数の少ないデータ線は、チップ
の短辺側から入出力されることになる。
の短辺側から入出力されることになる。
このような従来の半導体記憶装置のレイアウトを第３図
に示す。
に示す。
この半導体記憶装置は、チップｌ上に２つのメモリブロ
ック２．２が長辺に沿って隣接するように配置されてい
る。また、各メモリブロック２のデータ出力となるメイ
ンアンプ３．３は、信号線４．４を介してそれぞれチッ
プ１の短辺側に配置された出力増幅回路５．５に接続さ
れている。
ック２．２が長辺に沿って隣接するように配置されてい
る。また、各メモリブロック２のデータ出力となるメイ
ンアンプ３．３は、信号線４．４を介してそれぞれチッ
プ１の短辺側に配置された出力増幅回路５．５に接続さ
れている。
（発明が解決しようとする課題）
ところが、上記従来の半導体記憶装置では、隣接するメ
モリブロック２．２の入出力が同一の方向となっていた
。しかも、これらのメモリブｏ ツク２．２のメインア
ンプ３．３とそれぞれ接続される出力増幅回路５、・・
・は、チップｌの同一の短辺側に配置されていた。この
ため、第３図に示すように、出力増幅回路５が配置され
た短辺から遠い方のメモリブロック２では、データ出力
の信号線４．４を隣接するメモリブロック２．２の間を
介して配線し出力増幅回路５．５に接続する必要があっ
た。
モリブロック２．２の入出力が同一の方向となっていた
。しかも、これらのメモリブｏ ツク２．２のメインア
ンプ３．３とそれぞれ接続される出力増幅回路５、・・
・は、チップｌの同一の短辺側に配置されていた。この
ため、第３図に示すように、出力増幅回路５が配置され
た短辺から遠い方のメモリブロック２では、データ出力
の信号線４．４を隣接するメモリブロック２．２の間を
介して配線し出力増幅回路５．５に接続する必要があっ
た。
従って、複数のメモリブロックを有する従来の半導体記
憶装置は、いずれかのメモリブロックにおけるデータ出
力の信号線の配線長が他方のメモリブロックの信号線に
比べて極めて長くなり、ノイズの影響を受は易くなった
り、データ転送の遅延時間が長くなるという問題が生じ
ていた。
憶装置は、いずれかのメモリブロックにおけるデータ出
力の信号線の配線長が他方のメモリブロックの信号線に
比べて極めて長くなり、ノイズの影響を受は易くなった
り、データ転送の遅延時間が長くなるという問題が生じ
ていた。
本発明は上記事情に鑑みてなされたものであり、データ
出力の信号線の配線長を短縮することができる構成を有
し、ノイズの影響を受けにくく、データ転送の遅延時間
の短い半導体記憶装置を提供することを目的とする。
出力の信号線の配線長を短縮することができる構成を有
し、ノイズの影響を受けにくく、データ転送の遅延時間
の短い半導体記憶装置を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体記憶装置は、複数のメモリブロックが矩
形領域の長辺に沿って並べて配設されており、各ワード
線がチップの長辺側から入力され、データ線が短辺側か
ら入出力される半導体記憶装置において、隣接するメモ
リブロックの入出力の方向が互いに逆方向に構成され、
これらのメモリブロックの各データ出力がそれぞれ信号
線を介して該矩形領域の短辺側に配置された出力増幅回
路に接続されており（第１３４求項の発明）、そのこと
により上記目的が達成される。
形領域の長辺に沿って並べて配設されており、各ワード
線がチップの長辺側から入力され、データ線が短辺側か
ら入出力される半導体記憶装置において、隣接するメモ
リブロックの入出力の方向が互いに逆方向に構成され、
これらのメモリブロックの各データ出力がそれぞれ信号
線を介して該矩形領域の短辺側に配置された出力増幅回
路に接続されており（第１３４求項の発明）、そのこと
により上記目的が達成される。
また、本発明の他の半導体記憶装置は、複数のメモリブ
ロックが矩形領域の長辺に沿って並べて配設されており
、各ワード線がチップの長辺側から入力され、データ線
が短辺側から入出力される半導体記憶装置において、隣
接するメモリブロックの各データ出力と信号線を介して
接続されるそれぞれの出力増幅回路が該矩形領域の相対
向する短辺側に分離して配置されており（第２請求項の
発明）、そのことにより上記目的が達成される。
ロックが矩形領域の長辺に沿って並べて配設されており
、各ワード線がチップの長辺側から入力され、データ線
が短辺側から入出力される半導体記憶装置において、隣
接するメモリブロックの各データ出力と信号線を介して
接続されるそれぞれの出力増幅回路が該矩形領域の相対
向する短辺側に分離して配置されており（第２請求項の
発明）、そのことにより上記目的が達成される。
（作用）
第１請求項の発明の構成によれば、隣接するメモリブロ
ックの入出力の方向が互いに逆方向となるので、これら
のメモリブロックのデータ出力は、長辺に沿って信号線
を配線するだけでチップ等の矩形領域の短辺側に配置さ
れた出力増幅回路に接続することができる。
ックの入出力の方向が互いに逆方向となるので、これら
のメモリブロックのデータ出力は、長辺に沿って信号線
を配線するだけでチップ等の矩形領域の短辺側に配置さ
れた出力増幅回路に接続することができる。
従って、それぞれの出力増幅回路を同一の短辺側に配置
した場合であっても、信号線を隣接するメモリフロック
間を通して矩形領域の短辺に沿った方向に配線する必要
がなくなるので、この信号線の配線長を短縮することが
できる。
した場合であっても、信号線を隣接するメモリフロック
間を通して矩形領域の短辺に沿った方向に配線する必要
がなくなるので、この信号線の配線長を短縮することが
できる。
また、第２請求項の発明の構成によれば、隣接するメモ
リブロックの各データ出力に接続される各出力増幅回路
が矩形領域の相対向する短辺側に分離して配置されるの
で、それぞれの信号線が最寄りの短辺側に向けて長辺に
沿って配線されることになる。
リブロックの各データ出力に接続される各出力増幅回路
が矩形領域の相対向する短辺側に分離して配置されるの
で、それぞれの信号線が最寄りの短辺側に向けて長辺に
沿って配線されることになる。
従って、各信号線は、それぞれの最短距離で配線される
ことになり、配線長をさらに短縮することができる。
ことになり、配線長をさらに短縮することができる。
なお、この第２請求項の発明の場合も、隣接するメモリ
ブロックの入出力の方向を互いに逆方向とすることは可
能である。
ブロックの入出力の方向を互いに逆方向とすることは可
能である。
（実施例）
本発明を実施例について以下に説明する。
第１図は第１請求項の発明の一実施例に係る半導体記憶
装置の構成を示すブロック図である。なお、前記第３図
に示した従来の半導体記憶装置と同様の機能を有する構
成部材には同じ番号を付記する。
装置の構成を示すブロック図である。なお、前記第３図
に示した従来の半導体記憶装置と同様の機能を有する構
成部材には同じ番号を付記する。
第１図に示す半導体記憶装置は、矩形のチ、／プ１上に
２つのメモリブロック２．２が長辺に沿って隣接するよ
うに配置されている。
２つのメモリブロック２．２が長辺に沿って隣接するよ
うに配置されている。
各メモリブロック２には、２つ１組のメモリセル２ａ、
２ａが２組配置され、それぞれの組にＸデコーダ回路２
ｂとＹデコーダ回路２Ｃとが設けられている。また、各
メモリセル２ａには、差動増幅回路２ｄがそれぞれ設け
られている。これらの差動増幅回路２ｄ、 ・・・は、
各組のメモリセル２ａ、２ａごとに設けられたメインア
ンプ３に接続されている。そして、データの読み出しの
際には、図示しないワード線が各Ｘデコーダ回路２ｂ及
びＹデコーダ回路２Ｃに入力されることにより、各組の
メモリセル２ａ、２ａのピットが選択され、差動増幅回
路２ｄを介して各組のメインアンプ３にデータが出力さ
れることになる。
２ａが２組配置され、それぞれの組にＸデコーダ回路２
ｂとＹデコーダ回路２Ｃとが設けられている。また、各
メモリセル２ａには、差動増幅回路２ｄがそれぞれ設け
られている。これらの差動増幅回路２ｄ、 ・・・は、
各組のメモリセル２ａ、２ａごとに設けられたメインア
ンプ３に接続されている。そして、データの読み出しの
際には、図示しないワード線が各Ｘデコーダ回路２ｂ及
びＹデコーダ回路２Ｃに入力されることにより、各組の
メモリセル２ａ、２ａのピットが選択され、差動増幅回
路２ｄを介して各組のメインアンプ３にデータが出力さ
れることになる。
また、これらのメモリブロック２．２は、入出力の方向
が互いに逆方向に構成されている。従って、メモリセル
２ａ、Ｘデコーダ回路２ｂＳ Ｙデコーダ回路２Ｃ、差
動増幅回路２ｄ、及びメインアンプ３は、それぞれ互い
に対称形に配置されることになる。
が互いに逆方向に構成されている。従って、メモリセル
２ａ、Ｘデコーダ回路２ｂＳ Ｙデコーダ回路２Ｃ、差
動増幅回路２ｄ、及びメインアンプ３は、それぞれ互い
に対称形に配置されることになる。
上記メモリブロック２．２の各メインアンプ３は、信号
線４を介してそれぞれチップ１の同じ側の短辺に配置さ
れた出力増幅回路５．５に接続されている。
線４を介してそれぞれチップ１の同じ側の短辺に配置さ
れた出力増幅回路５．５に接続されている。
上記のように構成された半導体記憶装置は、各メモリブ
ロック２．２のメインアンプ３、・・・からの信号線４
、・・・がそれぞれチップ１上の図示左右に振り分けら
れる。このため、出力増幅回路５、・・・が配置された
側のチップ１の短辺から遠い方のメモリブロック２の信
号線４．４も、チップ１の長辺に沿うだけで、隣接する
メモリブロック２．２間を介することなく配線できるの
で、従来に比べ配線長を短縮することができる。
ロック２．２のメインアンプ３、・・・からの信号線４
、・・・がそれぞれチップ１上の図示左右に振り分けら
れる。このため、出力増幅回路５、・・・が配置された
側のチップ１の短辺から遠い方のメモリブロック２の信
号線４．４も、チップ１の長辺に沿うだけで、隣接する
メモリブロック２．２間を介することなく配線できるの
で、従来に比べ配線長を短縮することができる。
第２図は第２請求項の発明の一実施例に係る半導体記憶
装置の構成を示すブロック図である。なお、上記第１図
に示した従来の半導体記憶装置と同様の機能を有する構
成部材には同じ番号を付記して説明を省略する。
装置の構成を示すブロック図である。なお、上記第１図
に示した従来の半導体記憶装置と同様の機能を有する構
成部材には同じ番号を付記して説明を省略する。
第２図に示す半導体記憶装置も、チップｌ上に２つのメ
モリブｏ ’ｙり２．２が長辺に沿って隣接するように
配置されている。また、各メモリブロック２．２の構成
も第１図の場合と同様である。
モリブｏ ’ｙり２．２が長辺に沿って隣接するように
配置されている。また、各メモリブロック２．２の構成
も第１図の場合と同様である。
ただし、本実施例の場合は、各メモリブロック２．２の
入出力の方向が従来と同様に同じである。
入出力の方向が従来と同様に同じである。
上ＸＥメモリブロック２．２の各メインアンプ３は、信
号線４を介してそれぞれチップ１の短辺に配置された出
力増幅回路５．５に接続されている。
号線４を介してそれぞれチップ１の短辺に配置された出
力増幅回路５．５に接続されている。
しかしながら、隣接するメモリブロック２．２にそれぞ
れ接続する２組の出力増幅回路５、・・・は、それぞれ
チップｌの相対同する短辺に配置されている。
れ接続する２組の出力増幅回路５、・・・は、それぞれ
チップｌの相対同する短辺に配置されている。
上記のように構成された半導体記憶装置は、各メモリブ
ロック２．２のメインアンプ３、・・・からの信号線４
、・・・がそれぞれチップ１上の図示上下の出力増幅回
路５、・・・に分けてそれぞれ接続される。このため、
各信号線４は、それぞれの最寄りのチップＩの短辺に向
けて最短距離で配線されるので、配線長をさらに短縮す
ることができる。
ロック２．２のメインアンプ３、・・・からの信号線４
、・・・がそれぞれチップ１上の図示上下の出力増幅回
路５、・・・に分けてそれぞれ接続される。このため、
各信号線４は、それぞれの最寄りのチップＩの短辺に向
けて最短距離で配線されるので、配線長をさらに短縮す
ることができる。
なお、本実施例においてメモリブロック２．２の人出力
の方向を逆にした場合も効果は同様である。
の方向を逆にした場合も効果は同様である。
（発明の効果）
以上の説明から明らかなように、本発明の半導体記憶装
置は、メモリブロックのデータ出力から矩形領域の短辺
側に配置された出力増幅回路に至る信号線の配線長を短
縮することができるので、ノイズの影響を低減すると共
に、データ転送の遅延時間を短縮し、他方のメモリブロ
ックとの格差を少なくすることができるという効果を奏
する。
置は、メモリブロックのデータ出力から矩形領域の短辺
側に配置された出力増幅回路に至る信号線の配線長を短
縮することができるので、ノイズの影響を低減すると共
に、データ転送の遅延時間を短縮し、他方のメモリブロ
ックとの格差を少なくすることができるという効果を奏
する。
４、 ゛の な１゛ｕ
第１図は本発明の一実施例に係る半導体記憶装置の構成
を示すブロック図、第２図は他の実施例に係る半導体記
憶装置の構成を示すブロック図、第３図は従来の半導体
記憶装置の構成を示すブロック図である。
を示すブロック図、第２図は他の実施例に係る半導体記
憶装置の構成を示すブロック図、第３図は従来の半導体
記憶装置の構成を示すブロック図である。
ｌ・・・チップ、２・・・メモリブロック、４・・・信
号線、５・・・出力増幅回路。
号線、５・・・出力増幅回路。
以 上
Claims (1)
- 【特許請求の範囲】 １、複数のメモリブロックが矩形領域の長辺に沿って並
べて配設されており、各ワード線がチップの長辺側から
入力され、データ線が短辺側から入出力される半導体記
憶装置において、 隣接するメモリブロックの入出力の方向が互いに逆方向
に構成され、これらのメモリブロックの各データ出力が
それぞれ信号線を介して該矩形領域の短辺側に配置され
た出力増幅回路に接続されている半導体記憶装置。 ２、複数のメモリブロックが矩形領域の長辺に沿って並
べて配設されており、各ワード線がチップの長辺側から
入力され、データ線が短辺側から入出力される半導体記
憶装置において、 隣接するメモリブロックの各データ出力と信号線を介し
て接続されるそれぞれの出力増幅回路が該矩形領域の相
対向する短辺側に分離して配置されている半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005157A JPH03209694A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005157A JPH03209694A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209694A true JPH03209694A (ja) | 1991-09-12 |
Family
ID=11603424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005157A Pending JPH03209694A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230976A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282603U (ja) * | 1985-11-12 | 1987-05-26 | ||
| JPS644752U (ja) * | 1987-06-26 | 1989-01-12 | ||
| JPS6443667A (en) * | 1987-08-07 | 1989-02-15 | Mikio Sugimoto | Concrete placing method |
| JPH01169050A (ja) * | 1987-12-25 | 1989-07-04 | Nippon Petrochem Co Ltd | コンクリート型枠 |
| JPH01169050U (ja) * | 1988-05-19 | 1989-11-29 | ||
| JPH01169049U (ja) * | 1988-05-18 | 1989-11-29 |
-
1990
- 1990-01-12 JP JP2005157A patent/JPH03209694A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282603U (ja) * | 1985-11-12 | 1987-05-26 | ||
| JPS644752U (ja) * | 1987-06-26 | 1989-01-12 | ||
| JPS6443667A (en) * | 1987-08-07 | 1989-02-15 | Mikio Sugimoto | Concrete placing method |
| JPH01169050A (ja) * | 1987-12-25 | 1989-07-04 | Nippon Petrochem Co Ltd | コンクリート型枠 |
| JPH01169049U (ja) * | 1988-05-18 | 1989-11-29 | ||
| JPH01169050U (ja) * | 1988-05-19 | 1989-11-29 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230976A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
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