JPS6193711A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6193711A JPS6193711A JP21395384A JP21395384A JPS6193711A JP S6193711 A JPS6193711 A JP S6193711A JP 21395384 A JP21395384 A JP 21395384A JP 21395384 A JP21395384 A JP 21395384A JP S6193711 A JPS6193711 A JP S6193711A
- Authority
- JP
- Japan
- Prior art keywords
- input
- delay
- output
- data
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Networks Using Active Elements (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延時間の変更ができる遅延回路に関するもの
である。
である。
従来、遅延時間の変更が行なえる遅延回路としては、配
線のマスタースライスを使用して、第２図の如（、ｎ個
（ここでは４個を示す）の遅延素子１．２．３．４を直
列に並べ、それぞれの遅延・素子１，２，３．４の出力
を切替スイッチ５に接続し、切替スイッチ５で選択され
た遅延時間の出力を出力端子７に出力していた。しかし
、切替スイッチ５は集積回路上の配線の変更で切シ替え
られる等制約なものであるので、１匿設定して回路配線
を決めるとその後変更することは難しい。
線のマスタースライスを使用して、第２図の如（、ｎ個
（ここでは４個を示す）の遅延素子１．２．３．４を直
列に並べ、それぞれの遅延・素子１，２，３．４の出力
を切替スイッチ５に接続し、切替スイッチ５で選択され
た遅延時間の出力を出力端子７に出力していた。しかし
、切替スイッチ５は集積回路上の配線の変更で切シ替え
られる等制約なものであるので、１匿設定して回路配線
を決めるとその後変更することは難しい。
したがって、従来の遅延回路は遅延時間の変更が容易に
できないという欠点を有している。
できないという欠点を有している。
本発明の目的は遅延時間を遅延回路を含む集積回路及び
装置の外部から設定でき、かつ変更の各易な遅延回路を
提供することにある。
装置の外部から設定でき、かつ変更の各易な遅延回路を
提供することにある。
〔問題点をｐｙ４決するための手段〕
本発明によれば遅延素子とこの遅延索子の入力および出
力を接続した２入力切替スイッチとの対を複数個直列に
接続し、各２入力切替スイッチは各２入力切替スイッチ
に対応するデータラッチ回路の出力で制御され、これら
データラッテ回路には遅延時間に応じてラッチ内容を外
部から制御できるようにした遅延回路を得る。
力を接続した２入力切替スイッチとの対を複数個直列に
接続し、各２入力切替スイッチは各２入力切替スイッチ
に対応するデータラッチ回路の出力で制御され、これら
データラッテ回路には遅延時間に応じてラッチ内容を外
部から制御できるようにした遅延回路を得る。
次に、本発明を図面を参照して、より詳細に説明する。
第１図は、本発明の一実施例を示すものであシ。
遅延素子が４個ある場合についての例である。入力端子
６と出力端子７との間には遅延素子１．２゜３．４と２
入力切替スイッチ８．９．１０．１１との対が複数直列
に接続されている。各切替スイッチ８．９．１０．１１
の２つの入力にはそれぞれ対応する遅延素子１．２．３
．４の入力と出力が接続され、出力は次段の遅延素子２
．３．４の入力もしくは出力端子７に接続されている０
各切替スイッチ８．９，１０．１１は対応するデータラ
、テ１２．１３，１４．１５で制陶されるようになって
おシ、各データラッチ１２．１３．１４゜１５のデータ
入力端子はデータ入力端子１６゜１７．１８．１９はそ
れぞれ接続されており、ストローブ入力端子２０に入力
されるストローブ入力でそれぞれのデータラッテ１２．
１３．１４゜１５Ｆｉデータ入力端子１６．１７．１８
．１９に与えられたデータを取り込むようになっている
０データラッチ１２．１３．１４．１５の出力２１゜２
２．２３．２４はそれぞれ制御ｌ線として対応する２入
力切替スイッチ８．９．１０．１１に接続されている。
６と出力端子７との間には遅延素子１．２゜３．４と２
入力切替スイッチ８．９．１０．１１との対が複数直列
に接続されている。各切替スイッチ８．９．１０．１１
の２つの入力にはそれぞれ対応する遅延素子１．２．３
．４の入力と出力が接続され、出力は次段の遅延素子２
．３．４の入力もしくは出力端子７に接続されている０
各切替スイッチ８．９，１０．１１は対応するデータラ
、テ１２．１３，１４．１５で制陶されるようになって
おシ、各データラッチ１２．１３．１４゜１５のデータ
入力端子はデータ入力端子１６゜１７．１８．１９はそ
れぞれ接続されており、ストローブ入力端子２０に入力
されるストローブ入力でそれぞれのデータラッテ１２．
１３．１４゜１５Ｆｉデータ入力端子１６．１７．１８
．１９に与えられたデータを取り込むようになっている
０データラッチ１２．１３．１４．１５の出力２１゜２
２．２３．２４はそれぞれ制御ｌ線として対応する２入
力切替スイッチ８．９．１０．１１に接続されている。
次に本実施例の動作の説明を行なう。例えば、データ入
力端子よりデータラ、テに入力されるデータが１０”と
したときに２入力切替スイッチを遅延素子の入力側に接
続し、同様にデータが＠ｌ”としたときに２入力切替ス
イッチを遅延素子の出力側に接続するものと仮定すると
、データ入力端子１６．１７．１８．１９へそれぞれ１
０”＠１＃。
力端子よりデータラ、テに入力されるデータが１０”と
したときに２入力切替スイッチを遅延素子の入力側に接
続し、同様にデータが＠ｌ”としたときに２入力切替ス
イッチを遅延素子の出力側に接続するものと仮定すると
、データ入力端子１６．１７．１８．１９へそれぞれ１
０”＠１＃。
′１” ＠ 、ｉ ＃のデータを入力しておきストロー
ブ入力端子２０からデータ２．テ１２，１３゜１４．１
５のゲートを開いて各データラッテ１２゜１３．１４．
１５にデータが入力される。すると制御線２１．２２，
２３．２４にデータが出力され２入力切替スイッチ８と
１１は遅延素子ｌと４の入力側へ、２入力切替スイッチ
９と１０は遅延素子２と３の出力側へ切替えられる。そ
のため全体の遅延時間は遅延素子２の遅延時間、遅延素
子３の遅延時間をそれぞれ加えた遅延時間になる。
ブ入力端子２０からデータ２．テ１２，１３゜１４．１
５のゲートを開いて各データラッテ１２゜１３．１４．
１５にデータが入力される。すると制御線２１．２２，
２３．２４にデータが出力され２入力切替スイッチ８と
１１は遅延素子ｌと４の入力側へ、２入力切替スイッチ
９と１０は遅延素子２と３の出力側へ切替えられる。そ
のため全体の遅延時間は遅延素子２の遅延時間、遅延素
子３の遅延時間をそれぞれ加えた遅延時間になる。
その後データラ、チのゲートを閉じるストローブ信号が
ストローブ入力端子２０に入力されてもデータラッチ１
２．１３．１４．１５はデータを保持したままであり、
２入力切替スイッチ８．９゜１０．１１もそのままとな
り、遅延時間が保持される。遅延時間の変更はデータ入
力端子１６゜１７．１８．１９に加えるデータを変えて
上記の動作を繰り返すと良い。
ストローブ入力端子２０に入力されてもデータラッチ１
２．１３．１４．１５はデータを保持したままであり、
２入力切替スイッチ８．９゜１０．１１もそのままとな
り、遅延時間が保持される。遅延時間の変更はデータ入
力端子１６゜１７．１８．１９に加えるデータを変えて
上記の動作を繰り返すと良い。
すなわち、本回路は本回路を含む集積回路及び装置の外
部よシ遅延素子を選択することにより遅延時間を任意に
設定する効果を有する。
部よシ遅延素子を選択することにより遅延時間を任意に
設定する効果を有する。
本発明を最も効果的に使うには、遅延：Ｘシ子ｌの遅延
時間を基準にすると、遅延索子２の遅延時間を２倍、遅
延素子３の遅延時間を４倍、遅延素子４の遅延時間を８
倍というように２ ｎ −ｔ 倍にすることＫよりｓ
ｎ個のデータを与えることで２ｎ段階の遅延時間を選択
することが可能となる。これによりコンピユータ−等に
よる制御が可能となり大きな効果を得ることになる。
時間を基準にすると、遅延索子２の遅延時間を２倍、遅
延素子３の遅延時間を４倍、遅延素子４の遅延時間を８
倍というように２ ｎ −ｔ 倍にすることＫよりｓ
ｎ個のデータを与えることで２ｎ段階の遅延時間を選択
することが可能となる。これによりコンピユータ−等に
よる制御が可能となり大きな効果を得ることになる。
このように、本発明によれば、集積回路を完成した後で
も、遅延時間を任意に変更できる遅延回路を得ることが
できる。
も、遅延時間を任意に変更できる遅延回路を得ることが
できる。
第１図は本発明の一実施例による遅延回路のプロ、り図
、第２図は従来の遅延回路のブロック図である。 １〜４・・・・・遅延素子、５・・・・・・４入力切替
スイッチ、６・・・・・・入力端子、７・・・・・・出
力端子、８〜１１・・・・・・２入力切替スイッチ、１
２〜１５・・団・データラッチ、１６〜１９・・・・・
・データ入力端子、２０・・・・・ストローブ入力端子
、２１〜２４・・・・・・制御線。
、第２図は従来の遅延回路のブロック図である。 １〜４・・・・・遅延素子、５・・・・・・４入力切替
スイッチ、６・・・・・・入力端子、７・・・・・・出
力端子、８〜１１・・・・・・２入力切替スイッチ、１
２〜１５・・団・データラッチ、１６〜１９・・・・・
・データ入力端子、２０・・・・・ストローブ入力端子
、２１〜２４・・・・・・制御線。
Claims (1)
- 【特許請求の範囲】 １、遅延素子と該遅延素子の入力と出力とが入力される
２入力切替スイッチとの対を複数直列に接続し、各対の
前記２入力切替スイッチに対応してそれぞれデータラッ
チ回路を設け、前記２入力切替スイッチは対応する前記
データラッチ回路の出力により制御されるようになし、
前記各データラッチ回路は外部より出力内容を制御でき
るようにしたことを特徴とする遅延回路。 ２、前記遅延素子の遅延時間はそれぞれ異なっているこ
とを特徴とする特許請求範囲第１項記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395384A JPS6193711A (ja) | 1984-10-12 | 1984-10-12 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395384A JPS6193711A (ja) | 1984-10-12 | 1984-10-12 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193711A true JPS6193711A (ja) | 1986-05-12 |
Family
ID=16647784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21395384A Pending JPS6193711A (ja) | 1984-10-12 | 1984-10-12 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193711A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334620A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | スイッチアレー |
| JPH05218781A (ja) * | 1991-09-04 | 1993-08-27 | Wandel & Goltermann Gmbh & Co | 可調整の群伝播時間形成用遅延線路 |
| JPH06196958A (ja) * | 1992-08-28 | 1994-07-15 | Sony Tektronix Corp | プログラマブル可変長遅延回路 |
| WO2003010549A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Timing generator and semiconductor test apparatus |
| WO2003036794A1 (en) * | 2001-10-23 | 2003-05-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Multi-bit time delay adjuster unit for high rf applications and method |
-
1984
- 1984-10-12 JP JP21395384A patent/JPS6193711A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334620A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | スイッチアレー |
| JPH05218781A (ja) * | 1991-09-04 | 1993-08-27 | Wandel & Goltermann Gmbh & Co | 可調整の群伝播時間形成用遅延線路 |
| JPH06196958A (ja) * | 1992-08-28 | 1994-07-15 | Sony Tektronix Corp | プログラマブル可変長遅延回路 |
| WO2003010549A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Timing generator and semiconductor test apparatus |
| US7034518B2 (en) | 2001-07-27 | 2006-04-25 | Advantest Corp. | Timing generator and semiconductor test apparatus |
| WO2003036794A1 (en) * | 2001-10-23 | 2003-05-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Multi-bit time delay adjuster unit for high rf applications and method |
| US7053732B2 (en) | 2001-10-23 | 2006-05-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Multi-bit time delay adjuster unit for high RF applications and method |
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