JPS60147659A - 論理構造 - Google Patents
論理構造Info
- Publication number
- JPS60147659A JPS60147659A JP59003420A JP342084A JPS60147659A JP S60147659 A JPS60147659 A JP S60147659A JP 59003420 A JP59003420 A JP 59003420A JP 342084 A JP342084 A JP 342084A JP S60147659 A JPS60147659 A JP S60147659A
- Authority
- JP
- Japan
- Prior art keywords
- subblocks
- diagnosis
- test
- pins
- selectors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路ブロックの回路構成に係り、特に試
験・診断に好適な論理構造に関する。
験・診断に好適な論理構造に関する。
従来の論理回路ブロックは、その試験・診断容易性を向
上させるために種々の工夫がなされている。第1図に、
観測ピンを追加した構成の代表的なブロック図を示す。
上させるために種々の工夫がなされている。第1図に、
観測ピンを追加した構成の代表的なブロック図を示す。
第1図は、論理回路ブロックを試験・診断上適当なサブ
プロ・ツク1に分割し、本来の信号ピン2に加えて、観
測ピン5を設けた構成を示す。この場合、試験・診断容
易性は向上するが、ピン数が極端に増え(第1図では2
rLピン)、パッケージングが困難になるという欠点が
あった。
プロ・ツク1に分割し、本来の信号ピン2に加えて、観
測ピン5を設けた構成を示す。この場合、試験・診断容
易性は向上するが、ピン数が極端に増え(第1図では2
rLピン)、パッケージングが困難になるという欠点が
あった。
本発明の目的は、1記欠点をなくし、ピン数を極端に増
やすことなく、試験・診断容易性を向上させることにあ
る。
やすことなく、試験・診断容易性を向上させることにあ
る。
本発明の特徴は、上記欠点を解決するため。
セレクタによるサブブロックのバイパス回路を構成した
ことにある。
ことにある。
以下、本発明の一実施例を第2図により説明する。試験
・診断上適当に分割したサブブロック1の直後にセレク
タ4を設け、サブブロック1の出力信号線と入力信号線
を接続しておく。
・診断上適当に分割したサブブロック1の直後にセレク
タ4を設け、サブブロック1の出力信号線と入力信号線
を接続しておく。
信号線の切換えは、セレクタ4に接続された信号選択ピ
ン5を制御することにより行なう。この信号選択ピン5
を、サブブロック10入力信号線側を選ぶように制御す
ることにより、サブブロック1のバイパス回路を構成す
ることができる。
ン5を制御することにより行なう。この信号選択ピン5
を、サブブロック10入力信号線側を選ぶように制御す
ることにより、サブブロック1のバイパス回路を構成す
ることができる。
試験・診断時には、信号選択ピン5を適当に制御し、ど
れか一つのサブプロ・ツク1を選び、残りのサブブロッ
ク1をすべてバイパスさせることにより、サブブロック
単位の試験・診断が可能となる。なお、バイパス回路の
試験・診断は、すべてのサブブロック1をバイパスする
ことにより、同様に可能である。以上、本実施例によれ
ば、比較的少ないピン数の増加で(第2図では4ピン)
、試験・診断容易性を向上させることができる。
れか一つのサブプロ・ツク1を選び、残りのサブブロッ
ク1をすべてバイパスさせることにより、サブブロック
単位の試験・診断が可能となる。なお、バイパス回路の
試験・診断は、すべてのサブブロック1をバイパスする
ことにより、同様に可能である。以上、本実施例によれ
ば、比較的少ないピン数の増加で(第2図では4ピン)
、試験・診断容易性を向上させることができる。
本発明によれば、比較的少ないピン数の増加で(増加ピ
ン数は、サブブロック分割数によねサブブロック単位の
試験・診断が可能となるので、パッケージングな容易に
することができる
ン数は、サブブロック分割数によねサブブロック単位の
試験・診断が可能となるので、パッケージングな容易に
することができる
第1図は、従来の代表的なブロック図、第2図は、本発
明の一実施例のブロック図である。 1・・・サブブロック、 2・・・信号ピン、 6・・・観測ピン、 4・・・セレクタ、 5・・・信号選択ピン。
明の一実施例のブロック図である。 1・・・サブブロック、 2・・・信号ピン、 6・・・観測ピン、 4・・・セレクタ、 5・・・信号選択ピン。
Claims (1)
- 1、 集積回路を搭載した論理回路基板等の論理回路ブ
ロックにおいて、論理回路プロ・ツクを複、数個のサブ
ブロックに分割し、分割点にセレクタを設けてサブブロ
ックのバイパス回路を構成したことを特徴とする論理構
造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59003420A JPS60147659A (ja) | 1984-01-13 | 1984-01-13 | 論理構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59003420A JPS60147659A (ja) | 1984-01-13 | 1984-01-13 | 論理構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60147659A true JPS60147659A (ja) | 1985-08-03 |
Family
ID=11556884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59003420A Pending JPS60147659A (ja) | 1984-01-13 | 1984-01-13 | 論理構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60147659A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63218878A (ja) * | 1986-12-24 | 1988-09-12 | Mitsubishi Electric Corp | テスト回路 |
JPH04212524A (ja) * | 1990-12-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US5960008A (en) * | 1996-08-30 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
JP2008203089A (ja) * | 2007-02-20 | 2008-09-04 | Ricoh Co Ltd | マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器 |
-
1984
- 1984-01-13 JP JP59003420A patent/JPS60147659A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63218878A (ja) * | 1986-12-24 | 1988-09-12 | Mitsubishi Electric Corp | テスト回路 |
JPH0690265B2 (ja) * | 1986-12-24 | 1994-11-14 | 三菱電機株式会社 | テスト回路 |
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US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
JP2008203089A (ja) * | 2007-02-20 | 2008-09-04 | Ricoh Co Ltd | マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器 |
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