JP2586374B2 - 加算回路用テスト回路 - Google Patents
加算回路用テスト回路Info
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- JP2586374B2 JP2586374B2 JP5083186A JP8318693A JP2586374B2 JP 2586374 B2 JP2586374 B2 JP 2586374B2 JP 5083186 A JP5083186 A JP 5083186A JP 8318693 A JP8318693 A JP 8318693A JP 2586374 B2 JP2586374 B2 JP 2586374B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は加算回路用テスト回路に
関し、特に並列加算回路を構成する各々の加算器毎のキ
ャリー伝播時間の点検により動作の確認を行う加算回路
用テスト回路に関する。
関し、特に並列加算回路を構成する各々の加算器毎のキ
ャリー伝播時間の点検により動作の確認を行う加算回路
用テスト回路に関する。
【０００２】
【従来の技術】コンピュータを構成する並列加算回路が
正常動作であるか否かのテストの一つとして、キャリー
の伝播時間の点検がある。この点検のため、上記並列加
算回路を構成する各々の加算器のキャリー伝播経路を切
分けテスト信号を供給するとともに、各々の上記加算器
のキャリー入力にキャリー信号が供給されない、すなわ
ち、桁上げを生じないようなテスト回路が必要となる。
正常動作であるか否かのテストの一つとして、キャリー
の伝播時間の点検がある。この点検のため、上記並列加
算回路を構成する各々の加算器のキャリー伝播経路を切
分けテスト信号を供給するとともに、各々の上記加算器
のキャリー入力にキャリー信号が供給されない、すなわ
ち、桁上げを生じないようなテスト回路が必要となる。
【０００３】従来のこの種のテスト回路は、例えば、特
開平３−８４６３８号公報に記載されているように、加
算器等の演算回路で構成された演算装置の各々の段の演
算回路の入力側に通常データとテストデータとを切替え
るデータ用のセレクタと、上記各々の段の演算回路のキ
ャリー信号をテスト時には次段に伝播しないように切離
すとともにテスト信号を入力するためのキャリー用のセ
レクタとを備え、テスト時のときには各々の上記演算回
路を独立してテストできるように構成されていた。
開平３−８４６３８号公報に記載されているように、加
算器等の演算回路で構成された演算装置の各々の段の演
算回路の入力側に通常データとテストデータとを切替え
るデータ用のセレクタと、上記各々の段の演算回路のキ
ャリー信号をテスト時には次段に伝播しないように切離
すとともにテスト信号を入力するためのキャリー用のセ
レクタとを備え、テスト時のときには各々の上記演算回
路を独立してテストできるように構成されていた。
【０００４】図４を参照すると、従来の加算回路用テス
ト回路は、並列に配列された全加算器１１〜１４からな
る４ビットの加算回路１と、全加算器１１〜１４の入力
データおよびキャリー信号を通常動作モード時とテスト
モード時とに切替えてテストを実行するテスト回路５と
を備える。
ト回路は、並列に配列された全加算器１１〜１４からな
る４ビットの加算回路１と、全加算器１１〜１４の入力
データおよびキャリー信号を通常動作モード時とテスト
モード時とに切替えてテストを実行するテスト回路５と
を備える。
【０００５】テスト回路５は、切替信号Ｋにより通常の
入力データＡ，ＢとテストデータＴＡ，ＴＢとを切替る
データ用のセレクタ５１〜５８と、切替信号Ｋにより全
加算器１１〜１４の各段のキャリー信号とキャリーテス
トデータＴＣとを切替るキャリー用のセレクタ６１〜６
４と、テストデータＴＡ，ＴＢ，ＴＣおよび切替信号Ｋ
を出力するテスト制御回路７１とを備える。
入力データＡ，ＢとテストデータＴＡ，ＴＢとを切替る
データ用のセレクタ５１〜５８と、切替信号Ｋにより全
加算器１１〜１４の各段のキャリー信号とキャリーテス
トデータＴＣとを切替るキャリー用のセレクタ６１〜６
４と、テストデータＴＡ，ＴＢ，ＴＣおよび切替信号Ｋ
を出力するテスト制御回路７１とを備える。
【０００６】次に、従来の加算回路用テスト回路の動作
について説明すると、テストモードのときは、切替信号
Ｋの制御によりセレクタ５１〜５８は、全加算器１１〜
１４の入力データとしてテストデータＴＡ，ＴＢを供給
するよう切替られる。同様に、セレクタ６１〜６４は、
全加算器１１〜１４のキャリー信号入力としてテストデ
ータＴＣを供給するように切替られる。全加算器１１〜
１４の各々の出力データは、これらテストデータＴＡ，
ＴＢ，ＴＣの入力に対応したそれぞれの和出力データＳ
０〜Ｓ３，キャリー信号Ｃ０〜Ｃ３である。
について説明すると、テストモードのときは、切替信号
Ｋの制御によりセレクタ５１〜５８は、全加算器１１〜
１４の入力データとしてテストデータＴＡ，ＴＢを供給
するよう切替られる。同様に、セレクタ６１〜６４は、
全加算器１１〜１４のキャリー信号入力としてテストデ
ータＴＣを供給するように切替られる。全加算器１１〜
１４の各々の出力データは、これらテストデータＴＡ，
ＴＢ，ＴＣの入力に対応したそれぞれの和出力データＳ
０〜Ｓ３，キャリー信号Ｃ０〜Ｃ３である。
【０００７】加算回路１は、上述のように、所要の４ビ
ットに対応する４個の全加算器１１〜１４を並列に配列
しキャリー信号を次段に伝播させるリプルキャリー方式
の加算回路であり、この方式の動作速度はキャリー信号
の伝播速度に大きく依存する。一方、セレクタ６１〜６
４は、複数のトランジスタを並列あるいは直列に用いた
スイッチ回路であり、これらトランジスタの導通時の遅
延時間が存在する。
ットに対応する４個の全加算器１１〜１４を並列に配列
しキャリー信号を次段に伝播させるリプルキャリー方式
の加算回路であり、この方式の動作速度はキャリー信号
の伝播速度に大きく依存する。一方、セレクタ６１〜６
４は、複数のトランジスタを並列あるいは直列に用いた
スイッチ回路であり、これらトランジスタの導通時の遅
延時間が存在する。
【０００８】
【発明が解決しようとする課題】上述した従来の加算回
路用テスト回路は、各段を切離し個々の全加算器の入力
データおよびキャリー信号を対応するテストデータと切
替ることによりテストを行うので、上記キャリー信号の
伝播経路に上記切替用のセレクタが挿入されるため、上
記セレクタの遅延時間により通常動作時における加算回
路の演算速度が低下するという欠点があった。また、各
段の上記全加算器のキャリー信号を参照し切替るための
端子増設等を必要とするという欠点があった。
路用テスト回路は、各段を切離し個々の全加算器の入力
データおよびキャリー信号を対応するテストデータと切
替ることによりテストを行うので、上記キャリー信号の
伝播経路に上記切替用のセレクタが挿入されるため、上
記セレクタの遅延時間により通常動作時における加算回
路の演算速度が低下するという欠点があった。また、各
段の上記全加算器のキャリー信号を参照し切替るための
端子増設等を必要とするという欠点があった。
【０００９】
【課題を解決するための手段】本発明の加算器用テスト
回路は、Ｎビットの第１および第２のデータの各々のビ
ットの第１および第２のビットデータが入力する第１お
よび第２のデータ入力端子とデータ出力端子とキャリー
入力端子およびキャリー出力端子とを有するＮ個の全加
算器を前記Ｎビットの最下位ビットから最上位ビットに
それぞれ対応した重みの順序に並列に配列し各々の前記
全加算器のキャリー出力端子を上位ビットの前記全加算
器のキャリー入力端子に接続した並列加算回路の動作状
態をテストする加算回路用テスト回路において、前記第
１および第２のビットデータの各々とこれら第１および
第２のビットデータ対応のテスト用の第１および第２の
テストデータの各々とのいずれか一方を選択しそれぞれ
第１，第２の選択データを出力するそれぞれＮ個の第
１，第２の選択回路と、前記第１，第２の選択データの
各々とキャリー動作テスト用の第３のテストデータとの
いずれか一方を選択しそれぞれ第３，第４の選択データ
を前記Ｎ個の全加算器の各々の前記第１および第２の入
力端子に供給するそれぞれＮ個の第３，第４の選択回路
と、前記第１〜第３のテストデータを供給するとともに
前記第１〜第４の選択回路の選択動作を制御する制御信
号を供給するテスト制御回路とを備えて構成される。
回路は、Ｎビットの第１および第２のデータの各々のビ
ットの第１および第２のビットデータが入力する第１お
よび第２のデータ入力端子とデータ出力端子とキャリー
入力端子およびキャリー出力端子とを有するＮ個の全加
算器を前記Ｎビットの最下位ビットから最上位ビットに
それぞれ対応した重みの順序に並列に配列し各々の前記
全加算器のキャリー出力端子を上位ビットの前記全加算
器のキャリー入力端子に接続した並列加算回路の動作状
態をテストする加算回路用テスト回路において、前記第
１および第２のビットデータの各々とこれら第１および
第２のビットデータ対応のテスト用の第１および第２の
テストデータの各々とのいずれか一方を選択しそれぞれ
第１，第２の選択データを出力するそれぞれＮ個の第
１，第２の選択回路と、前記第１，第２の選択データの
各々とキャリー動作テスト用の第３のテストデータとの
いずれか一方を選択しそれぞれ第３，第４の選択データ
を前記Ｎ個の全加算器の各々の前記第１および第２の入
力端子に供給するそれぞれＮ個の第３，第４の選択回路
と、前記第１〜第３のテストデータを供給するとともに
前記第１〜第４の選択回路の選択動作を制御する制御信
号を供給するテスト制御回路とを備えて構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の加算回路用テスト回路の第
一の実施例を示すブロック図である。本実施例の加算回
路用テスト回路は、図１に示すように、従来と同様の全
加算器１１〜１４からなる４ビットの加算回路１と、全
加算器１１〜１４の入力データを通常動作モード時とテ
ストモード時とに切替えてテストを実行するテスト回路
２とを備える。
一の実施例を示すブロック図である。本実施例の加算回
路用テスト回路は、図１に示すように、従来と同様の全
加算器１１〜１４からなる４ビットの加算回路１と、全
加算器１１〜１４の入力データを通常動作モード時とテ
ストモード時とに切替えてテストを実行するテスト回路
２とを備える。
【００１２】テスト回路２は切替信号Ｋ１により通常の
入力データＡ，ＢとテストデータＸ，Ｙとを切替るセレ
クタ２１〜２８と、切替信号Ｋ２によりセレクタ２１，
２２，および２５，２６の各々の出力とテストデータＺ
とを切替えこれら選択したデータを全加算器１１，１３
にそれぞれ供給するセレクタ３１，３２，および３５，
３６と、切替信号Ｋ３によりセレクタ２３，２４，およ
び２７，２８の各々の出力とテストデータＺとを切替え
これら選択したデータを全加算器１２，１４にそれぞれ
供給するセレクタ３３，３４，および３７，３８と、テ
ストデータＸ，Ｙ，Ｚおよび切替信号Ｋ１〜Ｋ３を出力
するテスト制御回路４１とを備える。
入力データＡ，ＢとテストデータＸ，Ｙとを切替るセレ
クタ２１〜２８と、切替信号Ｋ２によりセレクタ２１，
２２，および２５，２６の各々の出力とテストデータＺ
とを切替えこれら選択したデータを全加算器１１，１３
にそれぞれ供給するセレクタ３１，３２，および３５，
３６と、切替信号Ｋ３によりセレクタ２３，２４，およ
び２７，２８の各々の出力とテストデータＺとを切替え
これら選択したデータを全加算器１２，１４にそれぞれ
供給するセレクタ３３，３４，および３７，３８と、テ
ストデータＸ，Ｙ，Ｚおよび切替信号Ｋ１〜Ｋ３を出力
するテスト制御回路４１とを備える。
【００１３】次に、本実施例の動作について説明する。
本実施例におけるテストは２段階で行ない、最初に、全
加算器１１，１３をテストし、次に全加算器１２，１４
をテストする。まず、切替信号Ｋ１の制御によりセレク
タ２１〜２８がテストデータＸ，Ｙを選択する。次に、
切替信号Ｋ２の制御によりセレクタ３１，３２，および
３５，３６がそれぞれ対応するセレクタ２１，２２，お
よび２５，２６からのテストデータＸ，Ｙを選択して全
加算器１１，１３の入力ａ，ｂにそれぞれ供給する。同
時に、切替信号Ｋ３の制御によりセレクタ３３，３４，
および３７，３８がテストデータＺを選択して全加算器
１２，１４の入力ａ，ｂにそれぞれ供給する。
本実施例におけるテストは２段階で行ない、最初に、全
加算器１１，１３をテストし、次に全加算器１２，１４
をテストする。まず、切替信号Ｋ１の制御によりセレク
タ２１〜２８がテストデータＸ，Ｙを選択する。次に、
切替信号Ｋ２の制御によりセレクタ３１，３２，および
３５，３６がそれぞれ対応するセレクタ２１，２２，お
よび２５，２６からのテストデータＸ，Ｙを選択して全
加算器１１，１３の入力ａ，ｂにそれぞれ供給する。同
時に、切替信号Ｋ３の制御によりセレクタ３３，３４，
および３７，３８がテストデータＺを選択して全加算器
１２，１４の入力ａ，ｂにそれぞれ供給する。
【００１４】このテストモードのときの動作における入
出力データの様子を示す図２を参照すると、テストデー
タＸ，Ｙが全加算器１１，１３の入力ａ，ｂにそれぞれ
供給され、それぞれの出力ｓから和出力Ｓ０＝Ｓ２＝Ｘ
＋Ｙが出力される。一方、テストデータＺ＝’０’が全
加算器１２，１４の入力ａ，ｂにそれぞれ供給されてい
るので、これら全加算器１２，１４は次段へのキャリー
信号Ｃ１，Ｃ３が’０’となる。また、前段のキャリー
信号Ｃ０，Ｃ２の値はそれぞれの和出力Ｓ１，Ｓ３（＝
ＸＹ）の値と同一であることから知ることができる。ま
た、テストデータＺ＝’１’とすると、キャリー信号Ｃ
０，Ｃ２が必ず’１’となる状態のテストを実行でき、
全加算器１１，１３の和出力Ｓ０＝Ｓ２＝Ｘ＋Ｙ＋１
が、また全加算器１２，１４の和出力Ｓ１，Ｓ３はその
ときのキャリー信号Ｃ０，Ｃ２と同一値がそれぞれ出力
される。以上により全加算器１１，１３のテストが完了
する。
出力データの様子を示す図２を参照すると、テストデー
タＸ，Ｙが全加算器１１，１３の入力ａ，ｂにそれぞれ
供給され、それぞれの出力ｓから和出力Ｓ０＝Ｓ２＝Ｘ
＋Ｙが出力される。一方、テストデータＺ＝’０’が全
加算器１２，１４の入力ａ，ｂにそれぞれ供給されてい
るので、これら全加算器１２，１４は次段へのキャリー
信号Ｃ１，Ｃ３が’０’となる。また、前段のキャリー
信号Ｃ０，Ｃ２の値はそれぞれの和出力Ｓ１，Ｓ３（＝
ＸＹ）の値と同一であることから知ることができる。ま
た、テストデータＺ＝’１’とすると、キャリー信号Ｃ
０，Ｃ２が必ず’１’となる状態のテストを実行でき、
全加算器１１，１３の和出力Ｓ０＝Ｓ２＝Ｘ＋Ｙ＋１
が、また全加算器１２，１４の和出力Ｓ１，Ｓ３はその
ときのキャリー信号Ｃ０，Ｃ２と同一値がそれぞれ出力
される。以上により全加算器１１，１３のテストが完了
する。
【００１５】次に、切替信号Ｋ２の制御によりセレクタ
３３，３４，および３７，３８がそれぞれ対応するセレ
クタ２３，２４，および２７，２８からのテストデータ
Ｘ，Ｙを選択して全加算器１２，１４の入力ａ，ｂにそ
れぞれ供給し、同時に、切替信号Ｋ３の制御によりセレ
クタ３１，３２，および３５，３６がテストデータＺを
選択して全加算器１１，１３の入力ａ，ｂにそれぞれ供
給することにより、全加算器１２，１４を同様にテスト
する。
３３，３４，および３７，３８がそれぞれ対応するセレ
クタ２３，２４，および２７，２８からのテストデータ
Ｘ，Ｙを選択して全加算器１２，１４の入力ａ，ｂにそ
れぞれ供給し、同時に、切替信号Ｋ３の制御によりセレ
クタ３１，３２，および３５，３６がテストデータＺを
選択して全加算器１１，１３の入力ａ，ｂにそれぞれ供
給することにより、全加算器１２，１４を同様にテスト
する。
【００１６】本発明の第二の実施例を示す図３を参照す
ると、この第二の実施例のテスト回路２Ａは、前述の第
１の実施例におけるセレクタ３１〜３８の代りに、テス
ト信号Ｕとセレクタ２１，２２および２５，２６の各々
の出力とのＡＮＤをとるＡＮＤゲート８１，８２および
８５，８６と、テスト信号Ｖとセレクタ２３，２４，お
よび２７，２８の各々の出力とのＡＮＤをとるＡＮＤゲ
ート８３，８４および８７，８８とを備える。
ると、この第二の実施例のテスト回路２Ａは、前述の第
１の実施例におけるセレクタ３１〜３８の代りに、テス
ト信号Ｕとセレクタ２１，２２および２５，２６の各々
の出力とのＡＮＤをとるＡＮＤゲート８１，８２および
８５，８６と、テスト信号Ｖとセレクタ２３，２４，お
よび２７，２８の各々の出力とのＡＮＤをとるＡＮＤゲ
ート８３，８４および８７，８８とを備える。
【００１７】本実施例の動作は、第一の実施例における
テストデータＺの値が常に’０’である場合と同一であ
る。セレクタの半数を単純な論理ゲートに置換えること
により、回路規模を縮小することができる。
テストデータＺの値が常に’０’である場合と同一であ
る。セレクタの半数を単純な論理ゲートに置換えること
により、回路規模を縮小することができる。
【００１８】
【発明の効果】以上説明したように、本発明の加算回路
用テスト回路は、全加算器のキャリー伝播経路を切替え
てテスト信号を供給するためのセレクタを必要としない
ので、上記セレクタの遅延時間による通常動作時におけ
る演算速度の低下がなくなり、高速化できるという効果
がある。また、各段の上記全加算器のキャリー信号の値
が和出力から判定できるので、このキャリー信号を参照
するための端子増設等を必要としないという効果があ
る。
用テスト回路は、全加算器のキャリー伝播経路を切替え
てテスト信号を供給するためのセレクタを必要としない
ので、上記セレクタの遅延時間による通常動作時におけ
る演算速度の低下がなくなり、高速化できるという効果
がある。また、各段の上記全加算器のキャリー信号の値
が和出力から判定できるので、このキャリー信号を参照
するための端子増設等を必要としないという効果があ
る。
【図１】本発明の加算回路用テスト回路の第一の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例の加算回路用テスト回路におけるテス
トデータ入力と出力との関係を示す図である。
トデータ入力と出力との関係を示す図である。
【図３】本発明の加算回路用テスト回路の第一の実施例
を示すブロック図である。
を示すブロック図である。
【図４】従来の加算回路用テスト回路の一例を示すブロ
ック図である。
ック図である。
１ 加算回路 ２，２Ａ，５ テスト回路 １１〜１４ 全加算器 ２１〜２８，３１〜３８，５１〜５８，４１〜４４
セレクタ ４１，７１ テスト制御回路 ８１〜８８ ＡＮＤゲート
セレクタ ４１，７１ テスト制御回路 ８１〜８８ ＡＮＤゲート
Claims (2)
- 【請求項１】 Ｎビットの第１および第２のデータの各
々のビットの第１および第２のビットデータが入力する
第１および第２のデータ入力端子とデータ出力端子とキ
ャリー入力端子およびキャリー出力端子とを有するＮ個
の全加算器を前記Ｎビットの最下位ビットから最上位ビ
ットにそれぞれ対応した重みの順序に並列に配列し各々
の前記全加算器のキャリー出力端子を上位ビットの前記
全加算器のキャリー入力端子に接続した並列加算回路の
動作状態をテストする加算回路用テスト回路において、 前記第１および第２のビットデータの各々とこれら第１
および第２のビットデータ対応のテスト用の第１および
第２のテストデータの各々とのいずれか一方を選択しそ
れぞれ第１，第２の選択データを出力するそれぞれＮ個
の第１，第２の選択回路と、 前記第１，第２の選択データの各々とキャリー動作テス
ト用の第３のテストデータとのいずれか一方を選択しそ
れぞれ第３，第４の選択データを前記Ｎ個の全加算器の
各々の前記第１および第２の入力端子に供給するそれぞ
れＮ個の第３，第４の選択回路と、 前記第１〜第３のテストデータを供給するとともに前記
第１〜第４の選択回路の選択動作を制御する制御信号を
供給するテスト制御回路とを備えることを特徴とする加
算回路用テスト回路。 - 【請求項２】 前記第３のテスト信号の値を常に’０’
と設定し、前記第３，第４の選択回路が前記第３のテス
トデータと前記第１，第２の選択データの各々との論理
積演算を行なう論理積回路を備えることを特徴とする請
求項１記載の加算回路用テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083186A JP2586374B2 (ja) | 1993-04-09 | 1993-04-09 | 加算回路用テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083186A JP2586374B2 (ja) | 1993-04-09 | 1993-04-09 | 加算回路用テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06301518A JPH06301518A (ja) | 1994-10-28 |
| JP2586374B2 true JP2586374B2 (ja) | 1997-02-26 |
Family
ID=13795297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083186A Expired - Fee Related JP2586374B2 (ja) | 1993-04-09 | 1993-04-09 | 加算回路用テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586374B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206643A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | 加算器の故障検出回路 |
| JPH0337717A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 演算回路 |
-
1993
- 1993-04-09 JP JP5083186A patent/JP2586374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06301518A (ja) | 1994-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961008 |
|
| LAPS | Cancellation because of no payment of annual fees |