JPH1090362A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH1090362A JPH1090362A JP8244905A JP24490596A JPH1090362A JP H1090362 A JPH1090362 A JP H1090362A JP 8244905 A JP8244905 A JP 8244905A JP 24490596 A JP24490596 A JP 24490596A JP H1090362 A JPH1090362 A JP H1090362A
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- test
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ダイレクト・ピン・アクセス方式のテストで
は、多くのテスト端子が必要となるため、マクロによっ
ては、全てのマクロの端子を外部端子に出せなかった
り、複数のマクロが搭載されるような場合では、複雑な
セレクタ回路が必要になる。また、ＢＩＳＴ方式のテス
トでは、複雑な機能のマクロでは全ての機能をテストす
ることができず故障検出率がそれほど高くない。 【解決手段】 テストを行う回路ブロックに供給する信
号をテスト時に通常動作時の信号から外部端子に供給さ
れる信号に切換える第１の信号選択手段と、テストを行
う回路ブロックの出力信号をパターン圧縮してテスト終
了後に外部端子から出力するパターン圧縮手段とを有す
る。テスト時に回路ブロックの出力信号を選択して外部
端子より出力するセレクタが不要となり、テスト時の回
路ブロックの出力信号を出力する外部端子の数を減少で
き入出力信号数の多いマクロのテストが可能となる。
は、多くのテスト端子が必要となるため、マクロによっ
ては、全てのマクロの端子を外部端子に出せなかった
り、複数のマクロが搭載されるような場合では、複雑な
セレクタ回路が必要になる。また、ＢＩＳＴ方式のテス
トでは、複雑な機能のマクロでは全ての機能をテストす
ることができず故障検出率がそれほど高くない。 【解決手段】 テストを行う回路ブロックに供給する信
号をテスト時に通常動作時の信号から外部端子に供給さ
れる信号に切換える第１の信号選択手段と、テストを行
う回路ブロックの出力信号をパターン圧縮してテスト終
了後に外部端子から出力するパターン圧縮手段とを有す
る。テスト時に回路ブロックの出力信号を選択して外部
端子より出力するセレクタが不要となり、テスト時の回
路ブロックの出力信号を出力する外部端子の数を減少で
き入出力信号数の多いマクロのテストが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積装置に関
し、装置内部の回路ブロックであるマクロのテストを効
率よく行う半導体集積装置に関する。
し、装置内部の回路ブロックであるマクロのテストを効
率よく行う半導体集積装置に関する。
【０００２】
【従来の技術】半導体集積装置の試験方法として、従来
からダイレクト・ピン・アクセス方式や、ＢＩＳＴ（ビ
ルトインセルフテスト）方式がある。ダイレクト・ピン
・アクセス方式は、半導体集積装置内部の回路ブロック
であるマクロ（例えばＲＡＭ）の端子を、全てマルチプ
レクサを介して外部端子と接続し、テストモード状態に
設定することによって、マルチプレクサを介してマクロ
の端子を、半導体装置の外部端子から直接アクセス可能
な状態にする試験手方である。この方式では、マクロ単
体のファンクション動作試験が可能であり、ディレイテ
ストの設定も容易に行える。また、テスト回路のゲート
オーバヘッドも、比較的少なくてすむという利点があ
る。
からダイレクト・ピン・アクセス方式や、ＢＩＳＴ（ビ
ルトインセルフテスト）方式がある。ダイレクト・ピン
・アクセス方式は、半導体集積装置内部の回路ブロック
であるマクロ（例えばＲＡＭ）の端子を、全てマルチプ
レクサを介して外部端子と接続し、テストモード状態に
設定することによって、マルチプレクサを介してマクロ
の端子を、半導体装置の外部端子から直接アクセス可能
な状態にする試験手方である。この方式では、マクロ単
体のファンクション動作試験が可能であり、ディレイテ
ストの設定も容易に行える。また、テスト回路のゲート
オーバヘッドも、比較的少なくてすむという利点があ
る。
【０００３】極く一般的なＢＩＳＴ方式は、半導体集積
装置内にテストパターン発生器としてのＬＦＳＲ（リニ
アフィードバックシフトレジスタ）とテスト結果を圧縮
して出力するＭＩＳＲ（マルチプルインプットシグネチ
ャーレジスタ）を設け、マクロの入力端子にＬＦＳＲを
接続し、マクロの出力端子にＭＩＳＲを接続してテスト
を行う。この方式ではテストのために必要とする外部端
子の数が少なく、またテストパターンの作成も容易であ
る。
装置内にテストパターン発生器としてのＬＦＳＲ（リニ
アフィードバックシフトレジスタ）とテスト結果を圧縮
して出力するＭＩＳＲ（マルチプルインプットシグネチ
ャーレジスタ）を設け、マクロの入力端子にＬＦＳＲを
接続し、マクロの出力端子にＭＩＳＲを接続してテスト
を行う。この方式ではテストのために必要とする外部端
子の数が少なく、またテストパターンの作成も容易であ
る。
【０００４】
【発明が解決しようとする課題】ダイレクト・ピン・ア
クセス方式のテストでは、マクロ単体のファンクション
動作試験が出来るという利点があるが、多くのテスト端
子（共用可能）が必要となるため、マクロによっては、
全てのマクロの端子を外部端子に出せなかったり、複数
のマクロが搭載されるような場合では、複雑なセレクタ
回路が必要になるという問題があった。
クセス方式のテストでは、マクロ単体のファンクション
動作試験が出来るという利点があるが、多くのテスト端
子（共用可能）が必要となるため、マクロによっては、
全てのマクロの端子を外部端子に出せなかったり、複数
のマクロが搭載されるような場合では、複雑なセレクタ
回路が必要になるという問題があった。
【０００５】また、ＢＩＳＴ方式のテストでは、テスト
端子は少ししか必要としないという利点があるが、テス
トパターンが疑似ランダムパターンであるため、複雑な
機能のマクロでは全ての機能をテストすることができず
故障検出率がそれほど高くならないという問題があっ
た。
端子は少ししか必要としないという利点があるが、テス
トパターンが疑似ランダムパターンであるため、複雑な
機能のマクロでは全ての機能をテストすることができず
故障検出率がそれほど高くならないという問題があっ
た。
【０００６】本発明は、上記の点に鑑みなされたもの
で、マクロにテスト信号を入出力するテスト端子の数を
減少でき、またマクロの故障検出率を向上できる半導体
集積装置を提供することを目的とする。
で、マクロにテスト信号を入出力するテスト端子の数を
減少でき、またマクロの故障検出率を向上できる半導体
集積装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、複数の回路ブロックを内部に有する半導体集積装置
において、テストを行う回路ブロックに供給する信号を
テスト時に通常動作時の信号から外部端子に供給される
信号に切換える第１の信号選択手段と、上記テストを行
う回路ブロックの出力信号をパターン圧縮してテスト終
了後に外部端子から出力するパターン圧縮手段とを有す
る。
は、複数の回路ブロックを内部に有する半導体集積装置
において、テストを行う回路ブロックに供給する信号を
テスト時に通常動作時の信号から外部端子に供給される
信号に切換える第１の信号選択手段と、上記テストを行
う回路ブロックの出力信号をパターン圧縮してテスト終
了後に外部端子から出力するパターン圧縮手段とを有す
る。
【０００８】このため、テスト時に回路ブロックの出力
信号を選択して外部端子より出力するセレクタが不要と
なり、テスト時の回路ブロックの出力信号を出力する外
部端子の数を減少でき入出力信号数の多いマクロのテス
トが可能となる。請求項２に記載の発明は、動作モード
によって動作の異なる機能回路ブロックを内部に有する
半導体集積装置において、疑似ランダムパターンのテス
ト信号を生成するテスト信号生成手段と、上記機能回路
ブロックに供給する信号をテスト時に通常動作時の信号
から上記テスト信号生成手段で生成したテスト信号に切
換える第２の信号選択手段と、上記機能回路ブロックの
出力信号をパターン圧縮してテスト終了後に外部端子か
ら出力するパターン圧縮手段と、上記機能回路ブロック
に供給する動作モード設定信号をテスト時に通常動作時
の信号から外部端子に供給される信号に切換える第３の
信号選択手段とを有する。
信号を選択して外部端子より出力するセレクタが不要と
なり、テスト時の回路ブロックの出力信号を出力する外
部端子の数を減少でき入出力信号数の多いマクロのテス
トが可能となる。請求項２に記載の発明は、動作モード
によって動作の異なる機能回路ブロックを内部に有する
半導体集積装置において、疑似ランダムパターンのテス
ト信号を生成するテスト信号生成手段と、上記機能回路
ブロックに供給する信号をテスト時に通常動作時の信号
から上記テスト信号生成手段で生成したテスト信号に切
換える第２の信号選択手段と、上記機能回路ブロックの
出力信号をパターン圧縮してテスト終了後に外部端子か
ら出力するパターン圧縮手段と、上記機能回路ブロック
に供給する動作モード設定信号をテスト時に通常動作時
の信号から外部端子に供給される信号に切換える第３の
信号選択手段とを有する。
【０００９】このため、テスト時に機能回路ブロックの
動作モード設定信号がテスト信号生成手段で生成された
ランダムパターンではなく、外部端子から供給される信
号となり、機能回路ブロックの動作モードを一定として
テストができるため、機能回路ブロックの故障検出率が
向上する。
動作モード設定信号がテスト信号生成手段で生成された
ランダムパターンではなく、外部端子から供給される信
号となり、機能回路ブロックの動作モードを一定として
テストができるため、機能回路ブロックの故障検出率が
向上する。
【００１０】請求項３に記載の発明は、請求項２記載の
半導体集積装置の第３の信号選択手段の代りに、前記動
作モード設定信号を保持する保持手段を有する。このた
め、テスト時に機能回路ブロックの動作モード設定信号
がテスト信号生成手段で生成されたランダムパターンで
はなく、保持手段に保持されている信号となり、機能回
路ブロックの動作モードを一定としてテストができるた
め、機能回路ブロックの故障検出率が向上する。
半導体集積装置の第３の信号選択手段の代りに、前記動
作モード設定信号を保持する保持手段を有する。このた
め、テスト時に機能回路ブロックの動作モード設定信号
がテスト信号生成手段で生成されたランダムパターンで
はなく、保持手段に保持されている信号となり、機能回
路ブロックの動作モードを一定としてテストができるた
め、機能回路ブロックの故障検出率が向上する。
【００１１】
【発明の実施の形態】図１は本発明の第１実施例のブロ
ック図を示す。同図中、半導体集積装置１０内には例え
ばマクロ１２，１４，１６が設けられている。この半導
体集積装置１０の通常動作時には外部より入力される信
号がマクロ１２に供給され、マクロ１２の出力信号が全
てマクロ１４に供給され、マクロ１４の出力信号が全て
マクロ１６に供給され、マクロ１６の出力信号が次段に
供給される構成とされている。
ック図を示す。同図中、半導体集積装置１０内には例え
ばマクロ１２，１４，１６が設けられている。この半導
体集積装置１０の通常動作時には外部より入力される信
号がマクロ１２に供給され、マクロ１２の出力信号が全
てマクロ１４に供給され、マクロ１４の出力信号が全て
マクロ１６に供給され、マクロ１６の出力信号が次段に
供給される構成とされている。
【００１２】半導体集積装置１０の外部端子Ｔ１〜Ｔ３
夫々の入力信号は入力バッファ１８ 1 〜１８3 を介して
マクロ１２に供給されると共に、分岐配線Ｌ１，Ｌ２，
Ｌ３によりセレクタ２０に供給される。また、マクロ１
２の出力信号がセレクタ２０に供給されている。第１の
信号選択手段であるセレクタ２０の制御端子には外部端
子ＴＭより入力されるテストモード信号が入力バッファ
２２を介して供給されており、セレクタ２０は通常動作
時にはマクロ１２の出力信号を選択し、テストモード時
には外部端子Ｔ１〜Ｔ３の入力信号を選択してマクロ１
４に供給する。これによりテストモード時には外部のテ
スタ（図示せず）から外部端子Ｔ１〜Ｔ３よりセレクタ
２０を通してマクロ１４にテストパターンを入力する。
夫々の入力信号は入力バッファ１８ 1 〜１８3 を介して
マクロ１２に供給されると共に、分岐配線Ｌ１，Ｌ２，
Ｌ３によりセレクタ２０に供給される。また、マクロ１
２の出力信号がセレクタ２０に供給されている。第１の
信号選択手段であるセレクタ２０の制御端子には外部端
子ＴＭより入力されるテストモード信号が入力バッファ
２２を介して供給されており、セレクタ２０は通常動作
時にはマクロ１２の出力信号を選択し、テストモード時
には外部端子Ｔ１〜Ｔ３の入力信号を選択してマクロ１
４に供給する。これによりテストモード時には外部のテ
スタ（図示せず）から外部端子Ｔ１〜Ｔ３よりセレクタ
２０を通してマクロ１４にテストパターンを入力する。
【００１３】マクロ１４の出力信号はマクロ１６に供給
されると共に、分岐配線Ｌ４，Ｌ５，Ｌ６によりＭＩＳ
Ｒ２４に供給される。パターン圧縮手段であるＭＩＳＲ
２４にはマクロ１４の動作サイクルと同一のクロックが
供給されており、テストモード時にはマクロ１４の出力
信号をクロック周期でパターン圧縮をかける。そしてマ
クロ１４の全てのファンクションテストが完了したと
き、ＭＩＳＲ２４内に保持されているパターン圧縮され
たテスト結果情報であるシグネチャをスキャンシフトア
ウトして出力バッファ２６から外部端子Ｓ０を通して半
導体集積装置１０の外部に出力する。このシグネチャを
外部のテスタに供給し、テスタにおいて期待値と同一で
あるかどうかを確認し、マクロ１４が正常か異常かを判
定する。
されると共に、分岐配線Ｌ４，Ｌ５，Ｌ６によりＭＩＳ
Ｒ２４に供給される。パターン圧縮手段であるＭＩＳＲ
２４にはマクロ１４の動作サイクルと同一のクロックが
供給されており、テストモード時にはマクロ１４の出力
信号をクロック周期でパターン圧縮をかける。そしてマ
クロ１４の全てのファンクションテストが完了したと
き、ＭＩＳＲ２４内に保持されているパターン圧縮され
たテスト結果情報であるシグネチャをスキャンシフトア
ウトして出力バッファ２６から外部端子Ｓ０を通して半
導体集積装置１０の外部に出力する。このシグネチャを
外部のテスタに供給し、テスタにおいて期待値と同一で
あるかどうかを確認し、マクロ１４が正常か異常かを判
定する。
【００１４】図２は本発明の第２実施例のブロック図を
示す。同図中、マクロ３０は複数の動作モードを有し、
動作モード毎に異なる動作を行う複雑な機能を持つマク
ロであり、例えば演算回路等のいわゆる機能マクロであ
る。この機能マクロ３０は入力端子ｔ１，ｔ２，ｔ３か
ら供給される動作モード設定信号により動作モードを設
定される。
示す。同図中、マクロ３０は複数の動作モードを有し、
動作モード毎に異なる動作を行う複雑な機能を持つマク
ロであり、例えば演算回路等のいわゆる機能マクロであ
る。この機能マクロ３０は入力端子ｔ１，ｔ２，ｔ３か
ら供給される動作モード設定信号により動作モードを設
定される。
【００１５】端子３２1 〜３２m 夫々には、半導体集積
装置内の前段のマクロ又は外部端子から機能マクロ３０
へのｎビットの入力信号が入力され第２の信号選択手段
であるセレクタ３４に供給される。テスト信号生成手段
であるＬＦＳＲ（リニアフィードバックシフトレジス
タ）３６はｎビットの疑似ランダムパターンのテストパ
ターンを発生してセレクタ３４に供給する。
装置内の前段のマクロ又は外部端子から機能マクロ３０
へのｎビットの入力信号が入力され第２の信号選択手段
であるセレクタ３４に供給される。テスト信号生成手段
であるＬＦＳＲ（リニアフィードバックシフトレジス
タ）３６はｎビットの疑似ランダムパターンのテストパ
ターンを発生してセレクタ３４に供給する。
【００１６】また、端子３８1 〜３８3 には半導体集積
装置内の前段のマクロ又は外部端子から通常動作の３ビ
ットの動作モード設定信号が入力されて第３の信号選択
手段であるセレクタ４０に供給され、外部端子Ｔ１，Ｔ
２，Ｔ３には外部のテスタからテスト用の３ビットの動
作モード設定信号が入力されてセレクタ４０に供給され
る。更に、セレクタ３４，４０夫々の制御端子には半導
体集積装置の外部端子ＴＭより入力されるテストモード
信号が供給される。
装置内の前段のマクロ又は外部端子から通常動作の３ビ
ットの動作モード設定信号が入力されて第３の信号選択
手段であるセレクタ４０に供給され、外部端子Ｔ１，Ｔ
２，Ｔ３には外部のテスタからテスト用の３ビットの動
作モード設定信号が入力されてセレクタ４０に供給され
る。更に、セレクタ３４，４０夫々の制御端子には半導
体集積装置の外部端子ＴＭより入力されるテストモード
信号が供給される。
【００１７】セレクタ３４はテストモード信号により通
常動作を指示されると端子３２1 〜３２m よりの信号を
選択して機能マクロ３０に供給し、テストモードを指示
されるとＬＦＳＲ３６の出力信号を選択して機能マクロ
３０に供給する。一方、セレクタ４０はテストモード信
号により、通常動作を指示されると端子３８1 〜３８ 3
よりの動作モード設定信号を選択し、テストモードを指
示されると端子Ｔ１〜Ｔ３よりのテスト用の動作モード
設定信号を選択し、選択した動作モード設定信号を機能
マクロ３０の入力端子ｔ１〜ｔ３に供給する。
常動作を指示されると端子３２1 〜３２m よりの信号を
選択して機能マクロ３０に供給し、テストモードを指示
されるとＬＦＳＲ３６の出力信号を選択して機能マクロ
３０に供給する。一方、セレクタ４０はテストモード信
号により、通常動作を指示されると端子３８1 〜３８ 3
よりの動作モード設定信号を選択し、テストモードを指
示されると端子Ｔ１〜Ｔ３よりのテスト用の動作モード
設定信号を選択し、選択した動作モード設定信号を機能
マクロ３０の入力端子ｔ１〜ｔ３に供給する。
【００１８】従って、テストモード時には、マクロ３０
の入力端子ｔ１〜ｔ３にテスタからの動作モード設定信
号が供給され、その他の入力信号としてＬＦＳＲ３６よ
り疑似ランダムパターンを供給される。機能マクロ３０
の出力信号は端子４２1 〜４２m から半導体集積装置内
の次段のマクロ又は外部端子に供給されると共に分岐配
線Ｌ1 〜Ｌn によりＭＩＳＲ（マルチプルインプットシ
グネチャーレジスタ）４４に供給される。パターン圧縮
手段であるＭＩＳＲ４４は機能マクロ３０の動作サイク
ルと同一のクロックが供給されており、テストモード時
には機能マクロ３０の出力信号をクロック周期でパター
ン圧縮し、機能マクロ３０の各動作モード毎に全てのフ
ァンクションテストが完了したときＭＩＳＲ４４に保持
されているパターン圧縮されたテスト結果情報であるシ
グネチャをスキャンシフトアウトして外部端子Ｓ０を通
して半導体集積装置の外部に出力する。このシグネチャ
を外部のテスタに供給し、テスタにおいて期待値と同一
であるかどうかを確認し、機能マクロ３０が正常か異常
かを判定する。
の入力端子ｔ１〜ｔ３にテスタからの動作モード設定信
号が供給され、その他の入力信号としてＬＦＳＲ３６よ
り疑似ランダムパターンを供給される。機能マクロ３０
の出力信号は端子４２1 〜４２m から半導体集積装置内
の次段のマクロ又は外部端子に供給されると共に分岐配
線Ｌ1 〜Ｌn によりＭＩＳＲ（マルチプルインプットシ
グネチャーレジスタ）４４に供給される。パターン圧縮
手段であるＭＩＳＲ４４は機能マクロ３０の動作サイク
ルと同一のクロックが供給されており、テストモード時
には機能マクロ３０の出力信号をクロック周期でパター
ン圧縮し、機能マクロ３０の各動作モード毎に全てのフ
ァンクションテストが完了したときＭＩＳＲ４４に保持
されているパターン圧縮されたテスト結果情報であるシ
グネチャをスキャンシフトアウトして外部端子Ｓ０を通
して半導体集積装置の外部に出力する。このシグネチャ
を外部のテスタに供給し、テスタにおいて期待値と同一
であるかどうかを確認し、機能マクロ３０が正常か異常
かを判定する。
【００１９】機能マクロ３０では、入力データも動作モ
ード毎に異なる意味を持つため、ＢＩＳＴ方式でマクロ
３０をテストする場合にマクロ３０の動作モードを設定
する信号までＬＦＳＲで生成した疑似ランダムパターン
を用いると、動作モードが切り換わり、満足なテストを
行うことができなくなる。しかし、本実施例ではテスト
モード時においても動作モード設定信号はＬＦＳＲ３６
で発生するのではなく外部端子Ｔ１〜Ｔ３から供給して
いるため、ＬＦＳＲ３６及びＭＩＳＲ４４を用いたＢＩ
ＳＴ方式においても故障検出率を向上させることができ
る。
ード毎に異なる意味を持つため、ＢＩＳＴ方式でマクロ
３０をテストする場合にマクロ３０の動作モードを設定
する信号までＬＦＳＲで生成した疑似ランダムパターン
を用いると、動作モードが切り換わり、満足なテストを
行うことができなくなる。しかし、本実施例ではテスト
モード時においても動作モード設定信号はＬＦＳＲ３６
で発生するのではなく外部端子Ｔ１〜Ｔ３から供給して
いるため、ＬＦＳＲ３６及びＭＩＳＲ４４を用いたＢＩ
ＳＴ方式においても故障検出率を向上させることができ
る。
【００２０】図３は本発明の変形例のブロック図を示
す。同図中、マクロ５０は複数の動作モードを有し、動
作モード毎に異なる動作を行う複雑な機能を持つマクロ
であり、例えば演算回路等のいわゆる機能マクロであ
る。この機能マクロ５０は端子ＳＩ１より供給されて保
持手段であるシフトレジスタ５２を構成するレジスタＲ
１〜Ｒ３夫々に格納されており、端子ＳＯ１よりシフト
アウトされる動作モード設定信号により動作モードを設
定される。
す。同図中、マクロ５０は複数の動作モードを有し、動
作モード毎に異なる動作を行う複雑な機能を持つマクロ
であり、例えば演算回路等のいわゆる機能マクロであ
る。この機能マクロ５０は端子ＳＩ１より供給されて保
持手段であるシフトレジスタ５２を構成するレジスタＲ
１〜Ｒ３夫々に格納されており、端子ＳＯ１よりシフト
アウトされる動作モード設定信号により動作モードを設
定される。
【００２１】端子３２1 〜３２m 夫々には、半導体集積
装置内の前段のマクロ又は外部端子から機能マクロ５０
へのｎビットの信号が入力され、セレクタ３４に供給さ
れる。ＬＦＳＲ（リニアフィードバックシフトレジス
タ）３６はｎビットの疑似ランダムパターンのテストパ
ターンを発生してセレクタ３４に供給する。更に、セレ
クタ３４の制御端子には半導体集積装置の外部端子ＴＭ
より入力されるテストモード信号が供給される。
装置内の前段のマクロ又は外部端子から機能マクロ５０
へのｎビットの信号が入力され、セレクタ３４に供給さ
れる。ＬＦＳＲ（リニアフィードバックシフトレジス
タ）３６はｎビットの疑似ランダムパターンのテストパ
ターンを発生してセレクタ３４に供給する。更に、セレ
クタ３４の制御端子には半導体集積装置の外部端子ＴＭ
より入力されるテストモード信号が供給される。
【００２２】セレクタ３４はテストモード信号により通
常動作を指示されると端子３２1 〜３２m よりの信号を
選択して機能マクロ５０に供給し、テストモードを指示
されるとＬＦＳＲ３６の出力信号を選択して機能マクロ
５０に供給する。従って、テストモード時には、マクロ
５０のレジスタＲ１〜Ｒ３に動作モード設定信号が格納
され、入力信号としてＬＦＳＲ３６より疑似ランダムパ
ターンを供給される。
常動作を指示されると端子３２1 〜３２m よりの信号を
選択して機能マクロ５０に供給し、テストモードを指示
されるとＬＦＳＲ３６の出力信号を選択して機能マクロ
５０に供給する。従って、テストモード時には、マクロ
５０のレジスタＲ１〜Ｒ３に動作モード設定信号が格納
され、入力信号としてＬＦＳＲ３６より疑似ランダムパ
ターンを供給される。
【００２３】機能マクロ５０の出力信号は端子４２1 〜
４２m から半導体集積装置内の次段のマクロ又は外部端
子に供給されると共に分岐配線Ｌ1 〜Ｌn によりＭＩＳ
Ｒ（マルチプルインプットシグネチャーレジスタ）４４
に供給される。ＭＩＳＲ４４は機能マクロ５０の動作サ
イクルと同一のクロックが供給されており、テストモー
ド時には機能マクロ５０の出力信号をクロック周期でパ
ターン圧縮し、機能マクロ５０の各動作モード毎に全て
のファンクションテストが完了したときＭＩＳＲ４４に
保持されているパターン圧縮されたテスト結果情報であ
るシグネチャをスキャンシフトアウトして外部端子Ｓ０
を通して半導体集積装置の外部に出力する。このシグネ
チャを外部のテスタに供給し、テスタにおいて期待値と
同一であるかどうかを確認し、機能マクロ５０が正常か
異常かを判定する。
４２m から半導体集積装置内の次段のマクロ又は外部端
子に供給されると共に分岐配線Ｌ1 〜Ｌn によりＭＩＳ
Ｒ（マルチプルインプットシグネチャーレジスタ）４４
に供給される。ＭＩＳＲ４４は機能マクロ５０の動作サ
イクルと同一のクロックが供給されており、テストモー
ド時には機能マクロ５０の出力信号をクロック周期でパ
ターン圧縮し、機能マクロ５０の各動作モード毎に全て
のファンクションテストが完了したときＭＩＳＲ４４に
保持されているパターン圧縮されたテスト結果情報であ
るシグネチャをスキャンシフトアウトして外部端子Ｓ０
を通して半導体集積装置の外部に出力する。このシグネ
チャを外部のテスタに供給し、テスタにおいて期待値と
同一であるかどうかを確認し、機能マクロ５０が正常か
異常かを判定する。
【００２４】本変形例ではテストモード時においても動
作モード設定信号はＬＦＳＲ３６で発生するのではなく
レジスタＲ１〜Ｒ３に格納しているため、ＬＦＳＲ３６
及びＭＩＳＲ４４を用いたＢＩＳＴ方式においても故障
検出率を向上させることができる。
作モード設定信号はＬＦＳＲ３６で発生するのではなく
レジスタＲ１〜Ｒ３に格納しているため、ＬＦＳＲ３６
及びＭＩＳＲ４４を用いたＢＩＳＴ方式においても故障
検出率を向上させることができる。
【００２５】図４はＬＦＳＲ３６の一例のブロック図を
示す。同図中、フリップフロップ６０1 〜６０m は縦続
接続されており、加算器６２はフリップフロップ６
０m ，６０m-1 各々の出力を加算して加算器６４に供給
する。加算器６４は加算器６２出力にフリップフロップ
６０i （但し、１＜ｉ＜ｍ）の出力を加算して加算器６
６に供給する。加算器６６は加算器６４出力にフリップ
フロップ６０i-1 出力を加算して、その加算結果をフリ
ップフロップ６０1 の入力としている。
示す。同図中、フリップフロップ６０1 〜６０m は縦続
接続されており、加算器６２はフリップフロップ６
０m ，６０m-1 各々の出力を加算して加算器６４に供給
する。加算器６４は加算器６２出力にフリップフロップ
６０i （但し、１＜ｉ＜ｍ）の出力を加算して加算器６
６に供給する。加算器６６は加算器６４出力にフリップ
フロップ６０i-1 出力を加算して、その加算結果をフリ
ップフロップ６０1 の入力としている。
【００２６】上記のフリップフロップ６０1 〜６０m に
クロックを供給して各フリップフロップの出力データを
シフトさせることによりｎビットの疑似ランダムパター
ンが生成され、フリップフロップ６０1 〜６０m 夫々か
ら出力される。図５はＭＩＳＲ４４の一例のブロック図
を示す。同図中、加算器７０1 〜７０ n 夫々には分岐配
線Ｌ1 〜Ｌn よりｎビットの信号が供給され、加算器７
０1 〜７０n 夫々の出力はフリップフロップ７２1 〜７
２n 夫々に供給される。フリップフロップ７２1 〜７２
n-1 夫々の出力は加算器７２2 〜７２n 夫々に供給され
る。フリップフロップ７２n の出力は端子Ｓ０から出力
されると共に加算器７４に供給されてフリップフロップ
７２n-1 出力と加算されて加算器７６に供給される。加
算器７６は加算器７４出力にフリップフロップ７２
j （但し１＜ｊ＜ｎ）の出力を加算して加算器７８に供
給する。加算器７８は加算器７６出力にフリップフロッ
プ７２j-1 の出力を加算して、その加算結果を加算器７
０1 の入力としている。
クロックを供給して各フリップフロップの出力データを
シフトさせることによりｎビットの疑似ランダムパター
ンが生成され、フリップフロップ６０1 〜６０m 夫々か
ら出力される。図５はＭＩＳＲ４４の一例のブロック図
を示す。同図中、加算器７０1 〜７０ n 夫々には分岐配
線Ｌ1 〜Ｌn よりｎビットの信号が供給され、加算器７
０1 〜７０n 夫々の出力はフリップフロップ７２1 〜７
２n 夫々に供給される。フリップフロップ７２1 〜７２
n-1 夫々の出力は加算器７２2 〜７２n 夫々に供給され
る。フリップフロップ７２n の出力は端子Ｓ０から出力
されると共に加算器７４に供給されてフリップフロップ
７２n-1 出力と加算されて加算器７６に供給される。加
算器７６は加算器７４出力にフリップフロップ７２
j （但し１＜ｊ＜ｎ）の出力を加算して加算器７８に供
給する。加算器７８は加算器７６出力にフリップフロッ
プ７２j-1 の出力を加算して、その加算結果を加算器７
０1 の入力としている。
【００２７】分岐配線Ｌ1 〜Ｌn からデータが供給され
る毎にクロックにより各フリップフフロップの出力デー
タをシフトさせることにより、フリップフロップ７２1
〜７２n にｎビットのパターン圧縮されたシグネチャが
格納され、その後、分岐配線Ｌ1 〜Ｌn 夫々の値を固定
してフリップフロップ７２1 〜７２n にクロックを供給
することにより、上記のシグネチャが端子Ｓ０よりスキ
ャンシフトアウトされる。
る毎にクロックにより各フリップフフロップの出力デー
タをシフトさせることにより、フリップフロップ７２1
〜７２n にｎビットのパターン圧縮されたシグネチャが
格納され、その後、分岐配線Ｌ1 〜Ｌn 夫々の値を固定
してフリップフロップ７２1 〜７２n にクロックを供給
することにより、上記のシグネチャが端子Ｓ０よりスキ
ャンシフトアウトされる。
【００２８】
【発明の効果】上述の如く、請求項１に記載の発明は、
複数の回路ブロックを内部に有する半導体集積装置にお
いて、テストを行う回路ブロックに供給する信号をテス
ト時に通常動作時の信号から外部端子に供給される信号
に切換える第１の信号選択手段と、上記テストを行う回
路ブロックの出力信号をパターン圧縮してテスト終了後
に外部端子から出力するパターン圧縮手段とを有する。
複数の回路ブロックを内部に有する半導体集積装置にお
いて、テストを行う回路ブロックに供給する信号をテス
ト時に通常動作時の信号から外部端子に供給される信号
に切換える第１の信号選択手段と、上記テストを行う回
路ブロックの出力信号をパターン圧縮してテスト終了後
に外部端子から出力するパターン圧縮手段とを有する。
【００２９】このため、テスト時に回路ブロックの出力
信号を選択して外部端子より出力するセレクタが不要と
なり、テスト時の回路ブロックの出力信号を出力する外
部端子の数を減少でき入出力信号数の多いマクロのテス
トが可能となる。また、請求項２に記載の発明は、動作
モードによって動作の異なる機能回路ブロックを内部に
有する半導体集積装置において、疑似ランダムパターン
のテスト信号を生成するテスト信号生成手段と、上記機
能回路ブロックに供給する信号をテスト時に通常動作時
の信号から上記テスト信号生成手段で生成したテスト信
号に切換える第２の信号選択手段と、上記機能回路ブロ
ックの出力信号をパターン圧縮してテスト終了後に外部
端子から出力するパターン圧縮手段と、上記機能回路ブ
ロックに供給する動作モード設定信号をテスト時に通常
動作時の信号から外部端子に供給される信号に切換える
第３の信号選択手段とを有する。
信号を選択して外部端子より出力するセレクタが不要と
なり、テスト時の回路ブロックの出力信号を出力する外
部端子の数を減少でき入出力信号数の多いマクロのテス
トが可能となる。また、請求項２に記載の発明は、動作
モードによって動作の異なる機能回路ブロックを内部に
有する半導体集積装置において、疑似ランダムパターン
のテスト信号を生成するテスト信号生成手段と、上記機
能回路ブロックに供給する信号をテスト時に通常動作時
の信号から上記テスト信号生成手段で生成したテスト信
号に切換える第２の信号選択手段と、上記機能回路ブロ
ックの出力信号をパターン圧縮してテスト終了後に外部
端子から出力するパターン圧縮手段と、上記機能回路ブ
ロックに供給する動作モード設定信号をテスト時に通常
動作時の信号から外部端子に供給される信号に切換える
第３の信号選択手段とを有する。
【００３０】このため、テスト時に機能回路ブロックの
動作モード設定信号がテスト信号生成手段で生成された
ランダムパターンではなく、外部端子から供給される信
号となり、機能回路ブロックの動作モードを一定として
テストができるため、機能回路ブロックの故障検出率が
向上する。
動作モード設定信号がテスト信号生成手段で生成された
ランダムパターンではなく、外部端子から供給される信
号となり、機能回路ブロックの動作モードを一定として
テストができるため、機能回路ブロックの故障検出率が
向上する。
【００３１】また、請求項３に記載の発明は、請求項２
記載の半導体集積装置の第３の信号選択手段の代りに、
前記動作モード設定信号を保持する保持手段を有する。
このため、テスト時に機能回路ブロックの動作モード設
定信号がテスト信号生成手段で生成されたランダムパタ
ーンではなく、保持手段に保持されている信号となり、
機能回路ブロックの動作モードを一定としてテストがで
きるため、機能回路ブロックの故障検出率が向上する。
記載の半導体集積装置の第３の信号選択手段の代りに、
前記動作モード設定信号を保持する保持手段を有する。
このため、テスト時に機能回路ブロックの動作モード設
定信号がテスト信号生成手段で生成されたランダムパタ
ーンではなく、保持手段に保持されている信号となり、
機能回路ブロックの動作モードを一定としてテストがで
きるため、機能回路ブロックの故障検出率が向上する。
【図１】本発明のブロック図である。
【図２】本発明のブロック図である。
【図３】本発明のブロック図である。
【図４】ＬＦＳＲのブロック図である。
【図５】ＭＩＳＲのブロック図である。
１０ 半導体集積装置 １２，１４，１６ マクロ １８1 〜１８3 ，２２，２６ バッファ ２０，３４，４０ セレクタ ２４，４４ ＭＩＳＲ ３０，５０ 機能マクロ ３６ ＬＦＳＲ ６０1 〜６０m ，７２1 〜７２n フリップフロップ ６２，６４，６６，７０1 〜７０n ，７４，７６，７８
加算器
加算器
Claims (3)
- 【請求項１】 複数の回路ブロックを内部に有する半導
体集積装置において、 テストを行う回路ブロックに供給する信号をテスト時に
通常動作時の信号から外部端子に供給される信号に切換
える第１の信号選択手段と、 上記テストを行う回路ブロックの出力信号をパターン圧
縮してテスト終了後に外部端子から出力するパターン圧
縮手段とを有することを特徴とする半導体集積装置。 - 【請求項２】 動作モードによって動作の異なる機能回
路ブロックを内部に有する半導体集積装置において、 疑似ランダムパターンのテスト信号を生成するテスト信
号生成手段と、 上記機能回路ブロックに供給する信号をテスト時に通常
動作時の信号から上記テスト信号生成手段で生成したテ
スト信号に切換える第２の信号選択手段と、 上記機能回路ブロックの出力信号をパターン圧縮してテ
スト終了後に外部端子から出力するパターン圧縮手段
と、 上記機能回路ブロックに供給する動作モード設定信号を
テスト時に通常動作時の信号から外部端子に供給される
信号に切換える第３の信号選択手段とを有することを特
徴とする半導体集積装置。 - 【請求項３】 請求項２記載の半導体集積装置の第３の
信号選択手段の代りに、 前記動作モード設定信号を保持する保持手段を有するこ
とを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244905A JPH1090362A (ja) | 1996-09-17 | 1996-09-17 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244905A JPH1090362A (ja) | 1996-09-17 | 1996-09-17 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1090362A true JPH1090362A (ja) | 1998-04-10 |
Family
ID=17125716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244905A Withdrawn JPH1090362A (ja) | 1996-09-17 | 1996-09-17 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1090362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687866B2 (en) | 1999-12-27 | 2004-02-03 | Nec Electronics Corporation | LSI having a built-in self-test circuit |
| US7114110B2 (en) | 2002-04-15 | 2006-09-26 | Renesas Technology Corp. | Semiconductor device, and the method of testing or making of the semiconductor device |
-
1996
- 1996-09-17 JP JP8244905A patent/JPH1090362A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687866B2 (en) | 1999-12-27 | 2004-02-03 | Nec Electronics Corporation | LSI having a built-in self-test circuit |
| US7114110B2 (en) | 2002-04-15 | 2006-09-26 | Renesas Technology Corp. | Semiconductor device, and the method of testing or making of the semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |