JP2648001B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2648001B2 JP2648001B2 JP2197187A JP19718790A JP2648001B2 JP 2648001 B2 JP2648001 B2 JP 2648001B2 JP 2197187 A JP2197187 A JP 2197187A JP 19718790 A JP19718790 A JP 19718790A JP 2648001 B2 JP2648001 B2 JP 2648001B2
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- JP
- Japan
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- clock
- signal
- scan
- terminal
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にシリアルスキャ
ンパス方式の機能を有する半導体集積回路に関する。
ンパス方式の機能を有する半導体集積回路に関する。
半導体集積回路（以下ICと称する）の不良発生率はい
わゆるバスタブ・カーブと呼ばれる統計的な故障発生確
率曲線に従うことが知られており、製品として出荷され
るICの中には初期不良を起こす可能性を持つICが混入し
ている。
わゆるバスタブ・カーブと呼ばれる統計的な故障発生確
率曲線に従うことが知られており、製品として出荷され
るICの中には初期不良を起こす可能性を持つICが混入し
ている。
このような初期不良を起こす可能性のあるICを短期間
にスクリーニングして高品質のICのみを手に入れる方法
として、バイアステスト（以下BTと称する）が一般に行
なわれている。
にスクリーニングして高品質のICのみを手に入れる方法
として、バイアステスト（以下BTと称する）が一般に行
なわれている。
バイアステストは、ICを高温度雰囲気中、あるいは高
温度・高湿度雰囲気中にさらした状態でICに電源電力を
供給し、初期不良を加速し誘発させてスクリーニングす
る方法が一般的であるが、よりきびしいスクリーニング
の方法として、このような条件下でさらにICに論理動作
をさせるダイナミックBTがある。
温度・高湿度雰囲気中にさらした状態でICに電源電力を
供給し、初期不良を加速し誘発させてスクリーニングす
る方法が一般的であるが、よりきびしいスクリーニング
の方法として、このような条件下でさらにICに論理動作
をさせるダイナミックBTがある。
従来、このようなダイナミックBTを行なう場合、恒温
槽内に納められた被検査ICに対してICコネクタ，プリン
ト基板，配線ケーブル等を接続して論理信号発生装置か
ら論理信号を供給し、ICを動作させることが行なわれて
いた。
槽内に納められた被検査ICに対してICコネクタ，プリン
ト基板，配線ケーブル等を接続して論理信号発生装置か
ら論理信号を供給し、ICを動作させることが行なわれて
いた。
上述したように、従来のICのダイナミックBTを行なう
場合、恒温槽、電源装置などのほかに被検査ICに論理信
号を供給するためのICテスト装置か、あるいは信号発生
器などの設備が必要となり、余分な設備投資がかかると
いう欠点がある。
場合、恒温槽、電源装置などのほかに被検査ICに論理信
号を供給するためのICテスト装置か、あるいは信号発生
器などの設備が必要となり、余分な設備投資がかかると
いう欠点がある。
また、生産性を良くする上から多数の被検査ICを恒温
槽に入れて同時にBTを行なうため、信号発生器から被検
査ICまで、プリント基板や配線ケーブルを用いて、複雑
かつ煩雑な信号分配の接続を行わなければならないとい
う欠点があった。
槽に入れて同時にBTを行なうため、信号発生器から被検
査ICまで、プリント基板や配線ケーブルを用いて、複雑
かつ煩雑な信号分配の接続を行わなければならないとい
う欠点があった。
本発明の半導体集積回路は、内部の複数のレジスタを
シリアルスキャンを使用して試験する機能を有する半導
体集積回路において、スキャンパスのスキャンイン側先
頭の前記レジスタのスキャンアウト端から出力した信号
の論理値を反転して出力する論理反転回路と、スキャン
イン端子と、第１の状態及び第２の状態の内いずれか一
方の状態をとる制御信号を外部から入力する制御端子
と、前記論理反転回路の出力信号及び前記スキャンイン
端子に外部から入力した信号を入力し前記制御端子から
前記制御信号を第１の選択制御入力端に供給され前記制
御信号の状態が前記第１の状態であるとき前記論理反転
回路から入力した信号を選択し前記制御信号の状態が前
記第２の状態であるとき前記スキャンイン端子から入力
した信号を選択して前記スキャンパスのスキャンイン側
先頭の前記レジスタのスキャンイン端に供給する第１の
セレクタ回路と、前記スキャンパスのスキャンアウト側
最後尾の前記レジスタのスキャンアウト端から出力した
信号を外部へ出力するスキャンアウト端子と、前記制御
端子から前記制御信号を発生制御入力端に供給され前記
制御信号の状態が前記第１の状態であるとき前記複数の
レジスタを動作させることができる内部クロック信号を
発生し前記制御信号の状態が前記第２の状態であるとき
前記内部クロック信号の発生を停止するクロック発生回
路と、クロック入力端子と、このクロック入力端子に外
部から入力したクロック信号及び前記クロック発生回路
が発生した前記内部クロック信号の内いずれか一方を前
記複数のレジスタのクロック入力端に供給する手段とを
備えている。
シリアルスキャンを使用して試験する機能を有する半導
体集積回路において、スキャンパスのスキャンイン側先
頭の前記レジスタのスキャンアウト端から出力した信号
の論理値を反転して出力する論理反転回路と、スキャン
イン端子と、第１の状態及び第２の状態の内いずれか一
方の状態をとる制御信号を外部から入力する制御端子
と、前記論理反転回路の出力信号及び前記スキャンイン
端子に外部から入力した信号を入力し前記制御端子から
前記制御信号を第１の選択制御入力端に供給され前記制
御信号の状態が前記第１の状態であるとき前記論理反転
回路から入力した信号を選択し前記制御信号の状態が前
記第２の状態であるとき前記スキャンイン端子から入力
した信号を選択して前記スキャンパスのスキャンイン側
先頭の前記レジスタのスキャンイン端に供給する第１の
セレクタ回路と、前記スキャンパスのスキャンアウト側
最後尾の前記レジスタのスキャンアウト端から出力した
信号を外部へ出力するスキャンアウト端子と、前記制御
端子から前記制御信号を発生制御入力端に供給され前記
制御信号の状態が前記第１の状態であるとき前記複数の
レジスタを動作させることができる内部クロック信号を
発生し前記制御信号の状態が前記第２の状態であるとき
前記内部クロック信号の発生を停止するクロック発生回
路と、クロック入力端子と、このクロック入力端子に外
部から入力したクロック信号及び前記クロック発生回路
が発生した前記内部クロック信号の内いずれか一方を前
記複数のレジスタのクロック入力端に供給する手段とを
備えている。
前記手段は、前記クロック発生回路が発生した前記内
部クロック信号を外部へ出力するクロック出力端子と、
前記クロック入力端子と前記複数のレジスタのクロック
入力端とを接続する信号線とを含んで構成されていても
よい。
部クロック信号を外部へ出力するクロック出力端子と、
前記クロック入力端子と前記複数のレジスタのクロック
入力端とを接続する信号線とを含んで構成されていても
よい。
また、前記手段は、前記クロック入力端子に外部から
入力したクロック信号及び前記クロック発生回路が発生
した前記内部クロック信号を入力し前記制御端子から前
記制御信号を第２の選択制御入力端に供給され前記制御
信号の状態が前記第１の状態であるとき前記クロック発
生回路から入力した信号を選択し前記制御信号の状態が
前記第２の状態であるとき前記クロック入力端子から入
力した信号を選択して前記複数のレジスタのクロック入
力端に供給する第２のセレクタ回路を含んで構成されて
いてもよい。
入力したクロック信号及び前記クロック発生回路が発生
した前記内部クロック信号を入力し前記制御端子から前
記制御信号を第２の選択制御入力端に供給され前記制御
信号の状態が前記第１の状態であるとき前記クロック発
生回路から入力した信号を選択し前記制御信号の状態が
前記第２の状態であるとき前記クロック入力端子から入
力した信号を選択して前記複数のレジスタのクロック入
力端に供給する第２のセレクタ回路を含んで構成されて
いてもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である半導体集積回路
10を示すブロック図である。
10を示すブロック図である。
レジスタ1,2,3は、半導体集積回路10の内部回路に使
用されているレジスタであり、通常はIC本来の論理機能
を果たしているが、スキャンモード制御信号（図示せ
ず）を与えることによりシフトレジスタ状に直列接続さ
れ、シリアルスキャン動作を行なうようになる。第１図
にはスキャンモード時の接続状態を図示した。すなわ
ち、レジスタ1,2,3がシフトレジスタを構成しており、
レジスタ３のスキャン出力が半導体集積回路10のスキャ
ンアウト端子14に出力される。レジスタ１のスキャン入
力にはセレクタ回路４の出力が接続されている。
用されているレジスタであり、通常はIC本来の論理機能
を果たしているが、スキャンモード制御信号（図示せ
ず）を与えることによりシフトレジスタ状に直列接続さ
れ、シリアルスキャン動作を行なうようになる。第１図
にはスキャンモード時の接続状態を図示した。すなわ
ち、レジスタ1,2,3がシフトレジスタを構成しており、
レジスタ３のスキャン出力が半導体集積回路10のスキャ
ンアウト端子14に出力される。レジスタ１のスキャン入
力にはセレクタ回路４の出力が接続されている。
セレクタ回路４は、制御端子11に印加される制御信号
（以下制御信号11という）の論理値が“0"のときスキャ
ンイン端子13を選択し、“1"のとき論理反転回路７の出
力を選択してレジスタ１のスキャン入力に供給する。論
理反転回路７は、レジスタ１のスキャン出力が分岐され
て入力されており、レジスタ１の出力値を反転してセレ
クタ回路４へ入力する。
（以下制御信号11という）の論理値が“0"のときスキャ
ンイン端子13を選択し、“1"のとき論理反転回路７の出
力を選択してレジスタ１のスキャン入力に供給する。論
理反転回路７は、レジスタ１のスキャン出力が分岐され
て入力されており、レジスタ１の出力値を反転してセレ
クタ回路４へ入力する。
制御信号11はセレクタ回路４に入力されるほか、クロ
ック発生回路６にも入力されている。クロック発生回路
６は、制御信号11が“0"のときはクロックを発生せず、
“1"になるとクロックを発生する発振器である。クロッ
ク発生回路６の出力は半導体集積回路10のクロック出力
端子15に接続されている。
ック発生回路６にも入力されている。クロック発生回路
６は、制御信号11が“0"のときはクロックを発生せず、
“1"になるとクロックを発生する発振器である。クロッ
ク発生回路６の出力は半導体集積回路10のクロック出力
端子15に接続されている。
以上のように構成された半導体集積回路10において、
BTを行なう場合には、クロック出力端子15とクロック端
子12とを半導体集積回路10の外部で接続し、半導体集積
回路10にスキャンモード制御信号を与えてレジスタ群を
シフトレジスタ状態にすると共に、制御信号11を論理値
“1"にする。クロック発生回路６がクロック信号の発生
を開始し、このクロック信号が外部の接続を通してレジ
スタ1,2,3に供給される。このときレジスタ1,2,3はシフ
トレジスタとして動作し、１クロックごとにレジスタ１
内の論理値はレジスタ２へ、レジスタ２内の論理値はレ
ジスタ３へと伝搬する。ここで、レジスタ１のスキャン
入力は第１のセレクタ回路4,論理反転回路７を介してレ
ジスタ１のスキャン出力に接続されているため、レジス
タ１には１クロックごとにクロック入力直前のレジスタ
１の論理値の反転されたものがセットされる。従って、
レジスタ１には“0"と“1"が１クロックごとに交互にセ
ットされ、このレジスタ１の動作は、レジスタ２には１
クロック遅れで伝わり、レジスタ３には２クロック遅れ
で伝わる。
BTを行なう場合には、クロック出力端子15とクロック端
子12とを半導体集積回路10の外部で接続し、半導体集積
回路10にスキャンモード制御信号を与えてレジスタ群を
シフトレジスタ状態にすると共に、制御信号11を論理値
“1"にする。クロック発生回路６がクロック信号の発生
を開始し、このクロック信号が外部の接続を通してレジ
スタ1,2,3に供給される。このときレジスタ1,2,3はシフ
トレジスタとして動作し、１クロックごとにレジスタ１
内の論理値はレジスタ２へ、レジスタ２内の論理値はレ
ジスタ３へと伝搬する。ここで、レジスタ１のスキャン
入力は第１のセレクタ回路4,論理反転回路７を介してレ
ジスタ１のスキャン出力に接続されているため、レジス
タ１には１クロックごとにクロック入力直前のレジスタ
１の論理値の反転されたものがセットされる。従って、
レジスタ１には“0"と“1"が１クロックごとに交互にセ
ットされ、このレジスタ１の動作は、レジスタ２には１
クロック遅れで伝わり、レジスタ３には２クロック遅れ
で伝わる。
このようにレジスタ1,2,3の論理値は１クロックごと
に“0"と“1"に変化を繰り返すので、これらのレジスタ
の出力に接続されている半導体集積回路10の内部論理回
路（図示せず）もこれに伴って論理動作するため、BT用
恒温槽外部からクロックや論理信号を半導体集積回路10
に供給しなくとも容易に内部の回路を論理動作させるこ
とができる。
に“0"と“1"に変化を繰り返すので、これらのレジスタ
の出力に接続されている半導体集積回路10の内部論理回
路（図示せず）もこれに伴って論理動作するため、BT用
恒温槽外部からクロックや論理信号を半導体集積回路10
に供給しなくとも容易に内部の回路を論理動作させるこ
とができる。
従って、スキャンモード制御信号入力端子（図示せ
ず）と制御端子11の端子位置にダイナミックBTを実施す
るときの論理設定値が加わり、かつ、クロック出力端子
15とクロック端子12とが接続されるようにBT用のプリン
ト基板を作成しておき、半導体集積回路10をこのプリン
ト基板に装着して恒温槽に入れ電源電圧を印加すれば、
自動的に半導体集積回路10が論理動作を開始するため、
特別なICテスト装置や、信号発生器などの設備を用意す
る必要もなく、信号発生器から被検査ICまでの間の複雑
かつ煩雑な信号分配の接続を行なうこともなく容易にダ
イナミックBTを行なうことができる。
ず）と制御端子11の端子位置にダイナミックBTを実施す
るときの論理設定値が加わり、かつ、クロック出力端子
15とクロック端子12とが接続されるようにBT用のプリン
ト基板を作成しておき、半導体集積回路10をこのプリン
ト基板に装着して恒温槽に入れ電源電圧を印加すれば、
自動的に半導体集積回路10が論理動作を開始するため、
特別なICテスト装置や、信号発生器などの設備を用意す
る必要もなく、信号発生器から被検査ICまでの間の複雑
かつ煩雑な信号分配の接続を行なうこともなく容易にダ
イナミックBTを行なうことができる。
また、通常のIC検査を行なう場合には、制御信号11を
“0"にし、クロック端子12にクロック信号を供給すれ
ば、スキャンイン端子13からレジスタ1,2,3に任意の論
理値をセットするとができ、スキャンモードを使った検
査を実施することも可能である。
“0"にし、クロック端子12にクロック信号を供給すれ
ば、スキャンイン端子13からレジスタ1,2,3に任意の論
理値をセットするとができ、スキャンモードを使った検
査を実施することも可能である。
第２図は本発明の第２の実施例である半導体集積回路
20を示すブロック図である。
20を示すブロック図である。
半導体集積回路20のレジスタ1,2,3、セレクタ回路
４、論理反転回路７、スキャンイン端子13、およびスキ
ャンアウト端子14の接続関係は半導体集積回路10におけ
ると同じであるが、半導体集積回路20は半導体集積回路
10にはないセレクタ回路を設けている。
４、論理反転回路７、スキャンイン端子13、およびスキ
ャンアウト端子14の接続関係は半導体集積回路10におけ
ると同じであるが、半導体集積回路20は半導体集積回路
10にはないセレクタ回路を設けている。
セレクタ回路５は、制御信号11“0"のとき半導体集積
回路20のクロック端子12を選択し、また、“1"のときク
ロック発生回路６の出力を選択してレジスタ1,2,3のク
ロック入力端子にクロック信号を供給する。すなわち、
制御信号11が“0"のときレジスタ1,2,3は外部からクロ
ック端子12に与えられたクロック信号により動作し、
“1"のときはクロック発生回路６によって発生された内
部のクロック信号により動作する。
回路20のクロック端子12を選択し、また、“1"のときク
ロック発生回路６の出力を選択してレジスタ1,2,3のク
ロック入力端子にクロック信号を供給する。すなわち、
制御信号11が“0"のときレジスタ1,2,3は外部からクロ
ック端子12に与えられたクロック信号により動作し、
“1"のときはクロック発生回路６によって発生された内
部のクロック信号により動作する。
以上のように接続された半導体集積回路20においてBT
を行なう場合には、半導体集積回路20にスキャンモード
制御信号を与えてレジスタ群をシフトレジスタ状態にす
ると共に、制御信号11を論理値“1"にする、クロック発
生回路６にて発生されたクロック信号がセレクタ回路５
を通してレジスタ1,2,3に供給され、なおかつレジスタ
１のスキャン入力にはレジスタ１自身の反転論理値が供
給されているため、第１図に示した実施例と同じ効果を
得ることができる。
を行なう場合には、半導体集積回路20にスキャンモード
制御信号を与えてレジスタ群をシフトレジスタ状態にす
ると共に、制御信号11を論理値“1"にする、クロック発
生回路６にて発生されたクロック信号がセレクタ回路５
を通してレジスタ1,2,3に供給され、なおかつレジスタ
１のスキャン入力にはレジスタ１自身の反転論理値が供
給されているため、第１図に示した実施例と同じ効果を
得ることができる。
第２図の実施例は、第１図の実施例と比べて内部のク
ロック分配系配線部にセレクタ回路５が介入するため、
IC間のクロックスキューが増える可能性があるが、IC外
部でクロック信号をつなぐ配線が不要になり、BT用のプ
リント基板の作成が容易になると共に、ICの端子を節約
することができる。
ロック分配系配線部にセレクタ回路５が介入するため、
IC間のクロックスキューが増える可能性があるが、IC外
部でクロック信号をつなぐ配線が不要になり、BT用のプ
リント基板の作成が容易になると共に、ICの端子を節約
することができる。
以上説明したように本発明によれば、IC内のレジスタ
の論理値をシリアルスキャンしてテストするICにおい
て、BT実施時に、IC内に内蔵されたクロック発生回路か
ら各レジスタにクロック信号を供給し、シリアルスキャ
ンパスの先頭のレジスタに自分自身の反転論理値を入力
値として与え、１クロックごとに“0"と“1"を繰り返す
ようにする回路構成を採ることにより、IC外部からわざ
わざ専用のICテスト装置や信号発生器などを使って論理
信号を供給することなくダイナミックBTを容易に行なう
ことができ、余分な設備投資もかからず経済的に試験を
行えるという効果がある。
の論理値をシリアルスキャンしてテストするICにおい
て、BT実施時に、IC内に内蔵されたクロック発生回路か
ら各レジスタにクロック信号を供給し、シリアルスキャ
ンパスの先頭のレジスタに自分自身の反転論理値を入力
値として与え、１クロックごとに“0"と“1"を繰り返す
ようにする回路構成を採ることにより、IC外部からわざ
わざ専用のICテスト装置や信号発生器などを使って論理
信号を供給することなくダイナミックBTを容易に行なう
ことができ、余分な設備投資もかからず経済的に試験を
行えるという効果がある。
また、IC内に内蔵されたクロック発生回路の出力又は
クロック入力端子を選択する第２のセレクタ回路を設け
ることにより、IC外部でのクロック接続が不要となるた
め、BT用のプリント基板まわりの設計をより簡略化する
ことができ、また、ICの端子を節約することができると
いう効果がある。
クロック入力端子を選択する第２のセレクタ回路を設け
ることにより、IC外部でのクロック接続が不要となるた
め、BT用のプリント基板まわりの設計をより簡略化する
ことができ、また、ICの端子を節約することができると
いう効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図である。 1,2,3……レジスタ、４……セレクタ回路、５……セレ
クタ回路、６……クロック発生回路、７……論理反転回
路、10,20……半導体集積回路、11……制御端子、12…
…クロック端子、13……スキャンイン端子、14……スキ
ャンアウト端子、15……クロック出力端子。
図は本発明の第２の実施例を示すブロック図である。 1,2,3……レジスタ、４……セレクタ回路、５……セレ
クタ回路、６……クロック発生回路、７……論理反転回
路、10,20……半導体集積回路、11……制御端子、12…
…クロック端子、13……スキャンイン端子、14……スキ
ャンアウト端子、15……クロック出力端子。
フロントページの続き (56)参考文献 特開 平２−35381（ＪＰ，Ａ) 特開 平１−227081（ＪＰ，Ａ) 特開 平１−112181（ＪＰ，Ａ)
Claims (3)
- 【請求項１】内部の複数のレジスタをシリアルスキャン
を使用して試験する機能を有する半導体集積回路におい
て、スキャンパスのスキャンイン側先頭の前記レジスタ
のスキャンアウト端から出力した信号の論理値を反転し
て出力する論理反転回路と、スキャンイン端子と、第１
の状態及び第２の状態の内いずれか一方の状態をとる制
御信号を外部から入力する制御端子と、前記論理反転回
路の出力信号及び前記スキャンイン端子に外部から入力
した信号を入力し前記制御端子から前記制御信号を第１
の選択制御入力端に供給され前記制御信号の状態が前記
第１の状態であるとき前記論理反転回路から入力した信
号を選択し前記制御信号の状態が前記第２の状態である
とき前記スキャンイン端子から入力した信号を選択して
前記スキャンパスのスキャンイン側先頭の前記レジスタ
のスキャンイン端に供給する第１のセレクタ回路と、前
記スキャンパスのスキャンアウト側最後尾の前記レジス
タのスキャンアウト端から出力した信号を外部へ出力す
るスキャンアウト端子と、前記制御端子から前記制御信
号を発生制御入力端に供給され前記制御信号の状態が前
記第１の状態であるとき前記複数のレジスタを動作させ
ることができる内部クロック信号を発生し前記制御信号
の状態が前記第２の状態であるとき前記内部クロック信
号の発生を停止するクロック発生回路と、クロック入力
端子と、このクロック入力端子に外部から入力したクロ
ック信号及び前記クロック発生回路が発生した前記内部
クロック信号の内いずれか一方を前記複数のレジスタの
クロック入力端に供給する手段とを備えたことを特徴と
する半導体集積回路。 - 【請求項２】前記手段は、前記クロック発生回路が発生
した前記内部クロック信号を外部へ出力するクロック出
力端子と、前記クロック入力端子と前記複数のレジスタ
のクロック入力端とを接続する信号線とを含むことを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記手段は、前記クロック入力端子に外部
から入力したクロック信号及び前記クロック発生回路が
発生した前記内部クロック信号を入力し前記制御端子か
ら前記制御信号を第２の選択制御入力端に供給され前記
制御信号の状態が前記第１の状態であるとき前記クロッ
ク発生回路から入力した信号を選択し前記制御信号の状
態が前記第２の状態であるとき前記クロック入力端子か
ら入力した信号を選択して前記複数のレジスタのクロッ
ク入力端に供給する第２のセレクタ回路を含むことを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197187A JP2648001B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197187A JP2648001B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483184A JPH0483184A (ja) | 1992-03-17 |
| JP2648001B2 true JP2648001B2 (ja) | 1997-08-27 |
Family
ID=16370257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197187A Expired - Lifetime JP2648001B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648001B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156644B2 (ja) | 1997-07-25 | 2001-04-16 | 日本電気株式会社 | 半導体集積回路 |
| JP5187093B2 (ja) * | 2008-09-17 | 2013-04-24 | ミツミ電機株式会社 | モータ駆動用半導体集積回路およびテスト方法 |
-
1990
- 1990-07-25 JP JP2197187A patent/JP2648001B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0483184A (ja) | 1992-03-17 |
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