JP2838458B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路装置に関
し、特に集積回路装置内部ならびに集積回路装置間の接
続検査を行なうことのできる集積回路装置に関する。

【０００２】

【従来の技術】近年の表面実装技術の進歩により、プリ
ント基板における（主にインサーキットテスト）が困難
となってきている。インサーキットテストは、チップを
ボードに実装した後、数ｍｍの間隔で配置されたばね式
プローブで基板の裏の表面を圧着し、すべてのチップを
個別にテストすることによりボードのテストを行なうと
いうものである。しかし、最近の表面実装技術の進歩に
よりチップの端子にプローブを立てられなくなったり、
治工具を作成するとコストがかかりすぎるという問題が
ある。

【０００３】こうした問題の解決のために、ボードレベ
ルのテスト設計がＩＥＥＥによって標準化されている。
これは、従来チップ内部のテスト容易化のために用いて
きたスキャンデザインをボードレベルに拡張したもので
あり、ＩＥＥＥ ｓｔｄ．１１４９．１−１９９０に詳
細に示されている。

【０００４】図５は、前記文献に示されたバウンダリス
キャン設計によって構成されたテスト回路のブロック図
である。

【０００５】図５に示すテスト回路は、ボード１に搭載
される。このテスト回路は複数のチップ２、シフトパス
６、システム信号線７、システムデータ入出力端子８、
スキャン入力端子９、スキャン出力端子１０、テストモ
ードを指定するための端子ＴＭＳ、およびテストクロッ
ク信号を入力するための端子ＴＣＫを含む。

【０００６】システム信号線７は、通常時システムデー
タの伝搬を行なう。すなわちチップ２にシステムデータ
を与えるとともに、チップ２の出力データを他のチップ
あるいはデータ入出力端子８に与える。データ入出力端
子８はボード１のエッジに設けられ、外部からのデータ
を入力するとともにチップ２からのデータを外部に出力
する。

【０００７】スキャン入力端子９は、外部からのテスト
データをシフトパス６に入力する。スキャン出力端子１
０は、シフトパス６を伝搬したテスト結果を外部に出力
する。

【０００８】各チップ２は内部論理回路３と、チップ相
互間でデータの入出力を行なうためのデータ入出力端子
４と、データ入出力端子４と内部論理回路３との間に接
続される複数のバウンダリスキャンレジスタ１５と、バ
ウンダリスキャンレジスタ１５を制御するための制御回
路１６とを備える。

【０００９】制御回路１６はテストモード信号ＴＭＳ、
およびクロック信号ＴＣＫに応答して、バウンダリスキ
ャンレジスタ１５を制御する。テスト制御信号には、後
述するモード信号Ｍ、シフト／ロード信号ＳＬ、クロッ
ク信号ＣＫＡ、およびクロック信号ＣＫＢが含まれる。
これらの信号を組合せることにより、シフトパス６を完
成してスキャン入力端子９とスキャン出力端子１０との
間を接続するための信号、およびデータ入出力端子４と
内部論理回路３とを接続するための制御信号などを作成
する。

【００１０】内部論理回路３は、バウンダリスキャンレ
ジスタ１５を介して与えられたデータを処理し、処理し
たデータをバウンダリスキャンレジスタ１５を介してデ
ータ入出力端子４に出力する。

【００１１】各バウンダリスキャンレジスタ１５は、制
御回路１６により制御され、シフトパス６の完成、デー
タ入出力端子４と内部論理回路３との接続などを行な
う。シフトパス６の完成により、テストデータが各シフ
トレジスタ１５に伝搬される。そしてデータ入出力端子
４と内部論理回路３との接続により、テストデータが内
部論理回路３に与えられ、内部論理回路３により処理さ
れたデータがシフトパス６に与えられる。シフトパス６
は、与えられたデータをスキャン出力端子１０に伝搬す
る。

【００１２】このようにして、内部論理回路３のテスト
を実行することができる。

【００１３】また、システム信号線７の検査は、一方の
チップの出力端子に接続されるバウンダリスキャンレジ
スタ１５から他方のチップの入力端子に接続されるバウ
ンダリスキャンレジスタ１５を用いてテストデータを伝
搬することにより行なうことができる。

【００１４】以上のようにして、ボード１のエッジに設
けられたスキャン入力端子９から直接ボード１上の特定
のチップにアクセスすることができる。このため高価な
テスタ（インサーキットテスタ）を用いることなくボー
ド上のチップをテストすることができる。

【００１５】図６は図５に示したバウンダリスキャンレ
ジスタ１５の回路図である。図６においてバウンダリス
キャンレジスタ１５は制御端子Ｍ、ＳＬ、ＣＫＡ、ＣＫ
Ｂと、データ入力端子ＤＩと、データ出力端子ＤＯと、
スキャン入力端子ＳＩと、スキャン出力端子ＳＯと、２
入力１出力のセレクタ回路１１および１２と、フリップ
フロップ回路１３および１４とを備える。

【００１６】各制御端子の符号は、入出力される信号の
名称と一致させている。すなわち制御信号Ｍは、モード
信号Ｍを入力する。制御端子ＳＬは、シフト／ロード信
号ＳＬを入力する。制御端子ＣＫＡは、クロック信号Ｃ
ＫＡを入力する。制御端子ＣＫＢはクロック信号ＣＫＢ
を入力する。

【００１７】データ入力端子ＤＩは、データ入力端子４
または内部論理回路３の出力に接続され、データ出力端
子ＤＯは、データ入力端子４または内部論理回路３の入
力に接続される。スキャン入力端子ＳＩは、隣接のバウ
ンダリスキャンレジスタ１５からのテストデータを受け
る。スキャン出力端子ＳＯはテストデータを隣接のバウ
ンダリスキャンレジスタに出力する。

【００１８】セレクタ回路１１はシフト／ロード信号Ｓ
Ｌに応答してデータ入力端子ＤＩまたはスキャン入力端
子ＳＩを選択しフリップフロップ回路１３の入力端子Ｉ
Ｄに与える。フリップフロップ回路１３は、クロック信
号ＣＫＡに応答して、保持していたデータをセレクタ回
路１１からのデータに更新し、スキャン出力端子ＳＯお
よびフリップフロップ回路１４の端子ＩＤに与える。フ
リップフロップ回路１４はクロック信号ＣＫＢに応答し
て、保持していたデータを更新し、セレクタ回路１２に
与える。セレクタ回路１２はその一方の入力端子がデー
タ入力端子ＤＩに接続され、その他方の入力端子がフリ
ップフロップ回路１４の出力に接続され、その出力端子
がデータ出力端子ＤＯに接続される。セレクタ回路１２
は、モード信号Ｍ“１”に応答して、フリップフロップ
回路１４からのデータを選択し、モード信号Ｍ“０”に
応答して、データ入力端子ＤＩからのデータを選択す
る。

【００１９】動作においてバウンダリスキャンレジスタ
１５は、テストデータのシフト、テストデータの供給、
テスト結果の取込みを行なう。

【００２０】まずシフト動作はシフト／ロード信号ＳＬ
を“１”に設定し、クロック信号ＣＫＡをフリップフロ
ップ回路１３に供給することによって行なわれる。セレ
クタ１２はシフト／ロード信号ＳＬに応答してスキャン
入力端子ＳＩを選択し、フリップフロップ回路１３に与
える。フリップフロップ回路１３はクロック信号ＣＫＡ
に応答して選択されたデータをスキャン出力端子ＳＯに
与える。このようにして、テストデータが直列的に接続
されたバウンダリスキャンレジスタ１５に伝搬されてい
く。

【００２１】次にテストデータの供給はモード信号Ｍを
“１”に設定し、クロック信号ＣＫＢをフリップフロッ
プ回路１４に供給することにより行なわれる。そしてフ
リップフロップ回路１４は、保持していたデータをフリ
ップフロップ回路１３からのテストデータに更新し、セ
レクタ回路１２はフリップフロップ回路１４より更新さ
れたテストデータをデータ出力端子ＤＯに出力する。そ
れにより、データを内部論理回路３に与えることができ
る。

【００２２】テスト結果の取込みは、シフト／ロード信
号ＳＬを“０”に設定し、クロック信号ＣＫＡを供給す
ることによって行なわれる。すなわち“０”のシフト／
ロード信号ＳＬに応答して、セレクタ回路１１はデータ
入力端子ＤＩを選択しこの端子に入力されたデータをフ
リップフロップ回路１３に与える。フリップフロップ回
路１３はクロック信号ＣＫＡに応答して、セレクタ回路
１１の出力データを取込む。この取込まれたデータは、
シフトパス６を通してボード１のスキャン出力端子１０
に伝搬される。

【００２３】なお、通常動作時はモード信号Ｍを“０”
に設定しセレクタ回路１２にデータ入力端子ＤＩを選択
させる。こうすることによりバウンダリスキャンレジス
タ１５を単なるドライバとして動作させる。

【００２４】図７は図５の破線で示した部分の詳細を示
す回路図である。図７において、太い実線６１は、シフ
ト動作におけるテストデータの伝搬経路であり、二重線
６２はテストデータの供給動作におけるテストデータの
伝搬経路であり、破線６３はテストデータの取込み動作
におけるテストデータの伝搬経路である。また、４Ｉ
は、チップ２のデータ入力端子であり、４Ｏはチップ２
のデータ出力端子である。

【００２５】図７を参照して内部論理回路３の動作テス
トを説明する。まず、シフト／ロード信号ＳＬを“１”
に設定し、クロック信号ＣＫＡをバウンダリスキャンレ
ジスタ１５に与える。それによりスキャン入力端子９と
スキャン出力端子１０との間におけるシフトパスが完成
される。

【００２６】そしてボード１のスキャン入力端子９に入
力されたテストデータが所望のバウンダリスキャンレジ
スタ１５ａのフリップフロップ回路１３ａに保持され
る。

【００２７】次に、モード信号Ｍを“１”に設定し、ク
ロック信号ＣＫＢをバウンダリスキャンレジスタ１５ａ
に供給する。それにより、内部論理回路３にテストデー
タを供給するための経路６２が形成される。内部論理回
路３は、この経路６２を介して与えられるデータを処理
しデータ出力端子４に接続されるバウンダリスキャンレ
ジスタ１５ｂに与える。

【００２８】次に、シフト／ロード信号ＳＬを“０”に
設定し、クロック信号ＣＫＡをバウンダリスキャンレジ
スタ１５ｂに与える。これにより、テスト結果取込みの
ための経路６３が形成されテスト結果はフリップフロッ
プ回路１３ｂに保持される。

【００２９】以上のようにして取込まれたテスト結果
は、テストパス６を介してボード１のスキャン出力端子
１０に与えられる。この結果に基づいて内部論理回路３
の良否を判断することができる。

【００３０】図８は、図５の一点鎖線で囲んだ部分の詳
細を示す回路図である。

【００３１】図７を参照して、システム信号線７の接続
テスト動作を説明する。

【００３２】シフト／ロード信号ＳＬを“１”に設定
し、クロック信号ＣＫＡをバウンダリスキャンレジスタ
１５に与える。それにより、ボード１のスキャン入力端
子９とバウンダリスキャンレジスタ１５ｃとの間にシフ
トパスが形成され、フリップフロップ回路１３ｃにテス
トデータが保持される。

【００３３】次に、モード信号Ｍを“１”に設定し、ク
ロック信号ＣＫＢを供給する。それにより、テストデー
タを供給するための経路６２が形成され、テストデータ
はデータ出力端子４Ｏ−システム信号線７−データ入力
端子４Ｉを介してバウンダリスキャンレジスタ１５ｄに
与えられる。

【００３４】次に、シフト／ロード信号ＳＬを“０”に
設定するとともに、クロック信号ＣＫＡをバウンダリス
キャンレジスタ１５ｄに与える。それにより、テスト結
果取込み経路６３が形成されてテスト結果がフリップフ
ロップ回路１３ｄに取込まれる。取込まれたテスト結果
は、シフト動作により、ボード１のスキャン出力端子１
０に伝搬される。この伝搬されたテスト結果に基づい
て、システム信号線の良否を判定することができる。

【００３５】

【発明が解決しようとする課題】図６に示したバウンダ
リスキャンレジスタ１５は、フリップフロップ回路１３
および１４によってレジスタを構成しているので、通常
データの伝搬経路としてデータ入力端子ＤＩ−セレクタ
回路１２−データ出力端子ＤＯのみが許される。今、図
７に示した集積回路装置においてデータ入力端子４Ｉ−
セレクタ回路１２ａ間のＡ点あるいは図８に示したデー
タ入力端子４Ｉ−セレクタ回路１３ｄ間のＢ点が故障し
た場合、通常データ伝搬経路が故障したことになるの
で、この集積回路装置は一連のテスト動作を行なえるが
通常動作を行なわせることが不可能となる。すなわちテ
ストのために付加したテスト回路の不良によってシステ
ム全体の動作を行なわせることができなくなる。また、
テストデータのシフト、テストデータの供給、テスト結
果の取込みからなる一連のテストによっては、不良ヶ所
を検出することができないという問題もある。

【００３６】この発明の１つの目的は集積回路装置にお
いて、通常データ伝搬経路が故障したときにも通常動作
を行なわせることを可能にすることである。

【００３７】この発明のもう１つの目的は集積回路装置
において、テストを行なうための回路自身のテストを可
能にすることである。

【００３８】

【課題を解決するための手段】前記目的を達成するため
の請求項１の発明にかかる集積回路装置は、テスト入力
端子とテスト出力端子の間に直列的に複数のスキャンレ
ジスタ手段を接続した集積回路装置であって、前記スキ
ャンレジスタ手段の各々は、システムデータを入力する
ための第１の入力端子と、システムデータを出力するた
めの第１の出力端子と、テストデータを入力するための
第２の入力端子と、テストデータを出力するための第２
の出力端子と、前記第１および第２の入力端子に接続さ
れ、第１および第２の入力端子の一方を選択する第１の
選択手段と、前記第１の選択手段の出力を、前記第２の
出力端子にシフトアウトするシフトアウト手段と、前記
シフトアウト手段の出力をラッチするラッチ手段と、前
記第１の入力端子および前記ラッチ手段の出力に接続さ
れ、前記入力端子および前記ラッチ手段の出力のいずれ
か一方を前記第１のデータ出力端子に出力する第２の選
択手段と、前記第１および第２の選択手段、シフトアウ
ト手段、ラッチ手段を制御して、第１の入力端子と第１
の出力端子との間を第２の選択手段を介して接続する第
１の経路と、第１の入力端子と第１の出力端子との間を
第１の選択手段、シフトアウト手段、ラッチ手段および
第２の選択手段により接続する第２の経路と、第２の入
力端子と第２の出力端子との間を第１の選択手段および
シフトアウト手段により接続する第３の経路と、第２の
入力端子と第１出力端子との間を第１の選択手段、シフ
トアウト手段、ラッチ手段および第２の選択手段により
接続する第４の経路とを形成する制御手段とを含む。

【００３９】請求項２の発明に係る集積回路装置は、請
求項１の発明と同様に、複数のスキャンレジスタ手段と
制御手段とを含み、制御手段は、各前記スキャンレジス
タ手段を個別に制御して、前記第１の経路と第２経路と
発生する。

【００４０】

【作用】請求項１の発明に係る集積回路装置では、各ス
キャンレジスタ手段は制御手段により制御され、第１な
いし第４の経路を形成する。第１の経路および第２の経
路はシステムデータを伝搬することができる。また、第
３の経路はテストデータをシフトアウトすることができ
る。さらに第４の経路は、テストデータをシステム論理
回路に与えることができる。

【００４１】したがって、この集積回路装置は、第１お
よび第２の経路という通常データを伝搬することのでき
る２つの経路をもつことができる。この結果第１の経路
が故障した場合には、第２の経路をシステムデータ伝搬
経路として用いることができる。

【００４２】また、請求項２の発明に係る集積回路装置
では、各スキャンレジスタ手段を個別に制御し、第１の
経路と第２の経路とを発生することができるので、各ス
キャンレジスタ手段を個別にテストすることができ、い
ずれのスキャンレジスタ手段の第１の経路に故障がある
か容易に判断することができる。すなわちテスト回路自
身の故障を検出することができるのである。

【００４３】

【実施例】図１は、この発明にかかる集積回路装置２０
のブロック図である。

【００４４】図１に示す集積回路装置２０は説明を簡略
化するために４つのバウンダリスキャンレジスタのみを
示す。図１を参照して集積回路装置２０はモード信号
Ｍ、シフト／ロード信号ＳＬ、クロック信号ＣＫＡ１、
クロック信号ＣＫＡ２およびクロック信号ＣＫＢを発生
する制御回路５０と、制御回路５０からの制御信号に応
答して、テストデータをシフトするための経路６１、シ
フトデータを供給する経路６２、テストデータを取込む
経路６３、システムデータを伝搬する経路Ｐ１およびＰ
２を形成するバウンダリスキャンレジスタ５とを含む。
その他の回路については図５に示した集積回路装置２と
同様であり、同一符号を付してその説明は適宜省略す
る。

【００４５】制御回路５０は（１）テストデータをシフ
トするための経路６１を形成するために、シフト／ロー
ド信号ＳＬを“１”にし、クロック信号ＣＫＡ１、ＣＫ
Ａ２を各バウンダリスキャンレジスタ５に与え、（２）
テストデータを供給する経路６２を形成するためにモー
ド信号Ｍを“１”に設定し、クロック信号ＣＫＡ１、Ｃ
ＫＡ２をバウンダリスキャンレジスタ５に供給し、
（３）テストデータを取込む経路６３を形成するため
に、シフト／ロード信号ＳＬを“０”に設定し、クロッ
ク信号ＣＫＢをバウンダリスキャンレジスタ１５に供給
し、（４）システムデータ伝搬経路Ｐ１を形成するため
に、モード信号Ｍを“０”に設定し、（５）システムデ
ータ伝搬経路Ｐ２を形成するために、モード信号Ｍを
“１”、シフト／ロード信号ＳＬを“１”、クロック信
号ＣＫＡ１、ＣＫＡ２およびＣＫＢを高レベルにする。

【００４６】各バウンダリスキャンレジスタ５は上記
（１）の制御信号に応答して経路６１を形成し、スキャ
ン入力端子ＳＩに与えられたデータをシフトパス６に伝
搬し、上記（２）の制御信号に応答して経路６２を形成
しスキャン入力端子ＳＩに与えられたデータをデータ出
力端子ＤＯに出力し上記（３）の制御信号に応答して、
経路６３を形成し、データ入力端子ＤＩに与えられたデ
ータを取込み、シフトパス６に出力し、上記（４）の制
御信号に応答して経路Ｐ１を形成し、入力端子ＤＩに与
えられるシステムデータをデータ出力端子ＤＯに出力す
る。ただし、この経路Ｐ１が故障した場合には、上記
（５）の制御信号を受け、経路Ｐ２を形成し、経路Ｐ１
に代わりシステムデータをデータ出力端子ＤＯに出力す
る。

【００４７】こうすることにより経路Ｐ１に故障が生じ
ても、システムデータの伝搬経路を確保することができ
る。

【００４８】図２は、図１に示したバウンダリスキャン
レジスタ５の回路図である。図５に示したバウンダリス
キャンレジスタ５と異なるところは、フリップフロップ
回路１３および１４に代えてノンオーバラップな２相の
クロック信号ＣＫＡ１ならびにＣＫＡ２によって、シフ
ト動作を行なうレジスタ回路２３と、ラッチ回路２４と
が設けられていることである。

【００４９】図３は図２に示したレジスタ回路２３の一
具体例を示す回路図である。

【００５０】レジスタ回路２３はレシオ型ラッチ回路３
１ａならびに３１ｂにより構成される。レジスタ回路２
３は端子Ｔ１ならびにＴ２にノンオーバラップな２相の
クロック信号を入力することによって、ＩＤ−Ｑ間をシ
フト動作させる。さらに、端子ＴＩならびに端子Ｔ２の
両方に高レベルクロック信号を供給することによって、
入力端子ＩＤ−出力端子Ｑ間をデータ非反転のドライバ
として作用させることができる。

【００５１】図２に示したバウンダリスキャンレジスタ
５は、図６に示したバウンダリスキャンレジスタ５の動
作に加えて、モード信号Ｍを“１”、シフト／ロード信
号ＳＬを“０”、クロック信号をＣＫＡ１、ＣＫＡ２お
よびＣＫＢを高レベルに設定することによって、通常動
作以外に通常データ伝搬経路を確保することができる。
すなわち、図２に示したバウンダリスキャンレジスタを
システム論理回路間に介挿することによって、従来の通
常データ伝搬経路が故障した場合に、新たな通常データ
伝搬経路を形成することができる。それにより、テスト
回路に故障が生じた場合でも、正常なシステム動作を行
なわせることが可能となる。

【００５２】図４は、この発明の集積回路装置の１つの
実施例を示す回路図である。

【００５３】図４に示した集積回路装置はバウンダリス
キャンレジスタ５をシステム論理間に介挿し、さらに２
つのモード信号Ｍ１，Ｍ２によってバウンダリスキャン
レジスタを制御したものである。図４の集積回路装置に
おいては、モード信号Ｍ１ならびにＭ２によって各々の
バウンダリスキャンレジスタが制御されている。各々の
バウンダリスキャンレジスタの通常データ伝搬路は、各
々のモード信号Ｍ１，Ｍ２によって制御可能なので、通
常データ伝搬経路の故障が生じた場合に、どのバウンダ
リスキャンレジスタで故障が生じたかを容易に解析する
ことができる。

【００５４】

【発明の効果】以上の発明にかかる集積回路装置によれ
ば、システムデータを伝搬する経路として、第１および
第２の伝搬経路を用いることができる。そのため、シス
テムデータ伝搬経路（第１の経路）に故障が生じた場合
には、制御手段によりシフトレジスタ手段を制御し、シ
ステムデータ伝搬経路（第１の経路）に代えて第２の経
路を用い、通常動作を行なわせることができる。

【００５５】また、制御手段により第１の入力端子に接
続されるスキャンレジスタ手段と第１の出力端子に接続
されるスキャンレジスタ手段とを独立に制御することに
より、いずれのスキャンレジスタ手段の第１の経路に故
障が生じているかをテストすることができる。

【図面の簡単な説明】

【図１】この発明の集積回路装置の一実施例を示すブロ
ック図である。

【図２】図１に示したバウンダリスキャンレジスタの回
路図である。

【図３】図２に示したレジスタ回路の一具体例を示す回
路図である。

【図４】この発明のもう１つの実施例を示す回路図であ
る。

【図５】バウンダリスキャン設計により構成されるテス
ト回路のブロック図である。

【図６】図５に示したバウンダリスキャンレジスタの従
来例を示した回路図である。

【図７】図５の破線で囲んだ部分の詳細を示す回路図で
ある。

【図８】図５の一点鎖線で囲んだ部分の詳細を示す回路
図である。

【符号の説明】

２ チップ ３ 内部論理回路 ４ データ入出力端子 ５ バウンダリスキャンレジスタ ６ シフトパス ７ システム信号線 １１，１２ セレクタ回路 １３，１４ フリップフロップ回路 ２３ レジスタ回路 ２４ ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 - 11/26 310 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 テスト入力端子とテスト出力端子の間に
   直列的に複数のスキャンレジスタ手段を接続した集積回
   路装置であって、 前記スキャンレジスタ手段の各々は、 システムデータを入力するための第１の入力端子と、 システムデータを出力するための第１の出力端子と、 テストデータを入力するための第２の入力端子と、 テストデータを出力するための第２の出力端子と、 前記第１および第２の入力端子に接続され、第１および
   第２の入力端子の一方を選択する第１の選択手段と、 前記第１の選択手段の出力を、前記第２の出力端子にシ
   フトアウトするシフトアウト手段と、 前記シフトアウト手段の出力をラッチするラッチ手段
   と、 前記第１の入力端子および前記ラッチ手段の出力に接続
   され、前記入力端子および前記ラッチ手段の出力のいず
   れか一方を前記第１のデータ出力端子に出力する第２の
   選択手段と、 前記第１および第２の選択手段、シフトアウト手段、ラ
   ッチ手段を制御して、第１の入力端子と第１の出力端子
   との間を第２の選択手段を介して接続する第１の経路
   と、第１の入力端子と第１の出力端子との間を第１の選
   択手段、シフトアウト手段、ラッチ手段および第２の選
   択手段により接続する第２の経路と、第２の入力端子と
   第２の出力端子との間を第１の選択手段およびシフトア
   ウト手段により接続する第３の経路と、第２の入力端子
   と第１の出力端子との間を第１の選択手段、シフトアウ
   ト手段、ラッチ手段および第２の選択手段により接続す
   る第４の経路とを形成する制御手段と、を含むことを特
   徴とする集積回路装置。
2. 【請求項２】 テスト入力端子とテスト出力端子の間に
   直列的に複数のスキャンレジスタ手段を接続した半導体
   集積回路装置であって、 前記スキャンレジスタ手段の各々は、 システムデータを入力するための第１の入力端子と、 システムデータを出力するための第１の出力端子と、 テストデータを入力するための第２の入力端子と、テス
   トデータを出力するための第２の出力端子と、 前記第１および第２の入力端子に接続され、第１および
   第２の入力端子の一方を選択する第１の選択手段と、 前記第１の選択手段の出力を、前記第２の出力端子にシ
   フトアウトするシフトアウト手段と、 前記シフトアウト手段の出力をラッチするラッチ手段
   と、 前記第１の入力端子および前記ラッチ手段の出力に接続
   され、前記入力端子および前記ラッチ手段の出力のいず
   れか一方を前記第１のデータ出力端子に出力する第２の
   選択手段と、 前記第１および第２の選択手段、シフトアウト手段、ラ
   ッチ手段を制御して、第１の入力端子と第１の出力端子
   との間を第２の選択手段を介して接続する第１の経路
   と、第１の入力端子と第１の出力端子との間を第１の選
   択手段、シフトアウト手段、ラッチ手段および第２の選
   択手段により接続する第２の経路と、第２の入力端子と
   第２の出力端子との間を第１の選択手段およびシフトア
   ウト手段により接続する第３の経路と、第２の入力端子
   と第１の出力端子との間を第１の選択手段、シフトアウ
   ト手段、ラッチ手段および第２の選択手段により接続す
   る第４の経路とを形成する制御手段とを含み、 前記制御手段は、各前記スキャンレジスタ手段を個別に
   制御して、前記第１の経路と第２の経路とを発生するこ
   とを特徴とする集積回路装置。