JP2741119B2 - バイパススキャンパスおよびそれを用いた集積回路装置 - Google Patents
バイパススキャンパスおよびそれを用いた集積回路装置Info
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- G01R31/317—Testing of digital circuits
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Description
【０００１】
【産業上の利用分野】この発明は、種々のデータをシリ
アルに伝搬するためのバイパススキャンパスおよびそれ
を用いた集積回路装置に関する。
アルに伝搬するためのバイパススキャンパスおよびそれ
を用いた集積回路装置に関する。
【０００２】
【従来の技術】集積回路装置、特にその内部に複雑な機
能論理を有するものにおいては、内部のテストを行なう
場合、一次入出力端子のみを用いて内部の状態を調べる
ことは極めて困難である。かかる困難さは、「可観測
性」、「可制御性」の２語により表わされる。
能論理を有するものにおいては、内部のテストを行なう
場合、一次入出力端子のみを用いて内部の状態を調べる
ことは極めて困難である。かかる困難さは、「可観測
性」、「可制御性」の２語により表わされる。
【０００３】可制御性は、回路の内部の信号の制御をす
る際の難易度を示す。可観測性は、回路の内部の状態を
観測する際の難易度を示す。
る際の難易度を示す。可観測性は、回路の内部の状態を
観測する際の難易度を示す。
【０００４】たとえば、回路内部のある箇所に故障があ
るかどうかを知るためには、そこに加えられる入力信号
を自由に制御できなければならない。また、所定の入力
の結果得られる出力を正確に観測できなければならな
い。したがって、可観測性、可制御性の一方が欠けれ
ば、回路に故障があるかどうかを判定することは不可能
である。しかしながら、複雑な機能論理を有する集積回
路装置においては、テスト箇所と一次入力端子との間
に、多数のゲートが介在している。そのため、良好な可
観測性および可制御性を得ることが極めて難しい。しか
も、半導体技術の進展に伴って、集積回路装置はますま
す大規模化，複雑化し、回路内部をテストすることは極
めて困難な状況となっている。
るかどうかを知るためには、そこに加えられる入力信号
を自由に制御できなければならない。また、所定の入力
の結果得られる出力を正確に観測できなければならな
い。したがって、可観測性、可制御性の一方が欠けれ
ば、回路に故障があるかどうかを判定することは不可能
である。しかしながら、複雑な機能論理を有する集積回
路装置においては、テスト箇所と一次入力端子との間
に、多数のゲートが介在している。そのため、良好な可
観測性および可制御性を得ることが極めて難しい。しか
も、半導体技術の進展に伴って、集積回路装置はますま
す大規模化，複雑化し、回路内部をテストすることは極
めて困難な状況となっている。
【０００５】そのため、いわゆるテスト容易化設計が重
要な意味を持ってきた。テストの実施は、テストデータ
の作成段階、テストデータによるテスト対象回路の動作
の実行、テスト結果の出力、その確認という複数の段階
を含む。回路の大規模化により、テストにかかる時間も
増大し、いかに短時間でテストを完了するかが重要な問
題となっている。
要な意味を持ってきた。テストの実施は、テストデータ
の作成段階、テストデータによるテスト対象回路の動作
の実行、テスト結果の出力、その確認という複数の段階
を含む。回路の大規模化により、テストにかかる時間も
増大し、いかに短時間でテストを完了するかが重要な問
題となっている。
【０００６】そこで、テストを容易化するために、以下
のようなスキャン設計と呼ばれる手法が用いられること
が多い。スキャン設計においては、まず集積回路の内部
の観測点（出力が観測されるべき場所）および制御点
（入力が設定されるべき場所）にシフトレジスタラッチ
（以下、ＳＲＬと称す）が設けられる。複数のＳＲＬを
シリアルに接続し、データがそこを伝搬され得るシフト
パス（スキャンパス）を形成する。
のようなスキャン設計と呼ばれる手法が用いられること
が多い。スキャン設計においては、まず集積回路の内部
の観測点（出力が観測されるべき場所）および制御点
（入力が設定されるべき場所）にシフトレジスタラッチ
（以下、ＳＲＬと称す）が設けられる。複数のＳＲＬを
シリアルに接続し、データがそこを伝搬され得るシフト
パス（スキャンパス）を形成する。
【０００７】テストデータを外部からスキャンパスに与
え、スキャンパス内をシリアルに伝搬させることによっ
て、所望のテストデータが制御点のＳＲＬに設定され
る。各ＳＲＬの格納データは被テスト回路に与えられ
る。被テスト回路の出力（テスト結果データ）は各観測
点のＳＲＬに出力され、そこに格納される。ＳＲＬの格
納データは再びスキャンパス上をシリアルに伝搬され、
出力端子から外部にシリアルな信号として出力される。
このようなスキャンパスを設けることにより、集積回路
装置の奥深い部分における可観測性，可制御性が得られ
る。
え、スキャンパス内をシリアルに伝搬させることによっ
て、所望のテストデータが制御点のＳＲＬに設定され
る。各ＳＲＬの格納データは被テスト回路に与えられ
る。被テスト回路の出力（テスト結果データ）は各観測
点のＳＲＬに出力され、そこに格納される。ＳＲＬの格
納データは再びスキャンパス上をシリアルに伝搬され、
出力端子から外部にシリアルな信号として出力される。
このようなスキャンパスを設けることにより、集積回路
装置の奥深い部分における可観測性，可制御性が得られ
る。
【０００８】しかしながら、このスキャン設計はデータ
を時系列的に扱う。そのため、集積回路装置の大規模化
により、スキャンパスのビット長が増大すると、それに
伴ってデータの伝搬時間が長くなり、テスト時間も増大
する。集積回路のテストにおいては、テスト時間の短縮
とテストピン数の減少は大きな課題である。
を時系列的に扱う。そのため、集積回路装置の大規模化
により、スキャンパスのビット長が増大すると、それに
伴ってデータの伝搬時間が長くなり、テスト時間も増大
する。集積回路のテストにおいては、テスト時間の短縮
とテストピン数の減少は大きな課題である。
【０００９】そこで、従来では、１本のスキャンパスを
複数の部分に分け、各部分においてスキャンパスの入力
と出力とをバイパスするバイパス経路を設け、入力され
るデータをＳＲＬとバイパス経路とのいずれかに選択的
に伝搬させるようにしていた。これによって、スキャン
パスにおける必要な部分のみがデータのシフト動作を行
なうので、データの伝搬時間が短くなり、テスト時間の
短縮化を図ることができる。
複数の部分に分け、各部分においてスキャンパスの入力
と出力とをバイパスするバイパス経路を設け、入力され
るデータをＳＲＬとバイパス経路とのいずれかに選択的
に伝搬させるようにしていた。これによって、スキャン
パスにおける必要な部分のみがデータのシフト動作を行
なうので、データの伝搬時間が短くなり、テスト時間の
短縮化を図ることができる。
【００１０】以下に、バイパス手段を有するスキャンパ
ス（以下、バイパススキャンパスと称す）の従来例につ
いて説明する。
ス（以下、バイパススキャンパスと称す）の従来例につ
いて説明する。
【００１１】図１３は、たとえば電子情報通信学会研究
会報告ＣＡＳ９０−９７，ＶＬＤ９０−７５，ＩＣＤ９
０−１４６“バウンダリスキャンと整合したセルベース
テスト設計手法”橋爪他に開示された、従来のバイパス
スキャンパスの構成を示すブロック図である。図におい
て、このバイパススキャンパスは、スキャンパス１０
と、スキャンパス選択回路２０とを備える。スキャンパ
ス１０は、シリアルに接続された複数のＳＲＬ１１〜１
６を含む。スキャンパス選択回路２０は、２入力１出力
のマルチプレクサ２１と、選択データ保持ラッチ２２
と、ＡＮＤゲート２３とを含む。シリアル入力端子（以
下、ＳＩ端子と称す）２０１からスキャンパス選択回路
２０に入力されるシリアル信号は、マルチプレクサ２１
の一方入力端に与えられるとともに、シリアル出力端子
（以下、ＳＯ端子と称す）２０２を介してスキャンパス
１０の初段のＳＲＬ１１に与えられる。スキャンパス１
０の最終段のＳＲＬ１６の出力は、ＳＩ端子２０３を介
して、マルチプレクサ２１の他方入力端および選択デー
タ保持ラッチ２２のデータ入力端子Ｄに与えられる。選
択データ保持ラッチ２２のクロック信号入力端子Ｃに
は、入力端子２０５からモードラッチ信号が与えられ
る。選択データ保持ラッチ２２の出力端子Ｑから出力さ
れる信号は、マルチプレクサ２１の選択制御信号として
マルチプレクサ２１の制御端子に与えられるとともに、
論理が反転された後にＡＮＤゲート２３の一方入力端に
与えられる。ＡＮＤゲート２３の他方入力端には、スキ
ャンパス１０の動作を制御するためのコントロール信号
群が入力端子２０７から与えられる。このコントロール
信号群は、ストローブ信号ＳＴＢ，アップデート信号Ｕ
Ｄ，シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２を含
む。ＡＮＤゲート２３は、ストローブ信号ＳＴＢ，アッ
プデート信号ＵＤ，シフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２のそれぞれに対して個別的に準備されており、
これらコントロール信号群の入力制御を行なう。ＡＮＤ
ゲート２３の出力は、出力端子２０８を介して各ＳＲＬ
に与えられる。
会報告ＣＡＳ９０−９７，ＶＬＤ９０−７５，ＩＣＤ９
０−１４６“バウンダリスキャンと整合したセルベース
テスト設計手法”橋爪他に開示された、従来のバイパス
スキャンパスの構成を示すブロック図である。図におい
て、このバイパススキャンパスは、スキャンパス１０
と、スキャンパス選択回路２０とを備える。スキャンパ
ス１０は、シリアルに接続された複数のＳＲＬ１１〜１
６を含む。スキャンパス選択回路２０は、２入力１出力
のマルチプレクサ２１と、選択データ保持ラッチ２２
と、ＡＮＤゲート２３とを含む。シリアル入力端子（以
下、ＳＩ端子と称す）２０１からスキャンパス選択回路
２０に入力されるシリアル信号は、マルチプレクサ２１
の一方入力端に与えられるとともに、シリアル出力端子
（以下、ＳＯ端子と称す）２０２を介してスキャンパス
１０の初段のＳＲＬ１１に与えられる。スキャンパス１
０の最終段のＳＲＬ１６の出力は、ＳＩ端子２０３を介
して、マルチプレクサ２１の他方入力端および選択デー
タ保持ラッチ２２のデータ入力端子Ｄに与えられる。選
択データ保持ラッチ２２のクロック信号入力端子Ｃに
は、入力端子２０５からモードラッチ信号が与えられ
る。選択データ保持ラッチ２２の出力端子Ｑから出力さ
れる信号は、マルチプレクサ２１の選択制御信号として
マルチプレクサ２１の制御端子に与えられるとともに、
論理が反転された後にＡＮＤゲート２３の一方入力端に
与えられる。ＡＮＤゲート２３の他方入力端には、スキ
ャンパス１０の動作を制御するためのコントロール信号
群が入力端子２０７から与えられる。このコントロール
信号群は、ストローブ信号ＳＴＢ，アップデート信号Ｕ
Ｄ，シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２を含
む。ＡＮＤゲート２３は、ストローブ信号ＳＴＢ，アッ
プデート信号ＵＤ，シフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２のそれぞれに対して個別的に準備されており、
これらコントロール信号群の入力制御を行なう。ＡＮＤ
ゲート２３の出力は、出力端子２０８を介して各ＳＲＬ
に与えられる。
【００１２】各ＳＲＬ１１〜１６には、それぞれ、デー
タ入力端子ＤＩ１〜ＤＩ６，データ出力端子ＤＯ１〜Ｄ
Ｏ６が接続される。データ入力端子ＤＩ１〜ＤＩ６は、
集積回路装置内のテスト対象回路の入力端子すなわち観
測点に接続される。データ出力端子ＤＯ１〜ＤＯ６は、
集積回路装置内のテスト対象回路の出力端子すなわち制
御点に接続される。テストモードにおいて、各ＳＲＬ１
１〜１６は、保持したテストデータを、データ出力端子
ＤＯ１〜ＤＯ６を介して各制御点に与える。また、各Ｓ
ＲＬ１１〜１６は、各観測点から得られるテスト結果デ
ータを、データ入力端子ＤＩ１〜ＤＩ６から取込む。一
方、通常モードにおいては、各ＳＲＬ１１〜１６は透過
状態（データスルー状態）となり、データ入力端子ＤＩ
１〜ＤＩ６とデータ出力端子ＤＯ１〜ＤＯ６との間でシ
ステムデータを伝搬させる。
タ入力端子ＤＩ１〜ＤＩ６，データ出力端子ＤＯ１〜Ｄ
Ｏ６が接続される。データ入力端子ＤＩ１〜ＤＩ６は、
集積回路装置内のテスト対象回路の入力端子すなわち観
測点に接続される。データ出力端子ＤＯ１〜ＤＯ６は、
集積回路装置内のテスト対象回路の出力端子すなわち制
御点に接続される。テストモードにおいて、各ＳＲＬ１
１〜１６は、保持したテストデータを、データ出力端子
ＤＯ１〜ＤＯ６を介して各制御点に与える。また、各Ｓ
ＲＬ１１〜１６は、各観測点から得られるテスト結果デ
ータを、データ入力端子ＤＩ１〜ＤＩ６から取込む。一
方、通常モードにおいては、各ＳＲＬ１１〜１６は透過
状態（データスルー状態）となり、データ入力端子ＤＩ
１〜ＤＩ６とデータ出力端子ＤＯ１〜ＤＯ６との間でシ
ステムデータを伝搬させる。
【００１３】図１４は、図１３に示すＳＲＬの構成の一
例を示すブロック図である。図において、ＳＲＬは、２
入力データラッチ３１と、データラッチ３２および３３
とを含む。２入力データラッチ３１の第１データ入力端
子Ｄ１には、データ入力端子ＤＩ（図１３のデータ入力
端子ＤＩ１〜ＤＩ６のいずれか）を介してテスト結果デ
ータまたはシステムデータが与えられる。２入力データ
ラッチ３１の第２データ入力端子Ｄ２には、ＳＩ端子３
４を介してシリアル信号（選択データ，テストデータ，
テスト結果データ）が与えられる。２入力データラッチ
３１の第１クロック信号入力端子Ｃ１には、入力端子３
５を介してストローブ信号ＳＴＢが与えられる。２入力
データラッチ３１の第２クロック入力端子Ｃ２には、入
力端子３６を介してシフトクロック信号ＳＣＬＫ１が与
えられる。２入力データラッチ３１は、ストローブ信号
ＳＴＢがＨレベルのときデータ入力端子ＤＩからのデー
タを取込んで保持し、シフトクロック信号ＳＣＬＫ１が
ＨレベルのときＳＩ端子３４からのシリアルデータを取
込んで保持する。２入力データラッチ３１の出力端子Ｑ
から出力される信号は、データラッチ３２および３３の
各データ入力端子Ｄに与えられる。データラッチ３２の
クロック信号入力端子Ｃには、入力端子３７を介してア
ップデート信号ＵＤが与えられる。データラッチ３３の
クロック信号入力端子Ｃには、入力端子３８を介してシ
フトクロック信号ＳＣＬＫ２が与えられる。データラッ
チ３２は、アップデート信号ＵＤがＨレベルのとき２入
力データラッチ３１の出力信号を取込んで保持する。デ
ータラッチ３３は、シフトクロック信号ＳＣＬＫ２がＨ
レベルのとき２入力データラッチ３１の出力信号を取込
んで保持する。データラッチ３２の出力端子Ｑから出力
される信号は、データ出力端子ＤＯ（図１３のデータ出
力端子ＤＯ１〜ＤＯ６のいずれか）に与えられる。デー
タラッチ３３の出力端子Ｑから出力される信号は、ＳＯ
端子３９に与えられる。ＳＩ端子３４は、前段のＳＲＬ
のＳＯ端子３９または図１３のＳＯ端子２０２に接続さ
れる。ＳＯ端子３９は、後段のＳＲＬのＳＩ端子３４ま
たは図１３のＳＩ端子２０３に接続される。入力端子３
５〜３８は、図１３の出力端子２０８に接続される。
例を示すブロック図である。図において、ＳＲＬは、２
入力データラッチ３１と、データラッチ３２および３３
とを含む。２入力データラッチ３１の第１データ入力端
子Ｄ１には、データ入力端子ＤＩ（図１３のデータ入力
端子ＤＩ１〜ＤＩ６のいずれか）を介してテスト結果デ
ータまたはシステムデータが与えられる。２入力データ
ラッチ３１の第２データ入力端子Ｄ２には、ＳＩ端子３
４を介してシリアル信号（選択データ，テストデータ，
テスト結果データ）が与えられる。２入力データラッチ
３１の第１クロック信号入力端子Ｃ１には、入力端子３
５を介してストローブ信号ＳＴＢが与えられる。２入力
データラッチ３１の第２クロック入力端子Ｃ２には、入
力端子３６を介してシフトクロック信号ＳＣＬＫ１が与
えられる。２入力データラッチ３１は、ストローブ信号
ＳＴＢがＨレベルのときデータ入力端子ＤＩからのデー
タを取込んで保持し、シフトクロック信号ＳＣＬＫ１が
ＨレベルのときＳＩ端子３４からのシリアルデータを取
込んで保持する。２入力データラッチ３１の出力端子Ｑ
から出力される信号は、データラッチ３２および３３の
各データ入力端子Ｄに与えられる。データラッチ３２の
クロック信号入力端子Ｃには、入力端子３７を介してア
ップデート信号ＵＤが与えられる。データラッチ３３の
クロック信号入力端子Ｃには、入力端子３８を介してシ
フトクロック信号ＳＣＬＫ２が与えられる。データラッ
チ３２は、アップデート信号ＵＤがＨレベルのとき２入
力データラッチ３１の出力信号を取込んで保持する。デ
ータラッチ３３は、シフトクロック信号ＳＣＬＫ２がＨ
レベルのとき２入力データラッチ３１の出力信号を取込
んで保持する。データラッチ３２の出力端子Ｑから出力
される信号は、データ出力端子ＤＯ（図１３のデータ出
力端子ＤＯ１〜ＤＯ６のいずれか）に与えられる。デー
タラッチ３３の出力端子Ｑから出力される信号は、ＳＯ
端子３９に与えられる。ＳＩ端子３４は、前段のＳＲＬ
のＳＯ端子３９または図１３のＳＯ端子２０２に接続さ
れる。ＳＯ端子３９は、後段のＳＲＬのＳＩ端子３４ま
たは図１３のＳＩ端子２０３に接続される。入力端子３
５〜３８は、図１３の出力端子２０８に接続される。
【００１４】図１４に示すＳＲＬは、ノンオーバーラッ
プな２相シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２に
応答して、ＳＩ端子３４から入力されるシリアル信号
を、ＳＯ端子３９にシフトさせる。データ入力端子ＤＩ
から入力されるデータは、ストローブ信号ＳＴＢに応答
して、２入力データラッチ３１に取込まれる。２入力デ
ータラッチ３１の保持データは、アップデート信号ＵＤ
に応答して、データラッチ３２に取込まれ、かつデータ
出力端子ＤＯから出力される。
プな２相シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２に
応答して、ＳＩ端子３４から入力されるシリアル信号
を、ＳＯ端子３９にシフトさせる。データ入力端子ＤＩ
から入力されるデータは、ストローブ信号ＳＴＢに応答
して、２入力データラッチ３１に取込まれる。２入力デ
ータラッチ３１の保持データは、アップデート信号ＵＤ
に応答して、データラッチ３２に取込まれ、かつデータ
出力端子ＤＯから出力される。
【００１５】参考のために、図１４に示すＳＲＬの回路
構成の一例を図１５に示す。図示のごとく、２入力デー
タラッチ３１はインバータＩＶ１〜ＩＶ４とＮチャネル
ＭＯＳトランジスタＴＲ１，ＴＲ２とで構成され、デー
タラッチ３２はインバータＩＶ５〜ＩＶ７とＮチャネル
ＭＯＳトランジスタＴＲ３とで構成され、データラッチ
３３はインバータＩＶ８〜ＩＶ１０とＮチャネルＭＯＳ
トランジスタＴＲ４とで構成されている。インバータＩ
Ｖ３とＩＶ４，インバータＩＶ５とＩＶ６，インバータ
ＩＶ８とＩＶ９は、それぞれレシオ型のラッチ回路を構
成している。
構成の一例を図１５に示す。図示のごとく、２入力デー
タラッチ３１はインバータＩＶ１〜ＩＶ４とＮチャネル
ＭＯＳトランジスタＴＲ１，ＴＲ２とで構成され、デー
タラッチ３２はインバータＩＶ５〜ＩＶ７とＮチャネル
ＭＯＳトランジスタＴＲ３とで構成され、データラッチ
３３はインバータＩＶ８〜ＩＶ１０とＮチャネルＭＯＳ
トランジスタＴＲ４とで構成されている。インバータＩ
Ｖ３とＩＶ４，インバータＩＶ５とＩＶ６，インバータ
ＩＶ８とＩＶ９は、それぞれレシオ型のラッチ回路を構
成している。
【００１６】図１６は、図１３に示す選択データ保持ラ
ッチの構成の一例を示す回路図である。図において、選
択データ保持ラッチ２２は、インバータＩＶ１１〜ＩＶ
１３と、ＮチャネルＭＯＳトランジスタＴＲ５，ＴＲ６
とを含む。インバータＩＶ１１とＩＶ１２とは、逆向き
に並列接続され、レシオ型のラッチ回路を構成してい
る。インバータＩＶ１１の入力端子とデータ入力端子Ｄ
との間にはトランジスタＴＲ５が介挿されている。トラ
ンジスタＴＲ５のゲートはクロック信号入力端子Ｃに接
続されている。インバータＩＶ１１の入力端子は、トラ
ンジスタＴＲ６を介して接地されている。トランジスタ
ＴＲ６のゲートはリセット端子Ｒに接続されている。イ
ンバータＩＶ１３は、インバータＩＶ１１の出力端子と
出力端子Ｑとの間に介挿されている。
ッチの構成の一例を示す回路図である。図において、選
択データ保持ラッチ２２は、インバータＩＶ１１〜ＩＶ
１３と、ＮチャネルＭＯＳトランジスタＴＲ５，ＴＲ６
とを含む。インバータＩＶ１１とＩＶ１２とは、逆向き
に並列接続され、レシオ型のラッチ回路を構成してい
る。インバータＩＶ１１の入力端子とデータ入力端子Ｄ
との間にはトランジスタＴＲ５が介挿されている。トラ
ンジスタＴＲ５のゲートはクロック信号入力端子Ｃに接
続されている。インバータＩＶ１１の入力端子は、トラ
ンジスタＴＲ６を介して接地されている。トランジスタ
ＴＲ６のゲートはリセット端子Ｒに接続されている。イ
ンバータＩＶ１３は、インバータＩＶ１１の出力端子と
出力端子Ｑとの間に介挿されている。
【００１７】図１７は、図１３に示すバイパススキャン
パスによるテスト補助回路を組込んだテストモジュール
の構成を示すブロック図である。図において、各ＳＲＬ
１１〜１６は、テスト対象の機能モジュール（以下、Ｂ
ＵＴと称す）４０の制御点または観測点である入力端子
または出力端子に接続されて、スキャンパス１０を形成
している。図１７の例では、ＳＲＬ１１〜１３がＢＵＴ
４０の入力端子に接続され、ＳＲＬ１４〜１６がＢＵＴ
４０の出力端子に接続されている。ＢＵＴ４０は、その
内部に所定の論理回路を含む。スキャンパス１０は、ス
キャンパス選択回路２０に接続される。スキャンパス１
０およびスキャンパス選択回路２０によってテスト補助
回路が形成され、このテスト補助回路とＢＵＴ４０とで
テストモジュール５０が形成される。テストモジュール
５０のＳＩ端子５０１からシリアル信号が入力され、Ｓ
Ｏ端子５０４からシリアル信号が出力される。ＳＩ端子
５０１，ＳＯ端子５０４は、それぞれ、スキャンパス選
択回路２０のＳＩ端子２０１，ＳＯ端子２０４と接続さ
れる。モードラッチ信号，リセット信号，コントロール
信号群は、それぞれ、入力端子５０５，５０６，５０７
からスキャンパス選択回路２０の入力端子２０５，２０
６，２０７に入力される。
パスによるテスト補助回路を組込んだテストモジュール
の構成を示すブロック図である。図において、各ＳＲＬ
１１〜１６は、テスト対象の機能モジュール（以下、Ｂ
ＵＴと称す）４０の制御点または観測点である入力端子
または出力端子に接続されて、スキャンパス１０を形成
している。図１７の例では、ＳＲＬ１１〜１３がＢＵＴ
４０の入力端子に接続され、ＳＲＬ１４〜１６がＢＵＴ
４０の出力端子に接続されている。ＢＵＴ４０は、その
内部に所定の論理回路を含む。スキャンパス１０は、ス
キャンパス選択回路２０に接続される。スキャンパス１
０およびスキャンパス選択回路２０によってテスト補助
回路が形成され、このテスト補助回路とＢＵＴ４０とで
テストモジュール５０が形成される。テストモジュール
５０のＳＩ端子５０１からシリアル信号が入力され、Ｓ
Ｏ端子５０４からシリアル信号が出力される。ＳＩ端子
５０１，ＳＯ端子５０４は、それぞれ、スキャンパス選
択回路２０のＳＩ端子２０１，ＳＯ端子２０４と接続さ
れる。モードラッチ信号，リセット信号，コントロール
信号群は、それぞれ、入力端子５０５，５０６，５０７
からスキャンパス選択回路２０の入力端子２０５，２０
６，２０７に入力される。
【００１８】図１８は、図１７に示すテストモジュール
を組込んだ集積回路装置の構成の一例を示すブロック図
である。図において、集積回路装置６０の内部には、た
とえば３つのテストモジュール５０ａ〜５０ｃが設けら
れる。各テストモジュール５０ａ〜５０ｃの構成は、図
１７のテストモジュール５０と同様である。各テストモ
ジュール５０ａ〜５０ｃは、選択データおよびテストデ
ータに関して、ＳＩ端子６０１とＳＯ端子６０２との間
にシリアルに接続されている。すなわち、ＳＩ端子６０
１はテストモジュール５０ａのＳＩ端子５０１に接続さ
れ、テストモジュール５０ａのＳＯ端子５０４はテスト
５０ｂのＳＩ端子５０１に接続され、テストモジュール
５０ｂのＳＯ端子５０４はテストモジュール５０ｃのＳ
Ｉ端子５０１に接続され、テストモジュール５０ｃのＳ
Ｏ端子５０４はＳＩ端子６０２に接続される。これによ
って、ＳＩ端子６０１とＳＯ端子６０２との間で１本の
スキャンデータ伝搬経路が形成されている。入力端子６
０３から入力されるコントロール信号群は、テストモジ
ュール５０ａ〜５０ｃの各入力端子５０７に与えられ
る。入力端子６０４から入力されるリセット信号は、テ
ストモジュール５０ａ〜５０ｃの各入力端子５０６に与
えられる。入力端子６０５から入力されるモードラッチ
信号は、テストモジュール５０ａ〜５０ｃの各入力端子
５０５に与えられる。入力端子６０６〜６０８から入力
されるシステムデータは、テストモジュール５０ａに与
えられ、処理される。テストモジュール５０ａによって
処理されたシステムデータは、テストモジュール５０ｂ
に与えられ、処理される。また、テストモジュール５０
ａによって処理されたシステムデータの一部がテストモ
ジュール５０ｃに与えられ、処理される。入力端子６０
９，６１０から入力されるシステムデータは、テストモ
ジュール５０ｃに与えられ処理される。テストモジュー
ル５０ｂによって処理されたシステムデータは、出力端
子６１１〜６１３から外部へ出力される。テストモジュ
ール５０ｃによって処理されたシステムデータは、出力
端子６１４〜６１６から外部へ出力される。
を組込んだ集積回路装置の構成の一例を示すブロック図
である。図において、集積回路装置６０の内部には、た
とえば３つのテストモジュール５０ａ〜５０ｃが設けら
れる。各テストモジュール５０ａ〜５０ｃの構成は、図
１７のテストモジュール５０と同様である。各テストモ
ジュール５０ａ〜５０ｃは、選択データおよびテストデ
ータに関して、ＳＩ端子６０１とＳＯ端子６０２との間
にシリアルに接続されている。すなわち、ＳＩ端子６０
１はテストモジュール５０ａのＳＩ端子５０１に接続さ
れ、テストモジュール５０ａのＳＯ端子５０４はテスト
５０ｂのＳＩ端子５０１に接続され、テストモジュール
５０ｂのＳＯ端子５０４はテストモジュール５０ｃのＳ
Ｉ端子５０１に接続され、テストモジュール５０ｃのＳ
Ｏ端子５０４はＳＩ端子６０２に接続される。これによ
って、ＳＩ端子６０１とＳＯ端子６０２との間で１本の
スキャンデータ伝搬経路が形成されている。入力端子６
０３から入力されるコントロール信号群は、テストモジ
ュール５０ａ〜５０ｃの各入力端子５０７に与えられ
る。入力端子６０４から入力されるリセット信号は、テ
ストモジュール５０ａ〜５０ｃの各入力端子５０６に与
えられる。入力端子６０５から入力されるモードラッチ
信号は、テストモジュール５０ａ〜５０ｃの各入力端子
５０５に与えられる。入力端子６０６〜６０８から入力
されるシステムデータは、テストモジュール５０ａに与
えられ、処理される。テストモジュール５０ａによって
処理されたシステムデータは、テストモジュール５０ｂ
に与えられ、処理される。また、テストモジュール５０
ａによって処理されたシステムデータの一部がテストモ
ジュール５０ｃに与えられ、処理される。入力端子６０
９，６１０から入力されるシステムデータは、テストモ
ジュール５０ｃに与えられ処理される。テストモジュー
ル５０ｂによって処理されたシステムデータは、出力端
子６１１〜６１３から外部へ出力される。テストモジュ
ール５０ｃによって処理されたシステムデータは、出力
端子６１４〜６１６から外部へ出力される。
【００１９】次に、図１８に示す集積回路装置の動作を
以下の項目に従って説明する。 （１） 通常モード時の動作 （２） テストモード時の動作 リセット 選択データの伝搬 ａ） 選択データのシフトイン ｂ） 選択データの取込み テストデータの伝搬 ａ） テストデータのシフトイン ｂ） テストデータの付与 ｃ） テスト結果データの取込み ｄ） テスト結果データのシフトアウト ここで、通常モードとは、入力されたシステムデータを
処理して出力するモードを言う。
以下の項目に従って説明する。 （１） 通常モード時の動作 （２） テストモード時の動作 リセット 選択データの伝搬 ａ） 選択データのシフトイン ｂ） 選択データの取込み テストデータの伝搬 ａ） テストデータのシフトイン ｂ） テストデータの付与 ｃ） テスト結果データの取込み ｄ） テスト結果データのシフトアウト ここで、通常モードとは、入力されたシステムデータを
処理して出力するモードを言う。
【００２０】テストモードにおけるリセットは、選択デ
ータを伝搬させるための準備として、各テストモジュー
ル５０ａ〜５０ｃにおいてスキャンパス（シフトパス）
を選択するために行なわれる。選択データとは、各テス
トモジュールでデータの伝搬経路としてスキャンパスを
選択するかバイパスパスを選択するかを決定するための
データである。
ータを伝搬させるための準備として、各テストモジュー
ル５０ａ〜５０ｃにおいてスキャンパス（シフトパス）
を選択するために行なわれる。選択データとは、各テス
トモジュールでデータの伝搬経路としてスキャンパスを
選択するかバイパスパスを選択するかを決定するための
データである。
【００２１】（１） 通常モード時の動作 リセット信号が活性レベルすなわちＨレベルに立上げら
れ、スキャンパス選択回路２０における選択データ保持
ラッチ２２がリセットされる。これによって、選択デー
タ保持ラッチ２２の出力端子Ｑの出力信号がＬレベルに
なり、ＡＮＤゲート２３の一方入力端がＨレベルに固定
される。その結果、ＡＮＤゲート２３はコントロール信
号群を各ＳＲＬ１１〜１６に伝搬する。このとき、スト
ローブ信号ＳＴＢおよびアップデート信号ＵＤがＨレベ
ルに固定され、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２がＬレベルに固定される。その結果、図１４に示す
ＳＲＬは、２入力データラッチ３１，データラッチ３２
が単なる非反転ドライバとして動作する。そのため、デ
ータ入力端子ＤＩとデータ出力端子ＤＯとの間が透過状
態（データスルー状態）となる。入力端子６０６〜６０
１からは、システムデータが入力される。入力されたシ
ステムデータは、各テストモジュール５０ａ〜５０ｃに
おけるＢＵＴ４０によって処理された後、出力端子６１
１〜６１６から外部へ出力される。このとき、各スキャ
ンパスにおけるＳＲＬは、データ入力端子ＤＩとデータ
出力端子ＤＯとの間で透過状態となっているので、シス
テムデータの伝搬を妨げない。
れ、スキャンパス選択回路２０における選択データ保持
ラッチ２２がリセットされる。これによって、選択デー
タ保持ラッチ２２の出力端子Ｑの出力信号がＬレベルに
なり、ＡＮＤゲート２３の一方入力端がＨレベルに固定
される。その結果、ＡＮＤゲート２３はコントロール信
号群を各ＳＲＬ１１〜１６に伝搬する。このとき、スト
ローブ信号ＳＴＢおよびアップデート信号ＵＤがＨレベ
ルに固定され、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２がＬレベルに固定される。その結果、図１４に示す
ＳＲＬは、２入力データラッチ３１，データラッチ３２
が単なる非反転ドライバとして動作する。そのため、デ
ータ入力端子ＤＩとデータ出力端子ＤＯとの間が透過状
態（データスルー状態）となる。入力端子６０６〜６０
１からは、システムデータが入力される。入力されたシ
ステムデータは、各テストモジュール５０ａ〜５０ｃに
おけるＢＵＴ４０によって処理された後、出力端子６１
１〜６１６から外部へ出力される。このとき、各スキャ
ンパスにおけるＳＲＬは、データ入力端子ＤＩとデータ
出力端子ＤＯとの間で透過状態となっているので、シス
テムデータの伝搬を妨げない。
【００２２】（２） テストモード時の動作 リセット リセット信号が活性レベルたとえばＨレベルに立上げら
れる。これによって、スキャンパス選択回路２０におけ
る選択データ保持ラッチ２２がリセットされる。その結
果、選択データ保持ラッチ２２の出力端子Ｑの出力信号
がＬレベルに固定される。マルチプレクサ２１は、選択
データ保持ラッチ２２からＬレベルの選択制御信号が与
えられるので、スキャンパス１０の出力信号すなわちＳ
Ｉ端子２０３からの入力信号を選択して、ＳＯ端子２０
４に出力する。一方、ＡＮＤゲート２３の一方入力端は
Ｈレベルに固定されるので、ＡＮＤゲート２３はコント
ロール信号群を各ＳＲＬ１１〜１６に伝達する。したが
って、スキャンパス１０は、データ伝搬可能状態とな
る。以上の動作は、各テストモジュール５０ａ〜５０ｃ
において同様に行なわれる。したがって、各テストモジ
ュール５０ａ〜５０ｃでは、データ伝搬経路としてシフ
トパスすなわちスキャンパス１０が選択される。
れる。これによって、スキャンパス選択回路２０におけ
る選択データ保持ラッチ２２がリセットされる。その結
果、選択データ保持ラッチ２２の出力端子Ｑの出力信号
がＬレベルに固定される。マルチプレクサ２１は、選択
データ保持ラッチ２２からＬレベルの選択制御信号が与
えられるので、スキャンパス１０の出力信号すなわちＳ
Ｉ端子２０３からの入力信号を選択して、ＳＯ端子２０
４に出力する。一方、ＡＮＤゲート２３の一方入力端は
Ｈレベルに固定されるので、ＡＮＤゲート２３はコント
ロール信号群を各ＳＲＬ１１〜１６に伝達する。したが
って、スキャンパス１０は、データ伝搬可能状態とな
る。以上の動作は、各テストモジュール５０ａ〜５０ｃ
において同様に行なわれる。したがって、各テストモジ
ュール５０ａ〜５０ｃでは、データ伝搬経路としてシフ
トパスすなわちスキャンパス１０が選択される。
【００２３】 選択データの伝搬 ａ） 選択データのシフトイン ＳＩ端子６０１から選択データがシリアルに入力され
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、スキャンパス１０におけ
る各ＳＲＬは、ＳＩ端子３４から入力された選択データ
を２入力データラッチ３１およびデータラッチ３３の交
互のラッチ動作によってＳＯ端子３９にシフトする。こ
こで、選択データは、ダミーデータとともに入力され
る。選択データは、最終的に各テストモジュール５０ａ
〜５０ｃにおけるスキャンパス内の最終段のＳＲＬに設
定される。その他のＳＲＬにはダミーデータが設定され
る。たとえば、図１３のような構成のスキャンパス１０
では、ＳＲＬ１６に選択データが設定され、他のＳＲＬ
１１〜１５にはダミーデータが設定される。スキャンパ
スを選択するための選択データは、“０”に定められ
る。バイパスパスを選択するための選択データは、
“１”に定められる。したがって、スキャンパスを選択
する場合、ＳＲＬ１１〜１６には、それぞれ“ＸＸＸＸ
Ｘ０”のデータが設定される。バイパスパスを選択する
場合、ＳＲＬ１１〜１６には、それぞれ“ＸＸＸＸＸ
１”のデータが設定される。ここで、“Ｘ”はダミーデ
ータである。選択データが各テストモジュール５０ａ〜
５０ｃにおけるスキャンパス１０の最終段のＳＲＬ１６
に到達したところで、選択データの入力およびＳＲＬの
シフト動作が停止される。
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、スキャンパス１０におけ
る各ＳＲＬは、ＳＩ端子３４から入力された選択データ
を２入力データラッチ３１およびデータラッチ３３の交
互のラッチ動作によってＳＯ端子３９にシフトする。こ
こで、選択データは、ダミーデータとともに入力され
る。選択データは、最終的に各テストモジュール５０ａ
〜５０ｃにおけるスキャンパス内の最終段のＳＲＬに設
定される。その他のＳＲＬにはダミーデータが設定され
る。たとえば、図１３のような構成のスキャンパス１０
では、ＳＲＬ１６に選択データが設定され、他のＳＲＬ
１１〜１５にはダミーデータが設定される。スキャンパ
スを選択するための選択データは、“０”に定められ
る。バイパスパスを選択するための選択データは、
“１”に定められる。したがって、スキャンパスを選択
する場合、ＳＲＬ１１〜１６には、それぞれ“ＸＸＸＸ
Ｘ０”のデータが設定される。バイパスパスを選択する
場合、ＳＲＬ１１〜１６には、それぞれ“ＸＸＸＸＸ
１”のデータが設定される。ここで、“Ｘ”はダミーデ
ータである。選択データが各テストモジュール５０ａ〜
５０ｃにおけるスキャンパス１０の最終段のＳＲＬ１６
に到達したところで、選択データの入力およびＳＲＬの
シフト動作が停止される。
【００２４】ｂ） 選択データの取込み モードラッチ信号が活性レベルたとえばＨレベルに立上
げられる。これによって、スキャンパス選択回路２０内
の選択データ保持ラッチ２２は、ＳＲＬ１６の保持デー
タすなわち選択データを取込んでラッチする。選択デー
タ保持ラッチ２２が選択データ“０”をラッチした場
合、選択データ保持ラッチ２２の出力信号はＬレベルと
なるので、マルチプレクサ２１はスキャンパス１０の出
力信号を選択する。また、ＡＮＤゲート２３はコントロ
ール信号群を各ＳＲＬ１１〜１６に伝搬するので、スキ
ャンパス１０はデータ伝搬可能状態となる一方、選択デ
ータ保持ラッチ２２が選択データ“１”をラッチした場
合、選択データ保持ラッチ２２の出力信号がＨレベルと
なるので、マルチプレクサ２１はＳＩ端子２０１からの
入力信号を選択する。また、ＡＮＤゲート２３は、その
一方入力端がＬレベルに固定されるので、コントロール
信号群を各ＳＲＬ１１〜１６に伝搬しない。そのため、
スキャンパス１０はデータ伝搬不能状態となる。
げられる。これによって、スキャンパス選択回路２０内
の選択データ保持ラッチ２２は、ＳＲＬ１６の保持デー
タすなわち選択データを取込んでラッチする。選択デー
タ保持ラッチ２２が選択データ“０”をラッチした場
合、選択データ保持ラッチ２２の出力信号はＬレベルと
なるので、マルチプレクサ２１はスキャンパス１０の出
力信号を選択する。また、ＡＮＤゲート２３はコントロ
ール信号群を各ＳＲＬ１１〜１６に伝搬するので、スキ
ャンパス１０はデータ伝搬可能状態となる一方、選択デ
ータ保持ラッチ２２が選択データ“１”をラッチした場
合、選択データ保持ラッチ２２の出力信号がＨレベルと
なるので、マルチプレクサ２１はＳＩ端子２０１からの
入力信号を選択する。また、ＡＮＤゲート２３は、その
一方入力端がＬレベルに固定されるので、コントロール
信号群を各ＳＲＬ１１〜１６に伝搬しない。そのため、
スキャンパス１０はデータ伝搬不能状態となる。
【００２５】 テストデータの伝搬 ａ） テストデータのシフトイン ＳＩ端子６０１からテストデータがシリアルに入力され
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、ＭＵＸ２１によってスキ
ャンパスが選択されているテストモジュールにおいて
は、各ＳＲＬ１１〜１６がＳＩ端子３４から入力された
テストデータをＳＯ端子３９に順次シフトする。一方、
ＭＵＸ２１によってバイパスパスが選択されているテス
トモジュールにおいては、ＳＩ端子２０１から入力され
たテストデータは、スキャンパス１０を迂回してマルチ
プレクサ２１から直接ＳＯ端子２０４に出力される。し
たがって、テストデータの伝搬経路におけるビット長が
必要なＳＲＬの段数に削減され、テストデータのシフト
回数を低減できる。これによって、テストデータの設定
時間が短縮化される。テストデータが所定のスキャンパ
ス１０の各ＳＲＬに到達したところで、テストデータの
入力およびＳＲＬのシフト動作が停止される。
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、ＭＵＸ２１によってスキ
ャンパスが選択されているテストモジュールにおいて
は、各ＳＲＬ１１〜１６がＳＩ端子３４から入力された
テストデータをＳＯ端子３９に順次シフトする。一方、
ＭＵＸ２１によってバイパスパスが選択されているテス
トモジュールにおいては、ＳＩ端子２０１から入力され
たテストデータは、スキャンパス１０を迂回してマルチ
プレクサ２１から直接ＳＯ端子２０４に出力される。し
たがって、テストデータの伝搬経路におけるビット長が
必要なＳＲＬの段数に削減され、テストデータのシフト
回数を低減できる。これによって、テストデータの設定
時間が短縮化される。テストデータが所定のスキャンパ
ス１０の各ＳＲＬに到達したところで、テストデータの
入力およびＳＲＬのシフト動作が停止される。
【００２６】ｂ） テストデータの付与 アップデート信号がＨレベルに立上げられ、ＳＲＬの２
入力データラッチ３１に保持されたテストデータがデー
タラッチ３２に取込まれて保持される。２入力データラ
ッチ３２に保持されたテストデータは、データ出力端子
ＤＯを介して対応するＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、テスト結果
データをその出力端子に出力する。
入力データラッチ３１に保持されたテストデータがデー
タラッチ３２に取込まれて保持される。２入力データラ
ッチ３２に保持されたテストデータは、データ出力端子
ＤＯを介して対応するＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、テスト結果
データをその出力端子に出力する。
【００２７】ｃ） テスト結果データの取込み ストローブ信号ＳＴＢがＨレベルに立上げられる。これ
によって、ＢＵＴ４０の出力端子に接続されたＳＲＬで
は、データ入力端子ＤＩを介して与えられるテスト結果
データを２入力データラッチ３１に取込んで保持する。
によって、ＢＵＴ４０の出力端子に接続されたＳＲＬで
は、データ入力端子ＤＩを介して与えられるテスト結果
データを２入力データラッチ３１に取込んで保持する。
【００２８】ｄ） テスト結果データのシフトアウト シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオー
バーラップな２相クロック信号として与えられる。その
結果、ＳＲＬの２入力データラッチ３１に保持されたテ
スト結果データがデータラッチ３３を介してシフトされ
て、ＳＯ端子３９に出力される。このとき、選択データ
保持ラッチ２２は選択データを保持したままであるの
で、バイパスパスが選択されたテストモジュールにおい
ては、スキャンパス１０はシフト動作を行なわず、デー
タの迂回路が形成されている。したがって、テスト結果
データのシフトアウト時においても、前述のテストデー
タのシフトイン時と同様に、必要なスキャンパス１０の
みがシフト動作を行ない、データ伝搬経路のビット長が
短くされる。したがって、テスト結果データのシフトア
ウト時間が短縮化される。シフトされたテスト結果デー
タは、ＳＯ端子６０２から外部へ出力される。
バーラップな２相クロック信号として与えられる。その
結果、ＳＲＬの２入力データラッチ３１に保持されたテ
スト結果データがデータラッチ３３を介してシフトされ
て、ＳＯ端子３９に出力される。このとき、選択データ
保持ラッチ２２は選択データを保持したままであるの
で、バイパスパスが選択されたテストモジュールにおい
ては、スキャンパス１０はシフト動作を行なわず、デー
タの迂回路が形成されている。したがって、テスト結果
データのシフトアウト時においても、前述のテストデー
タのシフトイン時と同様に、必要なスキャンパス１０の
みがシフト動作を行ない、データ伝搬経路のビット長が
短くされる。したがって、テスト結果データのシフトア
ウト時間が短縮化される。シフトされたテスト結果デー
タは、ＳＯ端子６０２から外部へ出力される。
【００２９】以上のテスト動作は、テストデータのパタ
ーンを変えて繰返し実行される。また、すべてのテスト
モジュール５０ａ〜５０ｃについてテストが実行され
る。
ーンを変えて繰返し実行される。また、すべてのテスト
モジュール５０ａ〜５０ｃについてテストが実行され
る。
【００３０】ＳＯ端子６０２から出力されるテスト結果
データを外部で解析，検証することにより、集積回路装
置６０の内部の異常の有無を診断できる。
データを外部で解析，検証することにより、集積回路装
置６０の内部の異常の有無を診断できる。
【００３１】ところで、ＩＥＥＥ（Ｔｈｅ Ｉｎｓｔｉ
ｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ，Ｉｎｃ．）
は、バウンダリスキャンを用いたテスト設計の標準化を
図るため、様々な規格を定めている。この規格は、IEEE
Std.1149.1-1990; Published by the Institute ofEle
ctrical and Electronics Engineering,inc., 345 East
47th street, NewYork, NY 10017, USA. May 21, 199
0.に詳細に記載されている。この規格においては、テス
トのために用いられる信号の種類および数，集積回路装
置内部の回路構成等が明確に規定されている。
ｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌ
ｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ，Ｉｎｃ．）
は、バウンダリスキャンを用いたテスト設計の標準化を
図るため、様々な規格を定めている。この規格は、IEEE
Std.1149.1-1990; Published by the Institute ofEle
ctrical and Electronics Engineering,inc., 345 East
47th street, NewYork, NY 10017, USA. May 21, 199
0.に詳細に記載されている。この規格においては、テス
トのために用いられる信号の種類および数，集積回路装
置内部の回路構成等が明確に規定されている。
【００３２】図１９は、図１７に示すテストモジュール
およびＩＥＥＥ１１４９．１の規格に規定されたバウン
ダリスキャンテストに必要なテストコントローラを組込
んだ集積回路装置の構成を示すブロック図である。図に
おいて、テストコントローラ７０は、ＴＣＫ端子６２
１，ＴＭＳ端子６２２，ＴＤＩ端子６２３，ＴＲＳＴ端
子６２４，ＴＤＯ端子６２５に接続されている。ＴＣＫ
端子６２１からは、テストクロック信号が入力される。
ＴＭＳ端子６２２からは、テストモード信号が入力され
る。ＴＲＳＴ端子６２４からは、テストリセット信号が
入力される。テストコントローラ７０は、これらテスト
クロック信号，テストモード信号およびテストリセット
信号に基づいて、コントロール信号群およびリセット信
号を発生する。これらコントロール信号群およびリセッ
ト信号は、各テストモジュール５０ａ〜５０ｃに与えら
れる。選択データおよびテストデータは、ＴＤＩ端子６
２３から入力され、テストコントローラ７０を経由した
後に、ＳＯ端子７０１からテストモジュール５０ａのＳ
Ｉ端子５０１に与えられる。テストモジュール５０ｃの
ＳＯ端子５０４から得られるテスト結果データは、テス
トコントローラ７０を経由した後に、ＴＤＯ端子６２５
から外部へ出力される。テストモジュール５０ａ〜５０
ｃに供給するモードラッチ信号は、テストコントローラ
７０によって発生できないので、入力端子６０５を介し
て直接外部から入力する必要がある。これは、ＩＥＥＥ
１１４９．１が規定するバウンダリスキャンテストは、
バイパスパスを有するスキャンパスの出現を予定してい
なかったからである。
およびＩＥＥＥ１１４９．１の規格に規定されたバウン
ダリスキャンテストに必要なテストコントローラを組込
んだ集積回路装置の構成を示すブロック図である。図に
おいて、テストコントローラ７０は、ＴＣＫ端子６２
１，ＴＭＳ端子６２２，ＴＤＩ端子６２３，ＴＲＳＴ端
子６２４，ＴＤＯ端子６２５に接続されている。ＴＣＫ
端子６２１からは、テストクロック信号が入力される。
ＴＭＳ端子６２２からは、テストモード信号が入力され
る。ＴＲＳＴ端子６２４からは、テストリセット信号が
入力される。テストコントローラ７０は、これらテスト
クロック信号，テストモード信号およびテストリセット
信号に基づいて、コントロール信号群およびリセット信
号を発生する。これらコントロール信号群およびリセッ
ト信号は、各テストモジュール５０ａ〜５０ｃに与えら
れる。選択データおよびテストデータは、ＴＤＩ端子６
２３から入力され、テストコントローラ７０を経由した
後に、ＳＯ端子７０１からテストモジュール５０ａのＳ
Ｉ端子５０１に与えられる。テストモジュール５０ｃの
ＳＯ端子５０４から得られるテスト結果データは、テス
トコントローラ７０を経由した後に、ＴＤＯ端子６２５
から外部へ出力される。テストモジュール５０ａ〜５０
ｃに供給するモードラッチ信号は、テストコントローラ
７０によって発生できないので、入力端子６０５を介し
て直接外部から入力する必要がある。これは、ＩＥＥＥ
１１４９．１が規定するバウンダリスキャンテストは、
バイパスパスを有するスキャンパスの出現を予定してい
なかったからである。
【００３３】ＩＥＥＥ１１４９．１の規格では、テスト
のためにＬＳＩチップに設けられるピンの種類は、ＴＣ
Ｋ端子６２１，ＴＭＳ端子６２２，ＴＤＩ端子６２３，
ＴＲＳＴ端子６２４，ＴＤＯ端子６２５の５種類に制限
されている。したがって、モードラッチ信号のための入
力端子６０５を有する図１９の集積回路装置６１は、Ｉ
ＥＥＥ１１４９．１の規格から外れた構成となってい
る。
のためにＬＳＩチップに設けられるピンの種類は、ＴＣ
Ｋ端子６２１，ＴＭＳ端子６２２，ＴＤＩ端子６２３，
ＴＲＳＴ端子６２４，ＴＤＯ端子６２５の５種類に制限
されている。したがって、モードラッチ信号のための入
力端子６０５を有する図１９の集積回路装置６１は、Ｉ
ＥＥＥ１１４９．１の規格から外れた構成となってい
る。
【００３４】なお、図１９に示す集積回路装置６１の動
作は、図１８に示す集積回路装置６０の動作とほぼ同様
であるので、その説明を省略する。
作は、図１８に示す集積回路装置６０の動作とほぼ同様
であるので、その説明を省略する。
【００３５】
【発明が解決しようとする課題】従来のバイパススキャ
ンパスは、以上のように構成されているので、バイパス
スキャンパスの制御のための信号の数が多い。そのた
め、ＬＳＩチップの端子数の増加，内部の配線数の増加
を招くという問題点があった。また、ボードレベル標準
テスト手法であるＩＥＥＥ１１４９．１バウンダリスキ
ャンを採用する集積回路装置の内部テスト補助回路とし
て従来のバイパススキャンパスを使用する場合、モード
ラッチ信号を入力するための端子６０５をＬＳＩチップ
に別途設けなければならないため、集積回路装置がＩＥ
ＥＥ１１４９．１の規格から外れたものになってしまう
という問題点があった。その結果、市販のＣＡＤツール
（バウンダリスキャン用テストパターン生成ソフトウェ
ア等）を使用できなくなるとともに、規格に従ったボー
ドテスト（ボード上に複数のＬＳＩチップを実装して同
時に複数のＬＳＩチップのテストを行なう手法）も行な
えなくなるという不都合があった。
ンパスは、以上のように構成されているので、バイパス
スキャンパスの制御のための信号の数が多い。そのた
め、ＬＳＩチップの端子数の増加，内部の配線数の増加
を招くという問題点があった。また、ボードレベル標準
テスト手法であるＩＥＥＥ１１４９．１バウンダリスキ
ャンを採用する集積回路装置の内部テスト補助回路とし
て従来のバイパススキャンパスを使用する場合、モード
ラッチ信号を入力するための端子６０５をＬＳＩチップ
に別途設けなければならないため、集積回路装置がＩＥ
ＥＥ１１４９．１の規格から外れたものになってしまう
という問題点があった。その結果、市販のＣＡＤツール
（バウンダリスキャン用テストパターン生成ソフトウェ
ア等）を使用できなくなるとともに、規格に従ったボー
ドテスト（ボード上に複数のＬＳＩチップを実装して同
時に複数のＬＳＩチップのテストを行なう手法）も行な
えなくなるという不都合があった。
【００３６】それゆえに、この発明の目的は、制御信号
の数を低減し得るバイパススキャンパスおよびそれを用
いた集積回路装置を提供することである。
の数を低減し得るバイパススキャンパスおよびそれを用
いた集積回路装置を提供することである。
【００３７】この発明の他の目的は、ＩＥＥＥ１１４
９．１のバウンダリスキャンテストの規格に適合し得る
バイパススキャンパスおよびそれを用いた集積回路装置
を提供することである。
９．１のバウンダリスキャンテストの規格に適合し得る
バイパススキャンパスおよびそれを用いた集積回路装置
を提供することである。
【００３８】
【課題を解決するための手段】この発明に係るバイパス
スキャンパスは、内部に１以上の制御点と１以上の観測
点とが存在する集積回路装置に用いられ、外部から入力
される制御点データを伝搬して制御点に与え、観測点か
ら得られる観測点データを伝搬して外部へ出力する。そ
して、この発明に係るバイパススキャンパスは、単一の
データ入力端子と、単一のデータ出力端子と、シフトレ
ジスタ手段と、スキャンパス選択手段とを備えている。
データ入力端子は、データの伝搬経路を選択するための
選択データおよび制御点データを、それぞれシリアルに
入力する。データ出力端子は、観測点データをシリアル
に出力する。シフトレジスタ手段は、それぞれが制御点
および／または観測点と結合された１以上のシフトレジ
スタラッチを直列に接続して構成され、データ入力端子
とデータ出力端子との間に介挿されて制御点データおよ
び観測点データをシフトおよび保持する。スキャンパス
選択手段は、データ入力端子から入力される選択データ
に基づいて、データ入力端子とデータ出力端子との間の
データ伝搬経路として、シフトレジスタ手段を通るシフ
トパスと、シフトレジスタ手段を迂回するバイパスパス
とのいずれかを選択し、かつその動作が、リセット信号
によって選択状態を初期化しかつシフトレジスタ手段の
テストデータ更新信号によって選択データを更新するこ
とを特徴とする。
スキャンパスは、内部に１以上の制御点と１以上の観測
点とが存在する集積回路装置に用いられ、外部から入力
される制御点データを伝搬して制御点に与え、観測点か
ら得られる観測点データを伝搬して外部へ出力する。そ
して、この発明に係るバイパススキャンパスは、単一の
データ入力端子と、単一のデータ出力端子と、シフトレ
ジスタ手段と、スキャンパス選択手段とを備えている。
データ入力端子は、データの伝搬経路を選択するための
選択データおよび制御点データを、それぞれシリアルに
入力する。データ出力端子は、観測点データをシリアル
に出力する。シフトレジスタ手段は、それぞれが制御点
および／または観測点と結合された１以上のシフトレジ
スタラッチを直列に接続して構成され、データ入力端子
とデータ出力端子との間に介挿されて制御点データおよ
び観測点データをシフトおよび保持する。スキャンパス
選択手段は、データ入力端子から入力される選択データ
に基づいて、データ入力端子とデータ出力端子との間の
データ伝搬経路として、シフトレジスタ手段を通るシフ
トパスと、シフトレジスタ手段を迂回するバイパスパス
とのいずれかを選択し、かつその動作が、リセット信号
によって選択状態を初期化しかつシフトレジスタ手段の
テストデータ更新信号によって選択データを更新するこ
とを特徴とする。
【００３９】この発明に係る集積回路装置は、その内部
に複数の制御点と複数の観測点とが存在し、単一の外部
データ入力端子と、単一の外部データ出力端子と、複数
のバイパススキャンパンとを備えている。外部データ入
力端子は、データの伝搬経路を選択するための選択デー
タおよび制御点に与えるべき制御点データを、それぞれ
シリアルに入力する。外部データ出力端子は、観測点か
ら得られる観測点データをシリアルに出力する。複数の
バイパススキャンパスは、外部データ入力端子と外部デ
ータ出力端子との間に直列的に接続され、選択データ、
制御点データおよび観測点データに関して、シリアルな
伝搬経路を形成する。各バイパススキャンパスは、単一
の内部データ入力端子と、単一の内部データ出力端子
と、シフトレジスタ手段と、スキャンパス選択手段とを
含む。内部データ入力端子は、選択データおよび制御点
データを、それぞれシリアルに入力する。内部データ出
力端子は、観測点データをシリアルに出力する。シフト
レジスタ手段は、それぞれが制御点および／または観測
点と結合された１以上のシフトレジスタラッチを直列に
接続して構成され、内部データ入力端子と内部データ出
力端子との間に介挿されて制御点データおよび観測点デ
ータをシフトおよび保持する。スキャンパス選択手段
は、内部データ入力端子から入力される選択データに基
づいて、内部データ入力端子と内部データ出力端子との
間のデータ伝搬経路として、シフトレジスタ手段を通る
シフトパスと、シフトレジスタ手段を迂回するバイパス
パスとのいずれかを選択し、かつその動作が、リセット
信号によって選択状態を初期化しかつシフトレジスタ手
段のテストデータ更新信号によって選択データを更新す
ることを特徴とする。各バイパススキャンパスは、スキ
ャンパス選択手段によってシフトパスが選択されたとき
に、入力された制御点データをシフトレジスタ手段でシ
フトした後に制御点に与え、および／または観測点から
得られる観測点データをシフトレジスタ手段に取込んだ
後にシフトして内部データ出力端子から出力する。
に複数の制御点と複数の観測点とが存在し、単一の外部
データ入力端子と、単一の外部データ出力端子と、複数
のバイパススキャンパンとを備えている。外部データ入
力端子は、データの伝搬経路を選択するための選択デー
タおよび制御点に与えるべき制御点データを、それぞれ
シリアルに入力する。外部データ出力端子は、観測点か
ら得られる観測点データをシリアルに出力する。複数の
バイパススキャンパスは、外部データ入力端子と外部デ
ータ出力端子との間に直列的に接続され、選択データ、
制御点データおよび観測点データに関して、シリアルな
伝搬経路を形成する。各バイパススキャンパスは、単一
の内部データ入力端子と、単一の内部データ出力端子
と、シフトレジスタ手段と、スキャンパス選択手段とを
含む。内部データ入力端子は、選択データおよび制御点
データを、それぞれシリアルに入力する。内部データ出
力端子は、観測点データをシリアルに出力する。シフト
レジスタ手段は、それぞれが制御点および／または観測
点と結合された１以上のシフトレジスタラッチを直列に
接続して構成され、内部データ入力端子と内部データ出
力端子との間に介挿されて制御点データおよび観測点デ
ータをシフトおよび保持する。スキャンパス選択手段
は、内部データ入力端子から入力される選択データに基
づいて、内部データ入力端子と内部データ出力端子との
間のデータ伝搬経路として、シフトレジスタ手段を通る
シフトパスと、シフトレジスタ手段を迂回するバイパス
パスとのいずれかを選択し、かつその動作が、リセット
信号によって選択状態を初期化しかつシフトレジスタ手
段のテストデータ更新信号によって選択データを更新す
ることを特徴とする。各バイパススキャンパスは、スキ
ャンパス選択手段によってシフトパスが選択されたとき
に、入力された制御点データをシフトレジスタ手段でシ
フトした後に制御点に与え、および／または観測点から
得られる観測点データをシフトレジスタ手段に取込んだ
後にシフトして内部データ出力端子から出力する。
【００４０】
【作用】この発明においては、バイパススキャンパスに
おけるスキャンパス選択手段の動作が、リセット信号に
よって選択状態が初期化されかつシフトレジスタ手段の
テストデータ更新信号によって選択データが更新される
ことを特徴とする。したがって、外部からモードラッチ
信号を導入する必要がなく、端子数および配線数を低減
できる。また、これらリセット信号およびシフトレジス
タ手段のための制御信号群は、ＩＥＥＥ１１４９．１に
規定されたテストコントローラによって発生し得る信号
であるので、この発明のバイパススキャンパスを組込ん
だ集積回路装置は、ＩＥＥＥ１１４９．１のバウンダリ
スキャンテストの規格に適合し得るものとなる。
おけるスキャンパス選択手段の動作が、リセット信号に
よって選択状態が初期化されかつシフトレジスタ手段の
テストデータ更新信号によって選択データが更新される
ことを特徴とする。したがって、外部からモードラッチ
信号を導入する必要がなく、端子数および配線数を低減
できる。また、これらリセット信号およびシフトレジス
タ手段のための制御信号群は、ＩＥＥＥ１１４９．１に
規定されたテストコントローラによって発生し得る信号
であるので、この発明のバイパススキャンパスを組込ん
だ集積回路装置は、ＩＥＥＥ１１４９．１のバウンダリ
スキャンテストの規格に適合し得るものとなる。
【００４１】
【実施例】以下に、図面を参照して、この発明をより詳
細に説明する。なお、この発明は、ＳＲＬの制御のため
に入力されるコントロール信号群の一部をモードラッチ
信号として代用することを特徴とする。以下に示す各実
施例では、アップデート信号ＵＤをモードラッチ信号に
代用している。
細に説明する。なお、この発明は、ＳＲＬの制御のため
に入力されるコントロール信号群の一部をモードラッチ
信号として代用することを特徴とする。以下に示す各実
施例では、アップデート信号ＵＤをモードラッチ信号に
代用している。
【００４２】図１は、この発明の第１の実施例のバイパ
ススキャンパスの構成を示すブロック図である。図にお
いて、この実施例は、スキャンパス１０とスキャンパス
選択回路２０ａとを含む。スキャンパス選択回路２０ａ
においては、選択データ伝搬レジスタ（以下、ＳＴＲと
称す）２４がＳＩ端子２０３とマルチプレクサ２１の入
力端との間に介挿されている。図１３における選択デー
タ保持ラッチ２２に代えて、反転出力端子付きの選択デ
ータ保持ラッチ２５が設けられる。選択データ保持ラッ
チ２５のデータ入力端子Ｄは、ＳＴＲ２４の出力端子に
接続されている。したがって、選択データ保持ラッチ２
５は、ＳＴＲ２４に設定された選択データを取込んで保
持する。選択データ保持ラッチ２５の出力端子Ｑの出力
信号は、選択制御信号としてマルチプレクサ２１の制御
端子に与えられる。選択データ保持ラッチ５の反転出力
端子／Ｑの出力信号は、ＡＮＤゲート２３ａ，２３ｂの
各一方入力端に与えられる。選択データ保持ラッチ２５
のリセット端子Ｒには、入力端子２０６からリセット信
号が与えられる。ＡＮＤゲート２３ａの他方入力端に
は、入力端子２０７ａからストローブ信号ＳＴＢ，アッ
プデート信号ＵＤが与えられる。ＡＮＤゲート２３ｂの
他方入力端には、入力端子２０７ｂからシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が与えられる。ＡＮＤゲー
ト２３ａの出力は、ＯＲゲート２６の一方入力端に与え
られる。ＯＲゲート２６の他方入力端には、入力端子２
０６からリセット信号が与えられる。ＡＮＤゲート２３
ａおよびＯＲゲート２６は、ストローブ信号ＳＴＢ，ア
ップデート信号ＵＤのそれぞれに対して個別的に準備さ
れている。同様に、ＡＮＤゲート２３ｂは、シフトクロ
ック信号ＳＣＬＫ１，ＳＣＬＫ２のそれぞれに対して個
別的に準備されている。ＯＲゲート２６から出力される
ストローブ信号ＳＴＢ，アップデート信号ＵＤおよびＡ
ＮＤゲート２３ｂから出力されるシフトクロック信号Ｓ
ＣＬＫ１，ＳＣＬＫ２は、出力端子２０８を介して各Ｓ
ＲＬ１１〜１６に与えられる。また、ＡＮＤゲート２３
ｂから出力されるシフトクロック信号ＳＣＬＫ１，ＳＣ
ＬＫ２は、ＳＴＲ２４に与えられる。図１に示す実施例
のその他の構成は、図１３に示す従来のバイパススキャ
ンパスの構成と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
ススキャンパスの構成を示すブロック図である。図にお
いて、この実施例は、スキャンパス１０とスキャンパス
選択回路２０ａとを含む。スキャンパス選択回路２０ａ
においては、選択データ伝搬レジスタ（以下、ＳＴＲと
称す）２４がＳＩ端子２０３とマルチプレクサ２１の入
力端との間に介挿されている。図１３における選択デー
タ保持ラッチ２２に代えて、反転出力端子付きの選択デ
ータ保持ラッチ２５が設けられる。選択データ保持ラッ
チ２５のデータ入力端子Ｄは、ＳＴＲ２４の出力端子に
接続されている。したがって、選択データ保持ラッチ２
５は、ＳＴＲ２４に設定された選択データを取込んで保
持する。選択データ保持ラッチ２５の出力端子Ｑの出力
信号は、選択制御信号としてマルチプレクサ２１の制御
端子に与えられる。選択データ保持ラッチ５の反転出力
端子／Ｑの出力信号は、ＡＮＤゲート２３ａ，２３ｂの
各一方入力端に与えられる。選択データ保持ラッチ２５
のリセット端子Ｒには、入力端子２０６からリセット信
号が与えられる。ＡＮＤゲート２３ａの他方入力端に
は、入力端子２０７ａからストローブ信号ＳＴＢ，アッ
プデート信号ＵＤが与えられる。ＡＮＤゲート２３ｂの
他方入力端には、入力端子２０７ｂからシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が与えられる。ＡＮＤゲー
ト２３ａの出力は、ＯＲゲート２６の一方入力端に与え
られる。ＯＲゲート２６の他方入力端には、入力端子２
０６からリセット信号が与えられる。ＡＮＤゲート２３
ａおよびＯＲゲート２６は、ストローブ信号ＳＴＢ，ア
ップデート信号ＵＤのそれぞれに対して個別的に準備さ
れている。同様に、ＡＮＤゲート２３ｂは、シフトクロ
ック信号ＳＣＬＫ１，ＳＣＬＫ２のそれぞれに対して個
別的に準備されている。ＯＲゲート２６から出力される
ストローブ信号ＳＴＢ，アップデート信号ＵＤおよびＡ
ＮＤゲート２３ｂから出力されるシフトクロック信号Ｓ
ＣＬＫ１，ＳＣＬＫ２は、出力端子２０８を介して各Ｓ
ＲＬ１１〜１６に与えられる。また、ＡＮＤゲート２３
ｂから出力されるシフトクロック信号ＳＣＬＫ１，ＳＣ
ＬＫ２は、ＳＴＲ２４に与えられる。図１に示す実施例
のその他の構成は、図１３に示す従来のバイパススキャ
ンパスの構成と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
【００４３】図２は、図１に示すＳＴＲ２４の構成の一
例を示すブロック図である。図において、ＳＴＲ２４
は、２つのデータラッチ２４１および２４２を含む。デ
ータラッチ２４１のデータ入力端子Ｄは、ＳＩ端子２４
３を介して図１のＳＩ端子２０３に接続されている。デ
ータラッチ２４１のクロック信号入力端子Ｃには、入力
端子２４４を介して、ＯＲゲート２６からシフトクロッ
ク信号ＳＣＬＫ１が与えられる。データラッチ２４１の
出力端子Ｑの出力信号は、データラッチ２４２のデータ
入力端子Ｄに与えられる。データラッチ２４２のクロッ
ク信号入力端子Ｃには、入力端子２４５を介して、ＯＲ
ゲート２６からシフトクロック信号ＳＣＬＫ２が与えら
れる。データラッチ２４２の出力端子Ｑの出力信号は、
ＳＯ端子２４６に与えられれる。ＳＯ端子２４６は、マ
ルチプレクサ２１の入力端および選択データ保持ラッチ
２５のデータ入力端子Ｄに接続される。
例を示すブロック図である。図において、ＳＴＲ２４
は、２つのデータラッチ２４１および２４２を含む。デ
ータラッチ２４１のデータ入力端子Ｄは、ＳＩ端子２４
３を介して図１のＳＩ端子２０３に接続されている。デ
ータラッチ２４１のクロック信号入力端子Ｃには、入力
端子２４４を介して、ＯＲゲート２６からシフトクロッ
ク信号ＳＣＬＫ１が与えられる。データラッチ２４１の
出力端子Ｑの出力信号は、データラッチ２４２のデータ
入力端子Ｄに与えられる。データラッチ２４２のクロッ
ク信号入力端子Ｃには、入力端子２４５を介して、ＯＲ
ゲート２６からシフトクロック信号ＳＣＬＫ２が与えら
れる。データラッチ２４２の出力端子Ｑの出力信号は、
ＳＯ端子２４６に与えられれる。ＳＯ端子２４６は、マ
ルチプレクサ２１の入力端および選択データ保持ラッチ
２５のデータ入力端子Ｄに接続される。
【００４４】上記のように構成されるＳＴＲ２４は、シ
フトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオーバ
ーラップな２相クロック信号として与えられたとき、Ｓ
Ｉ端子２４３から入力されたシリアル信号をシフトし
て、ＳＯ端子２４６から出力する。図３は、図１に示す
選択データ保持ラッチ２５の構成の一例を示す回路図で
ある。図において、選択データ保持ラッチ２５は、図１
６に示す選択データ保持ラッチ２２と同様に、Ｎチャネ
ルＭＯＳトランジスタＴＲ５，ＴＲ６と、インバータＩ
Ｖ１１〜ＩＶ１３とを含む。インバータＩＶ１１の出力
は、反転出力端子／Ｑに与えられる。その他の構成は、
図１６に示す選択データ保持ラッチ２２の構成と同様で
ある。
フトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオーバ
ーラップな２相クロック信号として与えられたとき、Ｓ
Ｉ端子２４３から入力されたシリアル信号をシフトし
て、ＳＯ端子２４６から出力する。図３は、図１に示す
選択データ保持ラッチ２５の構成の一例を示す回路図で
ある。図において、選択データ保持ラッチ２５は、図１
６に示す選択データ保持ラッチ２２と同様に、Ｎチャネ
ルＭＯＳトランジスタＴＲ５，ＴＲ６と、インバータＩ
Ｖ１１〜ＩＶ１３とを含む。インバータＩＶ１１の出力
は、反転出力端子／Ｑに与えられる。その他の構成は、
図１６に示す選択データ保持ラッチ２２の構成と同様で
ある。
【００４５】図４は、図１に示すバイパススキャンパス
によるテスト補助回路を組込んだテストモジュールの構
成を示すブロック図である。図において、テストモジュ
ール５１は、ＳＲＬ１１〜１６がシリアルに接続された
スキャンパス１０と、スキャンパス選択回路２０ａと、
ＢＵＴ４０とを含む。ＳＲＬ１１〜１３はＢＵＴ４０の
入力端子に接続され、ＳＲＬ１４〜１６はＢＵＴ４０の
出力端子に接続されている。コントロール信号群が入力
されるテストモジュール５１の入力端子５０７は、スキ
ャンパス選択回路２０ａにおける入力端子２０７ａ，２
０７ｂに接続される。入力端子２０７ａには、入力端子
５０７からストローブ信号ＳＴＢ，ＵＤが供給され、入
力端子２０７ｂには入力端子５０７からシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が供給される。テストモジ
ュール５１には、図１７に示すようなモードラッチ信号
を入力するための入力端子５０５は設けられていない。
によるテスト補助回路を組込んだテストモジュールの構
成を示すブロック図である。図において、テストモジュ
ール５１は、ＳＲＬ１１〜１６がシリアルに接続された
スキャンパス１０と、スキャンパス選択回路２０ａと、
ＢＵＴ４０とを含む。ＳＲＬ１１〜１３はＢＵＴ４０の
入力端子に接続され、ＳＲＬ１４〜１６はＢＵＴ４０の
出力端子に接続されている。コントロール信号群が入力
されるテストモジュール５１の入力端子５０７は、スキ
ャンパス選択回路２０ａにおける入力端子２０７ａ，２
０７ｂに接続される。入力端子２０７ａには、入力端子
５０７からストローブ信号ＳＴＢ，ＵＤが供給され、入
力端子２０７ｂには入力端子５０７からシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が供給される。テストモジ
ュール５１には、図１７に示すようなモードラッチ信号
を入力するための入力端子５０５は設けられていない。
【００４６】図５は、テストモジュールの他の構成を示
すブロック図である。図において、スキャンパスは、シ
リアルに接続された３つのＳＲＬ１１〜１３によって構
成されている。これらＳＲＬ１１〜１３は、ＢＵＴ４０
の入力端子に接続されている。
すブロック図である。図において、スキャンパスは、シ
リアルに接続された３つのＳＲＬ１１〜１３によって構
成されている。これらＳＲＬ１１〜１３は、ＢＵＴ４０
の入力端子に接続されている。
【００４７】図４および図５からわかるように、スキャ
ンパスを構成するＳＲＬの数はいくつであってもよい。
また、各ＳＲＬは、ＢＵＴ４０の入力端子および出力端
子のいずれか一方にのみ接続されてもよいし、その両方
に接続されてもよい。
ンパスを構成するＳＲＬの数はいくつであってもよい。
また、各ＳＲＬは、ＢＵＴ４０の入力端子および出力端
子のいずれか一方にのみ接続されてもよいし、その両方
に接続されてもよい。
【００４８】図６は、図４に示すテストモジュールを組
込んだ集積回路装置の構成の一例を示すブロック図であ
る。図において、集積回路装置６２の内部には、たとえ
ば３つのテストモジュール５１ａ〜５１ｃが設けられ
る。各テストモジュール５１ａ〜５１ｃの構成は、図４
に示すテストモジュール５１と同様である。各テストモ
ジュールは、選択データおよびテストデータに関して、
ＳＩ端子６０１とＳＯ端子６０２との間にシリアルに接
続されている。図６に示す集積回路装置６２のその他の
構成は、図１８に示す従来の集積回路装置６０と同様で
ある。ただし、集積回路装置６２においては、モードラ
ッチ信号を入力するための入力端子６０５は設けられて
いない。
込んだ集積回路装置の構成の一例を示すブロック図であ
る。図において、集積回路装置６２の内部には、たとえ
ば３つのテストモジュール５１ａ〜５１ｃが設けられ
る。各テストモジュール５１ａ〜５１ｃの構成は、図４
に示すテストモジュール５１と同様である。各テストモ
ジュールは、選択データおよびテストデータに関して、
ＳＩ端子６０１とＳＯ端子６０２との間にシリアルに接
続されている。図６に示す集積回路装置６２のその他の
構成は、図１８に示す従来の集積回路装置６０と同様で
ある。ただし、集積回路装置６２においては、モードラ
ッチ信号を入力するための入力端子６０５は設けられて
いない。
【００４９】次に、図６に示す集積回路装置の動作を説
明する。 （１） 通常モード時の動作 リセット信号がＨレベルに固定され、シフトクロック信
号ＳＣＬＫ１，ＳＣＬＫ２がＬレベルに固定される。リ
セット信号がＨレベルに固定されることによって、ＯＲ
ゲート２６から各ＳＲＬ１１〜１６に与えられるストロ
ーブ信号ＳＴＢ，アップデート信号ＵＤはＨレベルに固
定される。したがって、各ＳＲＬ１１〜１６における２
入力データラッチ３１，データラッチ３２（図１４参
照）が単なる非反転ドライバとして動作する。その結
果、各ＳＲＬ１１〜１６において、データ入力端子ＤＩ
１〜ＤＩ６とデータ出力端子ＤＯ１〜ＤＯ６との間が透
過状態すなわちデータスルー状態となる。そのため、入
力端子６０６〜６１０から入力されるシステムデータが
支障なく伝搬され、各テストモジュールにおけるＢＵＴ
４０によって処理される。
明する。 （１） 通常モード時の動作 リセット信号がＨレベルに固定され、シフトクロック信
号ＳＣＬＫ１，ＳＣＬＫ２がＬレベルに固定される。リ
セット信号がＨレベルに固定されることによって、ＯＲ
ゲート２６から各ＳＲＬ１１〜１６に与えられるストロ
ーブ信号ＳＴＢ，アップデート信号ＵＤはＨレベルに固
定される。したがって、各ＳＲＬ１１〜１６における２
入力データラッチ３１，データラッチ３２（図１４参
照）が単なる非反転ドライバとして動作する。その結
果、各ＳＲＬ１１〜１６において、データ入力端子ＤＩ
１〜ＤＩ６とデータ出力端子ＤＯ１〜ＤＯ６との間が透
過状態すなわちデータスルー状態となる。そのため、入
力端子６０６〜６１０から入力されるシステムデータが
支障なく伝搬され、各テストモジュールにおけるＢＵＴ
４０によって処理される。
【００５０】（２） テストモード時の動作 以下、図７のタイミングチャートを参照して、テストモ
ード時の動作を説明する。
ード時の動作を説明する。
【００５１】 リセット リセット信号が活性レベルたとえばＨレベルに立上げら
れ、スキャンパス選択回路２０ａにおける選択データ保
持ラッチ２５がリセットされる。これによって、選択デ
ータ保持ラッチ２５の出力端子Ｑの出力信号がＬレベル
となり、マルチプレクサ２１はＳＴＲ２４の出力を選択
する。すなわち、データ伝搬経路としてスキャンパスが
選択される。一方、選択データ保持ラッチ２５の反転出
力端子／Ｑの出力信号はＨレベルとなる。そのため、ス
トローブ信号ＳＴＢ，アップデート信号ＵＤは、ＡＮＤ
ゲート２３ａ，ＯＲゲート２６を通過して各ＳＲＬ１１
〜１６に与えられる。また、シフトクロック信号ＳＣＬ
Ｋ１，ＳＣＬＫ２がＡＮＤゲート２３ｂを通過して各Ｓ
ＲＬ１１〜１６およびＳＴＲ２４に与えられる。その結
果、スキャンパス１０およびＳＴＲ２４はデータ伝搬可
能状態となる。
れ、スキャンパス選択回路２０ａにおける選択データ保
持ラッチ２５がリセットされる。これによって、選択デ
ータ保持ラッチ２５の出力端子Ｑの出力信号がＬレベル
となり、マルチプレクサ２１はＳＴＲ２４の出力を選択
する。すなわち、データ伝搬経路としてスキャンパスが
選択される。一方、選択データ保持ラッチ２５の反転出
力端子／Ｑの出力信号はＨレベルとなる。そのため、ス
トローブ信号ＳＴＢ，アップデート信号ＵＤは、ＡＮＤ
ゲート２３ａ，ＯＲゲート２６を通過して各ＳＲＬ１１
〜１６に与えられる。また、シフトクロック信号ＳＣＬ
Ｋ１，ＳＣＬＫ２がＡＮＤゲート２３ｂを通過して各Ｓ
ＲＬ１１〜１６およびＳＴＲ２４に与えられる。その結
果、スキャンパス１０およびＳＴＲ２４はデータ伝搬可
能状態となる。
【００５２】 選択データの伝搬 ａ） 選択データのシフトイン ＳＩ端子６０１から選択データがシリアルに入力され
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、スキャンパス１０におけ
る各ＳＲＬ１１〜１６は、ＳＩ端子３４から入力された
選択データを２入力データラッチ３１およびデータラッ
チ３３の交互のラッチ動作によってＳＯ端子３９にシフ
トする。また、ＳＴＲ２４は、ＳＩ端子２４３から入力
された選択データを、データラッチ２４１および２４２
の交互のラッチ動作によってＳＯ端子２４６にシフトす
る。従来の集積回路装置と同様に、選択データは、ダミ
ーデータとともに入力される。選択データが各テストモ
ジュール５１ａ〜５１ｃにおけるＳＴＲ２４に到達した
ところで、選択データの入力が停止されるとともに、シ
フトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がＬレベルに
固定されて各ＳＲＬ１１〜１６のシフト動作が停止され
る。これによって、各テストモジュール５１ａ〜５１ｃ
におけるＳＴＲ２４に選択データが保持され、ＳＲＬ１
１〜１６にダミーデータが保持される。
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、スキャンパス１０におけ
る各ＳＲＬ１１〜１６は、ＳＩ端子３４から入力された
選択データを２入力データラッチ３１およびデータラッ
チ３３の交互のラッチ動作によってＳＯ端子３９にシフ
トする。また、ＳＴＲ２４は、ＳＩ端子２４３から入力
された選択データを、データラッチ２４１および２４２
の交互のラッチ動作によってＳＯ端子２４６にシフトす
る。従来の集積回路装置と同様に、選択データは、ダミ
ーデータとともに入力される。選択データが各テストモ
ジュール５１ａ〜５１ｃにおけるＳＴＲ２４に到達した
ところで、選択データの入力が停止されるとともに、シ
フトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がＬレベルに
固定されて各ＳＲＬ１１〜１６のシフト動作が停止され
る。これによって、各テストモジュール５１ａ〜５１ｃ
におけるＳＴＲ２４に選択データが保持され、ＳＲＬ１
１〜１６にダミーデータが保持される。
【００５３】ｂ） 選択データの取込み アップデート信号ＵＤがＨレベルに立上げられる。これ
によって、選択データ保持ラッチ２５は、ＳＴＲ２４に
設定された選択データを取込んでラッチする。選択デー
タ保持ラッチ２５が選択データ“０”をラッチした場
合、選択データ保持ラッチ２５の出力端子Ｑの出力信号
がＬレベルになるので、マルチプレクサ２１はＳＴＲ２
４の出力信号を選択する。このとき、データの伝搬経路
としてスキャンパスが選択される。一方、選択データ保
持ラッチ２５が選択データ“１”をラッチした場合、選
択データ保持ラッチ２５の出力端子Ｑの出力信号はＨレ
ベルになるので、マルチプレクサ２１はＳＩ端子２０１
からの入力信号を選択する。このとき、データの伝搬経
路としてバイパスパスが選択される。
によって、選択データ保持ラッチ２５は、ＳＴＲ２４に
設定された選択データを取込んでラッチする。選択デー
タ保持ラッチ２５が選択データ“０”をラッチした場
合、選択データ保持ラッチ２５の出力端子Ｑの出力信号
がＬレベルになるので、マルチプレクサ２１はＳＴＲ２
４の出力信号を選択する。このとき、データの伝搬経路
としてスキャンパスが選択される。一方、選択データ保
持ラッチ２５が選択データ“１”をラッチした場合、選
択データ保持ラッチ２５の出力端子Ｑの出力信号はＨレ
ベルになるので、マルチプレクサ２１はＳＩ端子２０１
からの入力信号を選択する。このとき、データの伝搬経
路としてバイパスパスが選択される。
【００５４】 テストデータの伝搬 ａ） テストデータのシフトイン ＳＩ端子６０１からテストデータがシリアルに入力され
る。また、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
が、ノンオーバーラップな２相クロック信号として与え
られる。選択データ保持ラッチ２５が選択データ“０”
をラッチしているスキャンパスにおいては、選択データ
保持ラッチ２５の反転出力端子／Ｑの出力信号がＨレベ
ルとなるので、ＡＮＤゲート２３ｂはシフトクロック信
号ＳＣＬＫ１，ＳＣＬＫ２を各ＳＲＬ１１〜１６および
ＳＴＲ２４に供給する。したがって、スキャンパス１０
およびＳＴＲ２４はデータ伝搬可能状態となる。一方、
選択データ保持ラッチ２５が選択データ“１”をラッチ
しているバイパススキャンパスにおいては、選択データ
保持ラッチ２５の反転出力端子／Ｑの出力信号がＬレベ
ルになるので、ＡＮＤゲート２３ｂは各ＳＲＬ１１〜１
６およびＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，
ＳＣＬＫ２を供給しない。したがって、スキャンパス１
０およびＳＴＲ２４はデータ伝搬不能状態となる。
る。また、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
が、ノンオーバーラップな２相クロック信号として与え
られる。選択データ保持ラッチ２５が選択データ“０”
をラッチしているスキャンパスにおいては、選択データ
保持ラッチ２５の反転出力端子／Ｑの出力信号がＨレベ
ルとなるので、ＡＮＤゲート２３ｂはシフトクロック信
号ＳＣＬＫ１，ＳＣＬＫ２を各ＳＲＬ１１〜１６および
ＳＴＲ２４に供給する。したがって、スキャンパス１０
およびＳＴＲ２４はデータ伝搬可能状態となる。一方、
選択データ保持ラッチ２５が選択データ“１”をラッチ
しているバイパススキャンパスにおいては、選択データ
保持ラッチ２５の反転出力端子／Ｑの出力信号がＬレベ
ルになるので、ＡＮＤゲート２３ｂは各ＳＲＬ１１〜１
６およびＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，
ＳＣＬＫ２を供給しない。したがって、スキャンパス１
０およびＳＴＲ２４はデータ伝搬不能状態となる。
【００５５】セレクタ２１によってスキャンパスが選択
されているバイパススキャンパスにおいては、ＳＩ端子
２０１から入力されるテストデータをスキャンパス１０
およびＳＴＲ２４が順次シフトしてＳＯ端子２０４に出
力する。セレクタ２１によってバイパスパスが選択され
ているバイパススキャンパスにおいては、ＳＩ端子２０
１から入力されたテストデータは、スキャンパス１０お
よびＳＴＲ２４を迂回して直接ＳＯ端子２０４に出力さ
れる。
されているバイパススキャンパスにおいては、ＳＩ端子
２０１から入力されるテストデータをスキャンパス１０
およびＳＴＲ２４が順次シフトしてＳＯ端子２０４に出
力する。セレクタ２１によってバイパスパスが選択され
ているバイパススキャンパスにおいては、ＳＩ端子２０
１から入力されたテストデータは、スキャンパス１０お
よびＳＴＲ２４を迂回して直接ＳＯ端子２０４に出力さ
れる。
【００５６】テストデータがテスト対象となるＢＵＴ４
０に結合されたＳＲＬに到達したところで、テストデー
タの入力が停止される。また、シフトクロック信号ＳＣ
ＬＫ１，ＳＣＬＫ２がＬレベルに固定されて、ＳＲＬ１
１〜１６，ＳＴＲ２４のシフト動作が停止される。した
がって、所定のスキャンパス１０におけるＳＲＬにテス
トデータが設定される。なお、マルチプレクサ２１がス
キャンパスを選択しているバイパススキャンパスにおい
ては、ＳＴＲ２４に選択データ“０”が再設定される。
この、選択データ“０”は、テストデータとともにＳＩ
端子６０１からシリアルに入力される。
０に結合されたＳＲＬに到達したところで、テストデー
タの入力が停止される。また、シフトクロック信号ＳＣ
ＬＫ１，ＳＣＬＫ２がＬレベルに固定されて、ＳＲＬ１
１〜１６，ＳＴＲ２４のシフト動作が停止される。した
がって、所定のスキャンパス１０におけるＳＲＬにテス
トデータが設定される。なお、マルチプレクサ２１がス
キャンパスを選択しているバイパススキャンパスにおい
ては、ＳＴＲ２４に選択データ“０”が再設定される。
この、選択データ“０”は、テストデータとともにＳＩ
端子６０１からシリアルに入力される。
【００５７】ｂ） テストデータの付与 アップデート信号ＵＤがＨレベルに立上げられ、ＳＲＬ
の２入力データラッチ３１に保持されたテストデータが
データラッチ３２に取込まれて保持される。データラッ
チ３２に保持されたテストデータは、データ出力端子Ｄ
Ｏを介して対応するＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、そのテスト
結果データをその出力端子から出力する。アップデート
信号ＵＤがＨレベルに立上げられたとき、各バイパスス
キャンパスにおける選択データ保持ラッチ２５は、ＳＴ
Ｒ２４に設定された選択データを取込んでラッチする。
このとき、データ伝搬経路としてバイパスパスが選択さ
れているバイパススキャンパスにおいては、テストデー
タのシフトイン時にテストデータがＳＴＲ２４を通過し
ないので、ＳＴＲ２４に設定された選択データは“１”
のままである。一方、データの伝搬経路としてスキャン
パスが選択されているバイパススキャンパスにおいて
は、テストデータのシフトイン時にＳＴＲ２４に選択デ
ータ“０”が再設定される。したがって、テストデータ
の付与のためにアップデート信号ＵＤがＨレベルに立上
がっても、選択データ保持ラッチ２５に保持された選択
データの論理は変わらない。
の２入力データラッチ３１に保持されたテストデータが
データラッチ３２に取込まれて保持される。データラッ
チ３２に保持されたテストデータは、データ出力端子Ｄ
Ｏを介して対応するＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、そのテスト
結果データをその出力端子から出力する。アップデート
信号ＵＤがＨレベルに立上げられたとき、各バイパスス
キャンパスにおける選択データ保持ラッチ２５は、ＳＴ
Ｒ２４に設定された選択データを取込んでラッチする。
このとき、データ伝搬経路としてバイパスパスが選択さ
れているバイパススキャンパスにおいては、テストデー
タのシフトイン時にテストデータがＳＴＲ２４を通過し
ないので、ＳＴＲ２４に設定された選択データは“１”
のままである。一方、データの伝搬経路としてスキャン
パスが選択されているバイパススキャンパスにおいて
は、テストデータのシフトイン時にＳＴＲ２４に選択デ
ータ“０”が再設定される。したがって、テストデータ
の付与のためにアップデート信号ＵＤがＨレベルに立上
がっても、選択データ保持ラッチ２５に保持された選択
データの論理は変わらない。
【００５８】ｃ） テスト結果データの取込み ストローブ信号ＳＴＢがＨレベルに立上げられる。これ
によって、ＢＵＴ４０の出力端子に接続されたＳＲＬで
は、データ入力端子ＤＩを介して与えられるテスト結果
データを２入力データラッチ３１に取込んで保持する。
によって、ＢＵＴ４０の出力端子に接続されたＳＲＬで
は、データ入力端子ＤＩを介して与えられるテスト結果
データを２入力データラッチ３１に取込んで保持する。
【００５９】ｄ） テスト結果データのシフトアウト シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオー
バーラップな２相クロック信号として与えられる。その
結果、ＳＲＬに保持されたテスト結果データおよびＳＴ
Ｒ２４に保持された選択データが順次シフトされて、Ｓ
Ｏ端子２０４に出力される。このとき、データの伝搬経
路としてバイパスパスが選択されているバイパススキャ
ンパスにおいては、ＳＩ端子２０１から入力されたテス
ト結果データがスキャンパス１０およびＳＴＲ２４を迂
回してマルチプレクサ２１から直接ＳＯ端子２０４に出
力される。その結果、データの伝搬経路が短くなる。Ｓ
Ｏ端子６０２からは、シリアルなテスト結果データが得
られる。
バーラップな２相クロック信号として与えられる。その
結果、ＳＲＬに保持されたテスト結果データおよびＳＴ
Ｒ２４に保持された選択データが順次シフトされて、Ｓ
Ｏ端子２０４に出力される。このとき、データの伝搬経
路としてバイパスパスが選択されているバイパススキャ
ンパスにおいては、ＳＩ端子２０１から入力されたテス
ト結果データがスキャンパス１０およびＳＴＲ２４を迂
回してマルチプレクサ２１から直接ＳＯ端子２０４に出
力される。その結果、データの伝搬経路が短くなる。Ｓ
Ｏ端子６０２からは、シリアルなテスト結果データが得
られる。
【００６０】図８は、図４に示すテストモジュールを組
込んだ他の集積回路装置の構成を示す図である。図にお
いて、集積回路装置６３には、ＩＥＥＥ１１４９．１に
規定されたテストコントローラ７０が内蔵されている。
このテストコントローラ７０は、ＴＣＫ端子６２１，Ｔ
ＭＳ端子６２２，ＴＲＳＴ端子６２４から入力される信
号に基づいて、コントロール信号群およびリセット信号
を発生し、各テストモジュール５１ａ〜５１ｃに与え
る。集積回路装置６３では、図１９に示すようなモード
ラッチ信号を入力するための入力端子６０５は設けられ
ていない。したがって、図８に示す集積回路装置６３
は、ＩＥＥＥ１１４９．１のバウンダリスキャンテスト
の規格に完全に適合している。
込んだ他の集積回路装置の構成を示す図である。図にお
いて、集積回路装置６３には、ＩＥＥＥ１１４９．１に
規定されたテストコントローラ７０が内蔵されている。
このテストコントローラ７０は、ＴＣＫ端子６２１，Ｔ
ＭＳ端子６２２，ＴＲＳＴ端子６２４から入力される信
号に基づいて、コントロール信号群およびリセット信号
を発生し、各テストモジュール５１ａ〜５１ｃに与え
る。集積回路装置６３では、図１９に示すようなモード
ラッチ信号を入力するための入力端子６０５は設けられ
ていない。したがって、図８に示す集積回路装置６３
は、ＩＥＥＥ１１４９．１のバウンダリスキャンテスト
の規格に完全に適合している。
【００６１】図９は、この発明の第２の実施例のバイパ
ススキャンパスの構成を示すブロック図である。図９に
示す実施例では、図１に示すようなＳＴＲ２４は設けら
れていない。そのため、選択データ保持ラッチ２５は、
ＳＲＬ１６に設定された選択データを取込んで保持す
る。スキャンパス選択回路２０ｂは、さらにＲＳフリッ
プフロップ２７およびＡＮＤゲート２８を含む。ＲＳフ
リップフロップ２７のセット入力端子Ｓには、入力端子
２０７ａからストローブ信号ＳＴＢが与えられる。ＲＳ
フリップフロップ２７のリセット入力端子Ｒには、入力
端子２０６からリセット信号が与えられる。ＲＳフリッ
プフロップ２７の出力端子Ｑの出力信号は、反転された
後にＡＮＤゲート２８の一方入力端に与えられる。ＡＮ
Ｄゲート２８の他方入力端には、入力端子２０７ａから
アップデート信号ＵＤが与えられる。ＡＮＤゲート２８
の出力信号は、選択データ保持ラッチ２５のクロック信
号入力端子Ｃに与えられる。図９に示す実施例のその他
の構成は、図１に示す実施例の構成と同様であり、相当
する部分には同一の参照番号を付し、その説明を省略す
る。
ススキャンパスの構成を示すブロック図である。図９に
示す実施例では、図１に示すようなＳＴＲ２４は設けら
れていない。そのため、選択データ保持ラッチ２５は、
ＳＲＬ１６に設定された選択データを取込んで保持す
る。スキャンパス選択回路２０ｂは、さらにＲＳフリッ
プフロップ２７およびＡＮＤゲート２８を含む。ＲＳフ
リップフロップ２７のセット入力端子Ｓには、入力端子
２０７ａからストローブ信号ＳＴＢが与えられる。ＲＳ
フリップフロップ２７のリセット入力端子Ｒには、入力
端子２０６からリセット信号が与えられる。ＲＳフリッ
プフロップ２７の出力端子Ｑの出力信号は、反転された
後にＡＮＤゲート２８の一方入力端に与えられる。ＡＮ
Ｄゲート２８の他方入力端には、入力端子２０７ａから
アップデート信号ＵＤが与えられる。ＡＮＤゲート２８
の出力信号は、選択データ保持ラッチ２５のクロック信
号入力端子Ｃに与えられる。図９に示す実施例のその他
の構成は、図１に示す実施例の構成と同様であり、相当
する部分には同一の参照番号を付し、その説明を省略す
る。
【００６２】次に、図１０に示すタイミングチャートを
参照して、図９に示す実施例の動作を説明する。
参照して、図９に示す実施例の動作を説明する。
【００６３】（１） 通常モード時の動作 リセット信号がＨレベルに固定され、各ＳＲＬ１１〜１
６に与えられるストローブ信号ＳＴＢ，アップデート信
号ＵＤがＨレベルに固定される。したがって、各ＳＲＬ
１１〜１６において、データ入力端子ＤＩ１〜ＤＩ６と
データ出力端子ＤＯ１〜ＤＯ６との間がデータスルー状
態となる。その結果、システムデータが支障なく伝搬さ
れる。
６に与えられるストローブ信号ＳＴＢ，アップデート信
号ＵＤがＨレベルに固定される。したがって、各ＳＲＬ
１１〜１６において、データ入力端子ＤＩ１〜ＤＩ６と
データ出力端子ＤＯ１〜ＤＯ６との間がデータスルー状
態となる。その結果、システムデータが支障なく伝搬さ
れる。
【００６４】（２） テストモード時の動作 リセット リセット信号がＨレベルに立上げられる。これによっ
て、選択データ保持ラッチ２５およびＲＳフリップフロ
ップ２７がリセットされる。そのため、選択データ保持
ラッチ２５の出力端子Ｑの出力信号がＬレベルとなり、
マルチプレクサ２１はスキャンパス１０の出力信号を選
択する。また、選択データ保持ラッチ２５の反転出力端
子／Ｑの出力信号がＨレベルとなり、ＡＮＤゲート２３
ａ，２３ｂは、ストローブ信号ＳＴＢ，アップデート信
号ＵＤ，シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２を
各ＳＲＬ１１〜１６に供給する。したがって、スキャン
パス１０はデータ伝搬可能状態となる。
て、選択データ保持ラッチ２５およびＲＳフリップフロ
ップ２７がリセットされる。そのため、選択データ保持
ラッチ２５の出力端子Ｑの出力信号がＬレベルとなり、
マルチプレクサ２１はスキャンパス１０の出力信号を選
択する。また、選択データ保持ラッチ２５の反転出力端
子／Ｑの出力信号がＨレベルとなり、ＡＮＤゲート２３
ａ，２３ｂは、ストローブ信号ＳＴＢ，アップデート信
号ＵＤ，シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２を
各ＳＲＬ１１〜１６に供給する。したがって、スキャン
パス１０はデータ伝搬可能状態となる。
【００６５】 選択データの伝搬 ａ） 選択データのシフトイン ＳＩ端子２０１から選択データがダミーデータとともに
シリアルに入力される。このとき、シフトクロック信号
ＳＣＬＫ１，ＳＣＬＫ２は、ノンオーバーラップな２相
クロック信号として与えられている。したがって、各ス
キャンパスにおけるＳＲＬ１１〜１６はシフト動作を行
ない、選択データおよびダミーデータをシフトする。そ
の結果、各スキャンパスにおけるＳＲＬ１６に選択デー
タが設定され、他のＳＲＬ１１〜１５にダミーデータが
設定される。
シリアルに入力される。このとき、シフトクロック信号
ＳＣＬＫ１，ＳＣＬＫ２は、ノンオーバーラップな２相
クロック信号として与えられている。したがって、各ス
キャンパスにおけるＳＲＬ１１〜１６はシフト動作を行
ない、選択データおよびダミーデータをシフトする。そ
の結果、各スキャンパスにおけるＳＲＬ１６に選択デー
タが設定され、他のＳＲＬ１１〜１５にダミーデータが
設定される。
【００６６】ｂ） 選択データの取込み アップデート信号ＵＤがＨレベルに立上げられる。この
とき、ＲＳフリップフロップ２７はリセットされている
ため、その出力端子Ｑの出力信号はＬレベルとなってい
る。したがって、ＡＮＤゲート２８の出力信号はＨレベ
ルとなり、これに応答して選択データ保持回路２５がＳ
ＲＬ１６に設定された選択データを取込んで保持する。
選択データ保持ラッチ２５が選択データ“０”を保持し
た場合、マルチプレクサ２１はスキャンパス１０の出力
信号を選択する。また、ＡＮＤゲート２３ａ，２３ｂ
は、コントロール信号群（ストローブ信号ＳＴＢ，アッ
プデート信号ＵＤ，シフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２）を各ＳＲＬ１１〜１６に供給可能状態とな
る。一方、選択データ保持ラッチ２５が選択データ
“１”を保持した場合、マルチプレクサ２１はＳＩ端子
２０１からの入力信号を選択し、データの伝搬経路とし
てパイパスパスが選択される。このとき、ＡＮＤゲート
２３ａ，２３ｂはコントロール信号群を各ＳＲＬ１１〜
１６に供給しない。
とき、ＲＳフリップフロップ２７はリセットされている
ため、その出力端子Ｑの出力信号はＬレベルとなってい
る。したがって、ＡＮＤゲート２８の出力信号はＨレベ
ルとなり、これに応答して選択データ保持回路２５がＳ
ＲＬ１６に設定された選択データを取込んで保持する。
選択データ保持ラッチ２５が選択データ“０”を保持し
た場合、マルチプレクサ２１はスキャンパス１０の出力
信号を選択する。また、ＡＮＤゲート２３ａ，２３ｂ
は、コントロール信号群（ストローブ信号ＳＴＢ，アッ
プデート信号ＵＤ，シフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２）を各ＳＲＬ１１〜１６に供給可能状態とな
る。一方、選択データ保持ラッチ２５が選択データ
“１”を保持した場合、マルチプレクサ２１はＳＩ端子
２０１からの入力信号を選択し、データの伝搬経路とし
てパイパスパスが選択される。このとき、ＡＮＤゲート
２３ａ，２３ｂはコントロール信号群を各ＳＲＬ１１〜
１６に供給しない。
【００６７】続いて、ストローブ信号ＳＴＢがＨレベル
に立上げられる。これによって、ＲＳフリップフロップ
２７がセットされ、その出力端子Ｑの出力信号がＨレベ
ルとなる。したがって、ＡＮＤゲート２８は、ＲＳフリ
ップフロップ２７が再びリセットされるまで、アップデ
ート信号ＵＤを選択データ保持ラッチ２５に供給しな
い。これによって、テストデータの伝搬モードにおいて
アップデート信号ＵＤが立上がっても、選択データ保持
ラッチ２５がＳＲＬ１６に設定されたデータを不要望に
取り込んで保持するのが防止される。
に立上げられる。これによって、ＲＳフリップフロップ
２７がセットされ、その出力端子Ｑの出力信号がＨレベ
ルとなる。したがって、ＡＮＤゲート２８は、ＲＳフリ
ップフロップ２７が再びリセットされるまで、アップデ
ート信号ＵＤを選択データ保持ラッチ２５に供給しな
い。これによって、テストデータの伝搬モードにおいて
アップデート信号ＵＤが立上がっても、選択データ保持
ラッチ２５がＳＲＬ１６に設定されたデータを不要望に
取り込んで保持するのが防止される。
【００６８】 テストデータの伝搬 ａ） テストデータのシフトイン ＳＩ端子２０１からテストデータがシリアルに入力され
る。また、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
が、ノンオーバーラップな２相クロック信号として与え
られる。したがって、入力されたテストデータは、スキ
ャンパス１０またはバイパスパス上を伝搬され、所定の
ＳＲＬに設定される。
る。また、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
が、ノンオーバーラップな２相クロック信号として与え
られる。したがって、入力されたテストデータは、スキ
ャンパス１０またはバイパスパス上を伝搬され、所定の
ＳＲＬに設定される。
【００６９】ｂ） テストデータの付与 アップデート信号ＵＤがＨレベルに立上げられ、所定の
ＳＲＬに保持されたテストデータがデータ出力端子ＤＯ
１〜ＤＯ６を介してＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、テスト結果
データをその出力端子から出力する。このとき、ＲＳフ
リップフロップ２７はセット状態であるため、ＡＮＤゲ
ート２８の出力信号はＬレベルに固定されている。した
がって、アップデート信号ＵＤが立上がっても、選択デ
ータ保持回路２５はＳＲＬ１６の設定データを取込まな
い。
ＳＲＬに保持されたテストデータがデータ出力端子ＤＯ
１〜ＤＯ６を介してＢＵＴ４０の入力端子に与えられ
る。テストデータの与えられたＢＵＴ４０は、その内部
の論理構造に従ってテストデータを処理し、テスト結果
データをその出力端子から出力する。このとき、ＲＳフ
リップフロップ２７はセット状態であるため、ＡＮＤゲ
ート２８の出力信号はＬレベルに固定されている。した
がって、アップデート信号ＵＤが立上がっても、選択デ
ータ保持回路２５はＳＲＬ１６の設定データを取込まな
い。
【００７０】ｃ） テスト結果データの取込み ストローブ信号ＳＴＢがＨレベルに立上げられる。これ
によって、ＢＵＴ４０の出力端子から出力されたテスト
結果データが所定のＳＲＬに取込まれて保持される。
によって、ＢＵＴ４０の出力端子から出力されたテスト
結果データが所定のＳＲＬに取込まれて保持される。
【００７１】ｄ） テスト結果データのシフトアウト シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオー
バーラップな２相クロック信号として与えられる。その
結果、所定のＳＲＬに保持されたテスト結果データが、
順次シフトされてＳＯ端子２０４に出力される。
バーラップな２相クロック信号として与えられる。その
結果、所定のＳＲＬに保持されたテスト結果データが、
順次シフトされてＳＯ端子２０４に出力される。
【００７２】図１１は、この発明の第３の実施例のバイ
パススキャンパスの構成を示すブロック図である。図に
おいて、ＳＴＲ２４は、ＳＩ端子２０１とＳＯ端子２０
２との接続点と、マルチプレクサ２１の入力端との間に
接続されている。すなわち、ＳＴＲ２４は、バイパスパ
ス上に設けられている。ＡＮＤゲート２３ａの一方入力
端には、入力端子２０７からストローブ信号ＳＴＢ，ア
ップデート信号ＵＤが与えられる。ＡＮＤゲート２３ｂ
の一方入力端には、入力端子２０７からシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が与えられる。ＡＮＤゲー
ト２３ａ，２３ｂの各他方入力端には、選択データ保持
ラッチ２５の出力端子Ｑの出力信号が与えられる。ＡＮ
Ｄゲート２３ａの出力信号は、ＯＲゲート２６の一方入
力端に与えられる。ＯＲゲート２６の他方入力端には、
選択データ保持ラッチ２５の出力端子Ｑの出力信号が反
転された後に与えられる。ＡＮＤゲート２３ａ，ＯＲゲ
ート２６は、ストローブ信号ＳＴＢ，アップデート信号
ＵＤのそれぞれに対して個別的に設けられている。同様
に、ＡＤＮゲート２３ｂは、シフトクロック信号ＳＣＬ
Ｋ１，ＳＣＬＫ２のそれぞれに対して個別的に設けられ
ている。
パススキャンパスの構成を示すブロック図である。図に
おいて、ＳＴＲ２４は、ＳＩ端子２０１とＳＯ端子２０
２との接続点と、マルチプレクサ２１の入力端との間に
接続されている。すなわち、ＳＴＲ２４は、バイパスパ
ス上に設けられている。ＡＮＤゲート２３ａの一方入力
端には、入力端子２０７からストローブ信号ＳＴＢ，ア
ップデート信号ＵＤが与えられる。ＡＮＤゲート２３ｂ
の一方入力端には、入力端子２０７からシフトクロック
信号ＳＣＬＫ１，ＳＣＬＫ２が与えられる。ＡＮＤゲー
ト２３ａ，２３ｂの各他方入力端には、選択データ保持
ラッチ２５の出力端子Ｑの出力信号が与えられる。ＡＮ
Ｄゲート２３ａの出力信号は、ＯＲゲート２６の一方入
力端に与えられる。ＯＲゲート２６の他方入力端には、
選択データ保持ラッチ２５の出力端子Ｑの出力信号が反
転された後に与えられる。ＡＮＤゲート２３ａ，ＯＲゲ
ート２６は、ストローブ信号ＳＴＢ，アップデート信号
ＵＤのそれぞれに対して個別的に設けられている。同様
に、ＡＤＮゲート２３ｂは、シフトクロック信号ＳＣＬ
Ｋ１，ＳＣＬＫ２のそれぞれに対して個別的に設けられ
ている。
【００７３】ＯＲゲート２６の出力信号およびＡＮＤゲ
ート２３ｂの出力信号は、ＳＲＬ１１〜１６に与えられ
る。スキャンパス選択回路２０ｃは、さらにＡＮＤゲー
ト２９を含む。ＡＮＤゲート２９の一方入力端には、入
力端子２０７からアップデート信号ＵＤ，シフトクロッ
ク信号ＳＣＬＫ１，ＳＣＬＫ２が与えらる。ＡＮＤゲー
ト２９の他方入力端には、選択データ保持ラッチ２５の
反転出力端子／Ｑの出力信号が与えられる。ＡＮＤゲー
ト２９は、アップデート信号ＵＤ，シフトクロック信号
ＳＣＬＫ１，ＳＣＬＫ２のそれぞれに対して個別的に設
けられている。ＡＮＤゲート２９の出力信号のうち、ア
ップデート信号ＵＤは選択データ保持ラッチ２５のクロ
ック信号入力端子Ｃに与えられ、シフトクロック信号Ｓ
ＣＬＫ１，ＳＣＬＫ２はＳＴＲ２４に与えられる。選択
データ保持ラッチ２５のデータ入力端子Ｄは、ＳＴＲ２
４の出力端子に接続されている。したがって、選択デー
タ保持ラッチ２５は、ＳＴＲ２４に設定された選択デー
タを取込んで保持する。図１１におけるマルチプレクサ
２１は、図１または図９に示すマルチプレクサとは逆
に、選択データ保持ラッチ２５の出力端子Ｑから与えら
れる選択制御信号がＨレベルのときはスキャンパス１０
の出力信号を選択し、ＬレベルのときはＳＴＲ２４の出
力信号を選択する。図１１に示す実施例のその他の構成
は、図１に示す実施例と同様であり、相当する部分には
同一の参照番号を付し、その説明を省略する。
ート２３ｂの出力信号は、ＳＲＬ１１〜１６に与えられ
る。スキャンパス選択回路２０ｃは、さらにＡＮＤゲー
ト２９を含む。ＡＮＤゲート２９の一方入力端には、入
力端子２０７からアップデート信号ＵＤ，シフトクロッ
ク信号ＳＣＬＫ１，ＳＣＬＫ２が与えらる。ＡＮＤゲー
ト２９の他方入力端には、選択データ保持ラッチ２５の
反転出力端子／Ｑの出力信号が与えられる。ＡＮＤゲー
ト２９は、アップデート信号ＵＤ，シフトクロック信号
ＳＣＬＫ１，ＳＣＬＫ２のそれぞれに対して個別的に設
けられている。ＡＮＤゲート２９の出力信号のうち、ア
ップデート信号ＵＤは選択データ保持ラッチ２５のクロ
ック信号入力端子Ｃに与えられ、シフトクロック信号Ｓ
ＣＬＫ１，ＳＣＬＫ２はＳＴＲ２４に与えられる。選択
データ保持ラッチ２５のデータ入力端子Ｄは、ＳＴＲ２
４の出力端子に接続されている。したがって、選択デー
タ保持ラッチ２５は、ＳＴＲ２４に設定された選択デー
タを取込んで保持する。図１１におけるマルチプレクサ
２１は、図１または図９に示すマルチプレクサとは逆
に、選択データ保持ラッチ２５の出力端子Ｑから与えら
れる選択制御信号がＨレベルのときはスキャンパス１０
の出力信号を選択し、ＬレベルのときはＳＴＲ２４の出
力信号を選択する。図１１に示す実施例のその他の構成
は、図１に示す実施例と同様であり、相当する部分には
同一の参照番号を付し、その説明を省略する。
【００７４】次に、図１１に示す実施例の動作を説明す
る。 （１） 通常モード時の動作 リセット信号がＨレベルに立上げられ、選択データ保持
レジスタ２５がリセットされる。これによって、選択デ
ータ保持レジスタ２５の出力端子Ｑの出力信号がＬレベ
ルとなり、ＯＲゲート２６は各ＳＲＬ１１〜１６に与え
られるストローブ信号ＳＴＢおよびアップデート信号Ｕ
ＤをＨレベルに固定する。したがって、各ＳＲＬ１１〜
１６において、データ入力端子ＤＩ１〜ＤＩ６とデータ
出力端子ＤＯ１〜ＤＯ６との間がデータスルー状態とな
り、システムデータが支障なく伝搬される。
る。 （１） 通常モード時の動作 リセット信号がＨレベルに立上げられ、選択データ保持
レジスタ２５がリセットされる。これによって、選択デ
ータ保持レジスタ２５の出力端子Ｑの出力信号がＬレベ
ルとなり、ＯＲゲート２６は各ＳＲＬ１１〜１６に与え
られるストローブ信号ＳＴＢおよびアップデート信号Ｕ
ＤをＨレベルに固定する。したがって、各ＳＲＬ１１〜
１６において、データ入力端子ＤＩ１〜ＤＩ６とデータ
出力端子ＤＯ１〜ＤＯ６との間がデータスルー状態とな
り、システムデータが支障なく伝搬される。
【００７５】（２） テストモード時の動作 リセット リセット信号がＨレベルに立上げられ、選択データ保持
レジスタ２５がリセットされる。これによって、選択デ
ータ保持レジスタ２５の出力端子Ｑの出力信号がＬレベ
ルとなり、マルチプレクサ２１はＳＴＲ２４の出力信号
を選択する。すなわち、データの伝搬経路として、バイ
パスパスが選択される。また、ＡＮＤゲート２３ａ，２
３ｂは、選択データ保持レジスタ２５の出力端子Ｑの出
力信号がＬレベルであることに応答して、コントロール
信号群をＳＲＬ１１〜１６に供給しない。したがって、
スキャンパス１０はデータ伝搬不能状態になる。一方、
ＡＮＤゲート２９は、選択データ保持レジスタ２５の反
転出力端子／Ｑの出力信号がＨレベルであることに応答
して、ＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２を供給し、選択データ保持レジスタ２５のクロ
ック信号入力端子Ｃにアップデート信号ＵＤを供給す
る。
レジスタ２５がリセットされる。これによって、選択デ
ータ保持レジスタ２５の出力端子Ｑの出力信号がＬレベ
ルとなり、マルチプレクサ２１はＳＴＲ２４の出力信号
を選択する。すなわち、データの伝搬経路として、バイ
パスパスが選択される。また、ＡＮＤゲート２３ａ，２
３ｂは、選択データ保持レジスタ２５の出力端子Ｑの出
力信号がＬレベルであることに応答して、コントロール
信号群をＳＲＬ１１〜１６に供給しない。したがって、
スキャンパス１０はデータ伝搬不能状態になる。一方、
ＡＮＤゲート２９は、選択データ保持レジスタ２５の反
転出力端子／Ｑの出力信号がＨレベルであることに応答
して、ＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，Ｓ
ＣＬＫ２を供給し、選択データ保持レジスタ２５のクロ
ック信号入力端子Ｃにアップデート信号ＵＤを供給す
る。
【００７６】 選択データの伝搬 ａ） 選択データのシフトイン ＳＩ端子２０１から選択データがシリアルに入力され
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、入力された選択データ
は、バイパスパス上に設けられたＳＴＲ２４によってシ
フトされて、ＳＯ端子２０４に出力される。ＳＴＲ２４
に所定の選択データが設定されると、選択データの入力
およびＳＴＲ２４のシフト動作が停止される。
る。このとき、シフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２は、ノンオーバーラップな２相クロック信号として
与えられている。したがって、入力された選択データ
は、バイパスパス上に設けられたＳＴＲ２４によってシ
フトされて、ＳＯ端子２０４に出力される。ＳＴＲ２４
に所定の選択データが設定されると、選択データの入力
およびＳＴＲ２４のシフト動作が停止される。
【００７７】ｂ） 選択データの取込み アップデート信号ＵＤがＨレベルに立上げられる。これ
によって、選択データ保持ラッチ２５がＳＴＲ２４に設
定された選択データを取込んで保持する。選択データ保
持ラッチ２５が選択データ“０”を保持した場合、マル
チプレクサ２１はデータの伝搬経路としてバイパスパス
すなわちＳＴＲ２４の出力信号を選択する。このとき、
ＡＮＤゲート２３ａ，２３ｂはコントロール信号群をＳ
ＲＬ１１〜１６に供給しない。これに対し、ＡＮＤゲー
ト２９は、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
をＳＴＲ２４に供給し、アップデート信号ＵＤを選択デ
ータ保持ラッチ２５のクロック信号入力端子Ｃに供給す
る。一方、選択データ保持ラッチ２５が選択データ
“１”を保持した場合、マルチプレクサ２１はスキャン
パス１０の出力信号を選択する。このとき、ＡＮＤゲー
ト２３ａ，２３ｂはコントロール信号群をＳＲＬ１１〜
１６に供給する。したがって、スキャンパス１０はデー
タ伝搬可能状態となる。これに対し、ＡＮＤゲート２９
はＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２を供給せず、選択データ保持ラッチ２５にアップデ
ート信号ＵＤを供給しない。したがって、ＳＴＲ２４は
データ伝搬不能状態となる。
によって、選択データ保持ラッチ２５がＳＴＲ２４に設
定された選択データを取込んで保持する。選択データ保
持ラッチ２５が選択データ“０”を保持した場合、マル
チプレクサ２１はデータの伝搬経路としてバイパスパス
すなわちＳＴＲ２４の出力信号を選択する。このとき、
ＡＮＤゲート２３ａ，２３ｂはコントロール信号群をＳ
ＲＬ１１〜１６に供給しない。これに対し、ＡＮＤゲー
ト２９は、シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２
をＳＴＲ２４に供給し、アップデート信号ＵＤを選択デ
ータ保持ラッチ２５のクロック信号入力端子Ｃに供給す
る。一方、選択データ保持ラッチ２５が選択データ
“１”を保持した場合、マルチプレクサ２１はスキャン
パス１０の出力信号を選択する。このとき、ＡＮＤゲー
ト２３ａ，２３ｂはコントロール信号群をＳＲＬ１１〜
１６に供給する。したがって、スキャンパス１０はデー
タ伝搬可能状態となる。これに対し、ＡＮＤゲート２９
はＳＴＲ２４にシフトクロック信号ＳＣＬＫ１，ＳＣＬ
Ｋ２を供給せず、選択データ保持ラッチ２５にアップデ
ート信号ＵＤを供給しない。したがって、ＳＴＲ２４は
データ伝搬不能状態となる。
【００７８】 テストデータの伝搬 ａ） テストデータのシフトイン ＳＩ端子２０１からテストデータおよび再設定用の選択
データがシリアルに入力される。このとき、シフトクロ
ック信号ＳＣＬＫ１，ＳＣＬＫ２は、ノンオーバーラッ
プな２相クロック信号として与えられている。したがっ
て、選択データ保持ラッチ２５が選択データ“１”を保
持している場合は、入力されたテストデータおよび選択
データがＳＲＬ１１〜１６によって順次シフトされて、
ＳＯ端子２０４に出力される。一方、選択データ保持ラ
ッチ２５が選択データ“０”を保持している場合は、入
力されたテストデータおよび選択データはＳＴＲ２４に
よってシフトされてＳＯ端子２０４に出力される。テス
トデータおよび選択データの入力が終了すると、ＳＲＬ
１１〜１６には所定のテストデータが設定される。一
方、マルチプレクサ２１がバイパスパスを選択している
場合は、ＳＲＬ１１〜１６にはテストデータは設定され
ず、ＳＴＲ２４に選択データ“０”が再設定される。
データがシリアルに入力される。このとき、シフトクロ
ック信号ＳＣＬＫ１，ＳＣＬＫ２は、ノンオーバーラッ
プな２相クロック信号として与えられている。したがっ
て、選択データ保持ラッチ２５が選択データ“１”を保
持している場合は、入力されたテストデータおよび選択
データがＳＲＬ１１〜１６によって順次シフトされて、
ＳＯ端子２０４に出力される。一方、選択データ保持ラ
ッチ２５が選択データ“０”を保持している場合は、入
力されたテストデータおよび選択データはＳＴＲ２４に
よってシフトされてＳＯ端子２０４に出力される。テス
トデータおよび選択データの入力が終了すると、ＳＲＬ
１１〜１６には所定のテストデータが設定される。一
方、マルチプレクサ２１がバイパスパスを選択している
場合は、ＳＲＬ１１〜１６にはテストデータは設定され
ず、ＳＴＲ２４に選択データ“０”が再設定される。
【００７９】ｂ） テストデータの付与 アップデート信号ＵＤがＨレベルに立上げられる。選択
データ保持レジスタ２５が選択データ“１”を保持して
いる場合、このアップデート信号ＵＤはＡＮＤゲート２
３ａ，２３ｂを介してＳＲＬ１１〜１６に供給される。
したがって、ＳＲＬ１１〜１６は、それぞれに設定され
たテストデータをデータ出力端子ＤＯ１〜ＤＯ６に出力
する。出力されたテストデータは、対応するＢＵＴ４０
に与えられる。このとき、ＡＮＤゲート２９はアップデ
ート信号ＵＤを選択データ保持レジスタ２５に供給しな
いので、選択データ保持レジスタ２５はＳＴＲ２４から
選択データの取込みを行なわない。一方、選択データ保
持レジスタ２５に選択データ“０”が保持されている場
合、ＡＮＤゲート２３ａ，２３ｂは、ＳＲＬ１１〜１６
にコントロール信号群を供給しない。したがって、ＳＲ
Ｌ１１〜１６は、対応するＢＵＴ４０にテストデータを
付与しない。このとき、ＡＮＤゲート２９は、アップデ
ート信号ＵＤを選択データ保持レジスタ２５に供給す
る。したがって、選択データ保持レジスタ２５は、ＳＴ
Ｒ２４に設定された選択データを取込んで保持する。こ
のとき、ＳＴＲ２４には、選択データ“０”が再設定さ
れているので、選択データ保持レジスタ２５の保持デー
タの内容は変わらない。
データ保持レジスタ２５が選択データ“１”を保持して
いる場合、このアップデート信号ＵＤはＡＮＤゲート２
３ａ，２３ｂを介してＳＲＬ１１〜１６に供給される。
したがって、ＳＲＬ１１〜１６は、それぞれに設定され
たテストデータをデータ出力端子ＤＯ１〜ＤＯ６に出力
する。出力されたテストデータは、対応するＢＵＴ４０
に与えられる。このとき、ＡＮＤゲート２９はアップデ
ート信号ＵＤを選択データ保持レジスタ２５に供給しな
いので、選択データ保持レジスタ２５はＳＴＲ２４から
選択データの取込みを行なわない。一方、選択データ保
持レジスタ２５に選択データ“０”が保持されている場
合、ＡＮＤゲート２３ａ，２３ｂは、ＳＲＬ１１〜１６
にコントロール信号群を供給しない。したがって、ＳＲ
Ｌ１１〜１６は、対応するＢＵＴ４０にテストデータを
付与しない。このとき、ＡＮＤゲート２９は、アップデ
ート信号ＵＤを選択データ保持レジスタ２５に供給す
る。したがって、選択データ保持レジスタ２５は、ＳＴ
Ｒ２４に設定された選択データを取込んで保持する。こ
のとき、ＳＴＲ２４には、選択データ“０”が再設定さ
れているので、選択データ保持レジスタ２５の保持デー
タの内容は変わらない。
【００８０】ｃ） テスト結果データの取込み ストローブ信号ＳＴＢがＨレベルに立上げられる。この
とき、選択データ保持レジスタ２５が選択データ“１”
を保持していれば、ストローブ信号ＳＴＢがＳＲＬ１１
〜１６に供給される。したがって、ＳＲＬ１１〜１６
は、対応するＢＵＴから出力されるテスト結果データを
データ入力端子ＤＩ１〜ＤＩ６を介して取込み保持す
る。
とき、選択データ保持レジスタ２５が選択データ“１”
を保持していれば、ストローブ信号ＳＴＢがＳＲＬ１１
〜１６に供給される。したがって、ＳＲＬ１１〜１６
は、対応するＢＵＴから出力されるテスト結果データを
データ入力端子ＤＩ１〜ＤＩ６を介して取込み保持す
る。
【００８１】ｄ） テスト結果データのシフトアウト シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２がノンオー
バーラップな２相クロック信号として与えられる。この
とき、選択データ保持ラッチ２５が選択データ“１”を
保持していれば、ＳＲＬ１１〜１６はテスト結果データ
を順次シフトしてＳＯ端子２０４に出力する。一方、選
択データ保持ラッチ２５が選択データ“０”を保持して
いる場合、ＳＴＲ２４はＳＩ端子２０１から入力される
他のテストモジュールからのテスト結果データをシフト
してＳＯ端子２０４に出力する。
バーラップな２相クロック信号として与えられる。この
とき、選択データ保持ラッチ２５が選択データ“１”を
保持していれば、ＳＲＬ１１〜１６はテスト結果データ
を順次シフトしてＳＯ端子２０４に出力する。一方、選
択データ保持ラッチ２５が選択データ“０”を保持して
いる場合、ＳＴＲ２４はＳＩ端子２０１から入力される
他のテストモジュールからのテスト結果データをシフト
してＳＯ端子２０４に出力する。
【００８２】図１２は、この発明の第４の実施例のバイ
パススキャンパスの構成を示すブロック図である。図に
おいて、ＳＴＲ２４は、ＳＯ端子２０２とマルチプレク
サ２１の他方入力端との接続点と、ＳＩ端子２０１との
間に介挿される。ＳＴＲ２４には、入力端子２０７から
シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２が直接供給
される。選択データ保持ラッチ２５のクロック信号入力
端子Ｃには、入力端子２０７からアップデート信号ＵＤ
が直接供給される。したがって、スキャンパス選択回路
２０ｄにおいては、図１１に示すようなＡＮＤゲート２
９が削除されている。
パススキャンパスの構成を示すブロック図である。図に
おいて、ＳＴＲ２４は、ＳＯ端子２０２とマルチプレク
サ２１の他方入力端との接続点と、ＳＩ端子２０１との
間に介挿される。ＳＴＲ２４には、入力端子２０７から
シフトクロック信号ＳＣＬＫ１，ＳＣＬＫ２が直接供給
される。選択データ保持ラッチ２５のクロック信号入力
端子Ｃには、入力端子２０７からアップデート信号ＵＤ
が直接供給される。したがって、スキャンパス選択回路
２０ｄにおいては、図１１に示すようなＡＮＤゲート２
９が削除されている。
【００８３】次に、図１２に示す実施例の動作を説明す
る。なお、図１２に示す実施例の動作は、図１１に示す
実施例の動作とほぼ同様であるので、以下には異なる場
合の動作のみを詳細に説明する。
る。なお、図１２に示す実施例の動作は、図１１に示す
実施例の動作とほぼ同様であるので、以下には異なる場
合の動作のみを詳細に説明する。
【００８４】（１） 通常モード時の動作 図１１に示す実施例の動作と同様である。
【００８５】（２） テストモード時の動作 リセット 図１１に示す実施例と同様に、マルチプレクサ２１はバ
イパスパスすなわちＳＴＲ２４の出力信号を選択する。
イパスパスすなわちＳＴＲ２４の出力信号を選択する。
【００８６】 選択データの伝搬 ａ） 選択データのシフトイン ＳＴＲ２４には、ＳＩ端子２０１から入力される選択デ
ータが設定される。
ータが設定される。
【００８７】ｂ） 選択データの取込み アップデート信号ＵＤがＨレベルに立上げられ、選択デ
ータ保持ラッチ２５はＳＴＲ２４に設定された選択デー
タを取込んで保持する。
ータ保持ラッチ２５はＳＴＲ２４に設定された選択デー
タを取込んで保持する。
【００８８】 テストデータの伝搬 ａ） テストデータのシフトイン 選択データ保持レジスタ２５に選択データ“１”が保持
されている場合、ＳＩ端子２０１から入力されるテスト
データおよび選択データは、ＳＴＲ２４およびＳＲＬ１
１〜１６によってシフトされて、ＳＯ端子２０４に出力
される。テストデータの入力が終了すると、ＳＴＲ２４
には選択データ“１”が設定され、ＳＲＬ１１〜１６に
はテストデータが設定される。一方、選択データ保持ラ
ッチ２５に選択データ“０”が設定されている場合、Ｄ
Ｉ端子２０１から入力されるテストデータおよび選択デ
ータは、ＳＴＲ２４によってシフトされてＳＯ端子２０
４に出力される。テストデータおよび選択データの入力
が終了すると、ＳＴＲ２４には選択データ“０”が設定
される。
されている場合、ＳＩ端子２０１から入力されるテスト
データおよび選択データは、ＳＴＲ２４およびＳＲＬ１
１〜１６によってシフトされて、ＳＯ端子２０４に出力
される。テストデータの入力が終了すると、ＳＴＲ２４
には選択データ“１”が設定され、ＳＲＬ１１〜１６に
はテストデータが設定される。一方、選択データ保持ラ
ッチ２５に選択データ“０”が設定されている場合、Ｄ
Ｉ端子２０１から入力されるテストデータおよび選択デ
ータは、ＳＴＲ２４によってシフトされてＳＯ端子２０
４に出力される。テストデータおよび選択データの入力
が終了すると、ＳＴＲ２４には選択データ“０”が設定
される。
【００８９】ｂ） テストデータの付与 アップデータ信号ＵＤがＨレベルに立上げられる。選択
データ保持ラッチ２５に選択データ“１”が保持されて
いる場合、アップデート信号ＵＤがＳＲＬ１１〜１６に
供給される。したがって、ＳＲＬ１１〜１６は、保持し
ているテストデータを、データ出力端子ＤＯ１〜ＤＯ６
に出力する。出力されたテストデータは、対応するＢＵ
Ｔ４０に与えられる。このとき、ＳＴＲ２４には選択デ
ータ“１”が設定されているため、アップデート信号Ｕ
ＤがＨレベルに立上がっても、選択データ保持レジスタ
２５の保持データは変更されない。一方、選択データ保
持ラッチ２５に選択データ“０”が保持されている場
合、アップデート信号ＵＤはＳＲＬ１１〜１６に供給さ
れない。したがって、ＳＲＬ１１〜１６は、対応するＢ
ＵＴ４０にテストデータを付与しない。このとき、ＳＴ
Ｒ２４には選択データ“０”が設定されている。したが
って、アップデート信号ＵＤがＨレベルに立上がって
も、選択データ保持ラッチ２５の保持データは変更され
ない。
データ保持ラッチ２５に選択データ“１”が保持されて
いる場合、アップデート信号ＵＤがＳＲＬ１１〜１６に
供給される。したがって、ＳＲＬ１１〜１６は、保持し
ているテストデータを、データ出力端子ＤＯ１〜ＤＯ６
に出力する。出力されたテストデータは、対応するＢＵ
Ｔ４０に与えられる。このとき、ＳＴＲ２４には選択デ
ータ“１”が設定されているため、アップデート信号Ｕ
ＤがＨレベルに立上がっても、選択データ保持レジスタ
２５の保持データは変更されない。一方、選択データ保
持ラッチ２５に選択データ“０”が保持されている場
合、アップデート信号ＵＤはＳＲＬ１１〜１６に供給さ
れない。したがって、ＳＲＬ１１〜１６は、対応するＢ
ＵＴ４０にテストデータを付与しない。このとき、ＳＴ
Ｒ２４には選択データ“０”が設定されている。したが
って、アップデート信号ＵＤがＨレベルに立上がって
も、選択データ保持ラッチ２５の保持データは変更され
ない。
【００９０】ｃ） テスト結果データの取込み ストローブ信号ＳＴＢがＨレベルに立上げられる。選択
データ保持ラッチ２５に選択データ“１”が保持されて
いる場合、ストローブ信号ＳＴＢがＳＲＬ１１〜１６に
供給される。したがって、ＳＲＬ１１〜１６は、対応す
るＢＵＴ４０から出力されるテスト結果データをデータ
入力端子ＤＩ１〜ＤＩ６から取込んで保持する。一方、
選択データ保持ラッチ２５に選択データ“０”が保持さ
れている場合、ストローブ信号ＳＴＢはＳＲＬ１１〜１
６に供給されない。したがって、ＳＲＬ１１〜１６は、
テスト結果データの取込みを行なわない。
データ保持ラッチ２５に選択データ“１”が保持されて
いる場合、ストローブ信号ＳＴＢがＳＲＬ１１〜１６に
供給される。したがって、ＳＲＬ１１〜１６は、対応す
るＢＵＴ４０から出力されるテスト結果データをデータ
入力端子ＤＩ１〜ＤＩ６から取込んで保持する。一方、
選択データ保持ラッチ２５に選択データ“０”が保持さ
れている場合、ストローブ信号ＳＴＢはＳＲＬ１１〜１
６に供給されない。したがって、ＳＲＬ１１〜１６は、
テスト結果データの取込みを行なわない。
【００９１】ｄ） テスト結果データのシフトアウト 選択データ保持ラッチ２５に選択データ“１”が保持さ
れている場合、ＳＲＬ１１〜１６に保持されたテスト結
果データが順次シフトされて、ＳＯ端子２０４に出力さ
れる。一方、選択データ保持ラッチ２５に選択データ
“０”が保持されている場合、ＳＩ端子２０１から入力
される他のテストモジュールからのテスト結果データが
ＳＴＲ２４によってシフトされてＳＯ端子２０４に出力
される。
れている場合、ＳＲＬ１１〜１６に保持されたテスト結
果データが順次シフトされて、ＳＯ端子２０４に出力さ
れる。一方、選択データ保持ラッチ２５に選択データ
“０”が保持されている場合、ＳＩ端子２０１から入力
される他のテストモジュールからのテスト結果データが
ＳＴＲ２４によってシフトされてＳＯ端子２０４に出力
される。
【００９２】図１，図９，図１１および図１２に示す各
バイパススキャンパスは、スキャンパス選択回路２０ａ
〜２０ｄを制御するために、モードラッチ信号を使用し
ておらず、ＳＲＬのための制御信号群をモードラッチ信
号に代用しているので、入力端子数および信号配線数が
従来のバイパススキャンパスに比べて少なくなってい
る。また、上記のようなバイパススキャンパスを用いて
構成される集積回路装置は、外部からモードラッチ信号
を導入する必要がないので、ＩＥＥＥ１１４９．１のバ
ウンダリスキャンテストの規格に適合し得るものとな
る。
バイパススキャンパスは、スキャンパス選択回路２０ａ
〜２０ｄを制御するために、モードラッチ信号を使用し
ておらず、ＳＲＬのための制御信号群をモードラッチ信
号に代用しているので、入力端子数および信号配線数が
従来のバイパススキャンパスに比べて少なくなってい
る。また、上記のようなバイパススキャンパスを用いて
構成される集積回路装置は、外部からモードラッチ信号
を導入する必要がないので、ＩＥＥＥ１１４９．１のバ
ウンダリスキャンテストの規格に適合し得るものとな
る。
【００９３】この発明は、以上説明した実施例に限定さ
れることはなく、種々の変形が可能である。以下には、
この発明における他の変形例をいくつか説明する。
れることはなく、種々の変形が可能である。以下には、
この発明における他の変形例をいくつか説明する。
【００９４】（１） 以上説明した実施例では、バイパ
ススキャンパスが各機能モジュールに対して個別的に設
けられ、それぞれが対応する機能モジュールのテストの
みを実行するように構成されている。しかし、各バイパ
ススキャンパスは、各機能モジュールに対して個別的に
設けられずともよく、それぞれ任意の機能モジュールの
テストを行なうように構成されればよい。たとえば、あ
るバイパススキャンパスは、ある機能モジュールに対し
てテストデータを与え、他の機能モジュールからのテス
ト結果データを取込むように構成されてもよい。また、
あるバイパススキャンパスは、複数の機能モジュールに
対してテストデータを与え、複数の機能モジュールから
のテスト結果データを取込むように構成されてもよい。
ススキャンパスが各機能モジュールに対して個別的に設
けられ、それぞれが対応する機能モジュールのテストの
みを実行するように構成されている。しかし、各バイパ
ススキャンパスは、各機能モジュールに対して個別的に
設けられずともよく、それぞれ任意の機能モジュールの
テストを行なうように構成されればよい。たとえば、あ
るバイパススキャンパスは、ある機能モジュールに対し
てテストデータを与え、他の機能モジュールからのテス
ト結果データを取込むように構成されてもよい。また、
あるバイパススキャンパスは、複数の機能モジュールに
対してテストデータを与え、複数の機能モジュールから
のテスト結果データを取込むように構成されてもよい。
【００９５】（２） 各バイパススキャンパスは、集積
回路装置内の論理回路のテストを行なうだけでなく、た
とえば制御点と観測点間に介在する信号線の断線をチェ
ックする用途に用いられてもよい。
回路装置内の論理回路のテストを行なうだけでなく、た
とえば制御点と観測点間に介在する信号線の断線をチェ
ックする用途に用いられてもよい。
【００９６】（３） 各バイパススキャンパスは、機械
モジュールのテストのために用いられているが、その他
の用途に用いられてもよい。たとえば、各バイパススキ
ャンパスは、テストデータ以外のデータ（たとえばシス
テムデータ）を伝搬させて集積回路装置内の制御点に与
え、観測点から何らかのデータを取込んでシフトし外部
へ出力するような用途に用いられてもよい。
モジュールのテストのために用いられているが、その他
の用途に用いられてもよい。たとえば、各バイパススキ
ャンパスは、テストデータ以外のデータ（たとえばシス
テムデータ）を伝搬させて集積回路装置内の制御点に与
え、観測点から何らかのデータを取込んでシフトし外部
へ出力するような用途に用いられてもよい。
【００９７】（４） １つのボード上に複数の集積回路
装置を搭載し、各集積回路装置に１つまたは複数のバイ
パススキャンパスを設け、各集積回路装置間でバイパス
スキャンパスを直列に接続し、複数の集積回路装置のテ
ストを同時に行なうようにしてもよい。したがって、１
つのチップ上にバイパススキャンパスが１つだけ設けら
る場合もある。
装置を搭載し、各集積回路装置に１つまたは複数のバイ
パススキャンパスを設け、各集積回路装置間でバイパス
スキャンパスを直列に接続し、複数の集積回路装置のテ
ストを同時に行なうようにしてもよい。したがって、１
つのチップ上にバイパススキャンパスが１つだけ設けら
る場合もある。
【００９８】以上総合すれば、この発明は、外部からシ
リアルに入力された何らかのデータ（制御点データ）を
スキャンパスによって伝搬させて集積回路装置内の制御
点に与え、観測点から観測点データを取込んでシフトし
外部へシリアルに出力する構成であればよく、その用途
やバイパススキャンパスの構造および数は、前述の実施
例に限定されるものではない。
リアルに入力された何らかのデータ（制御点データ）を
スキャンパスによって伝搬させて集積回路装置内の制御
点に与え、観測点から観測点データを取込んでシフトし
外部へシリアルに出力する構成であればよく、その用途
やバイパススキャンパスの構造および数は、前述の実施
例に限定されるものではない。
【００９９】
【発明の効果】以上のように、この発明によれば、スキ
ャンパス選択手段は、リセット信号によって選択状態を
初期化しかつシフトレジスタ手段のテストデータ更新信
号によって選択データを更新するように構成したので、
モードラッチ信号を外部から導入する必要がなくなり、
入力端子および信号線数を低減することができる。ま
た、本発明のバイパススキャンパスは、ＩＥＥＥ１１４
９．１の規格に規定されたテストコントローラによって
発生可能な信号のみによって制御されるので、本発明の
バイパススキャンパスを用いて構成された集積回路装置
は、ＩＥＥＥ１１４９．１の規格に完全に適合し得る。
ャンパス選択手段は、リセット信号によって選択状態を
初期化しかつシフトレジスタ手段のテストデータ更新信
号によって選択データを更新するように構成したので、
モードラッチ信号を外部から導入する必要がなくなり、
入力端子および信号線数を低減することができる。ま
た、本発明のバイパススキャンパスは、ＩＥＥＥ１１４
９．１の規格に規定されたテストコントローラによって
発生可能な信号のみによって制御されるので、本発明の
バイパススキャンパスを用いて構成された集積回路装置
は、ＩＥＥＥ１１４９．１の規格に完全に適合し得る。
【図１】この発明の第１の実施例のバイパススキャンパ
スの構成を示すブロック図である。
スの構成を示すブロック図である。
【図２】図１に示すＳＴＲ２４の構成の一例を示すブロ
ック図である。
ック図である。
【図３】図１に示す選択データ保持ラッチ２５の構成の
一例を示す回路図である。
一例を示す回路図である。
【図４】図１に示すバイパススキャンパスを組込んだテ
ストモジュールの構成の一例を示すブロック図である。
ストモジュールの構成の一例を示すブロック図である。
【図５】テストモジュールの他の構成例を示すブロック
図である。
図である。
【図６】図４に示すテストモジュールを組込んだ集積回
路装置の構成の一例を示すブロック図である。
路装置の構成の一例を示すブロック図である。
【図７】図６に示す実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図８】図４に示すテストモジュールを組込んだ集積回
路装置の他の構成例を示すブロック図である。
路装置の他の構成例を示すブロック図である。
【図９】この発明の第２の実施例のバイパススキャンパ
スの構成を示すブロック図である。
スの構成を示すブロック図である。
【図１０】図９に示す実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１１】この発明の第３の実施例のバイパススキャン
パスの構成を示すブロック図である。
パスの構成を示すブロック図である。
【図１２】 この発明の第４の実施例のバイパススキャ
ンパスの構成を示すブロック図である。
ンパスの構成を示すブロック図である。
【図１３】従来のバイパススキャンパスの構成を示すブ
ロック図である。
ロック図である。
【図１４】図１３に示すＳＲＬの構成の一例を示すブロ
ック図である。
ック図である。
【図１５】図１４に示すＳＲＬのさらに詳細な構成を示
す回路図である。
す回路図である。
【図１６】図１３に示す選択データ保持ラッチ２２の構
成の一例を示す回路図である。
成の一例を示す回路図である。
【図１７】図１３に示すバイパススキャンパスを組込ん
だテストモジュールの構成の一例を示すブロック図であ
る。
だテストモジュールの構成の一例を示すブロック図であ
る。
【図１８】図１７に示すテストモジュールを組込んだ集
積回路装置の構成の一例を示すブロック図である。
積回路装置の構成の一例を示すブロック図である。
【図１９】図１７に示すテストモードを組込んだ集積回
路装置の他の構成例を示すブロック図である。
路装置の他の構成例を示すブロック図である。
１０…スキャンパス １１〜１６…シフトレジスタラッチ（ＳＲＬ） ２０ａ〜２０ｄ…スキャンパス選択回路 ２１…マルチプレクサ ２４…選択データ伝搬レジスタ（ＳＴＲ） ２５…選択データ保持ラッチ ２７…ＲＳフリップフロップ ４０…機能モジュール（ＢＵＴ） ５１，５２，５１ａ〜５１ｃ…テストモジュール
Claims (2)
- 【請求項１】 内部に１以上の制御点と１以上の観測点
とが存在する集積回路装置に用いられ、外部から入力さ
れる制御点データを伝搬して当該制御点に与え、当該観
測点から得られる観測点データを伝搬して外部へ出力す
るバイパススキャンパスであって、 データの伝搬経路を選択するための選択データおよび前
記制御点データを、それぞれシリアルに入力するための
単一のデータ入力端子、 前記観測点データをシリアルに出力するための単一のデ
ータ出力端子、 それぞれが前記制御点および／または前記観測点と結合
された１以上のシフトレジスタラッチを直列に接続して
構成され、前記データ入力端子と前記データ出力端子と
の間に介挿されて前記制御点データおよび前記観測点デ
ータをシフトおよび保持するシフトレジスタ手段、およ
び 前記データ入力端子から入力される前記選択データに基
づいて、前記データ入力端子と前記データ出力端子との
間のデータ伝搬経路として、前記シフトレジスタ手段を
通るシフトパスと、前記シフトレジスタ手段を迂回する
バイパスパスとのいずれかを選択し、かつその動作が、
リセット信号によって選択状態を初期化しかつ前記シフ
トレジスタ手段のテストデータ更新信号によって前記選
択データを更新することを特徴としたスキャンパス選択
手段を備える、バイパススキャンパス。 - 【請求項２】 その内部に複数の制御点と複数の観測点
とが存在する集積回路装置であって、 データの伝搬経路を選択するための選択データおよび前
記制御点に与えるべき制御点データを、それぞれシリア
ルに入力するための単一の外部データ入力端子、 前記観測点から得られる観測データをシリアルに出力す
るための単一の外部データ出力端子、および 前記外部データ入力端子と前記外部データ出力端子との
間に直列的に接続され、前記選択データ、前記制御点デ
ータおよび前記観測点データに関して、シリアルな伝搬
経路を形成する１以上のバイパススキャンパスを備え、 各前記バイパススキャンパスは、 前記選択データおよび前記制御点データを、それぞれシ
リアルに入力するための単一の内部データ入力端子と、 前記観測点データをシリアルに出力するための単一の内
部データ出力端子と、 それぞれが前記制御点および／または前記観測点に結合
された１以上のシフトレジスタラッチを直列に接続して
構成され、前記内部データ入力端子と前記内部データ出
力端子との間に介挿されて前記制御点データおよび前記
観測点データをシフトおよび保持する、シフトレジスタ
手段と、 前記内部データ入力端子から入力される前記選択データ
に基づいて、前記内部データ入力端子と前記内部データ
出力端子との間のデータ伝搬経路として、前記シフトレ
ジスタ手段を通るシフトパスと、前記シフトレジスタ手
段を迂回するバイパスパスとのいずれかを選択し、かつ
その動作が、リセット信号によって選択状態を初期化し
かつ前記シフトレジスタ手段のテストデータ更新信号に
よって前記選択データを更新することを特徴としたスキ
ャンパス選択手段とを含み、 各前記バイパススキャンパスは、前記スキャンパス選択
手段によって前記シフトパスが選択されたときに、入力
された前記制御点データを前記シフトレジスタ手段でシ
フトした後に前記制御点に与え、および／または前記観
測点から得られる観測点データを前記シフトレジスタ手
段に取込んだ後にシフトして前記内部データ出力端子か
ら出力する、集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236211A JP2741119B2 (ja) | 1991-09-17 | 1991-09-17 | バイパススキャンパスおよびそれを用いた集積回路装置 |
| US07/901,294 US5448575A (en) | 1991-09-17 | 1992-06-19 | Bypass scan path and integrated circuit device using the same |
| DE4221748A DE4221748C2 (de) | 1991-09-17 | 1992-07-02 | Bypass-Abtastpfad und integrierte Schaltkreiseinrichtung mit mindestens einem solchen Bypass-Abtastpfad |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236211A JP2741119B2 (ja) | 1991-09-17 | 1991-09-17 | バイパススキャンパスおよびそれを用いた集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572273A JPH0572273A (ja) | 1993-03-23 |
| JP2741119B2 true JP2741119B2 (ja) | 1998-04-15 |
Family
ID=16997426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236211A Expired - Fee Related JP2741119B2 (ja) | 1991-09-17 | 1991-09-17 | バイパススキャンパスおよびそれを用いた集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448575A (ja) |
| JP (1) | JP2741119B2 (ja) |
| DE (1) | DE4221748C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106291313B (zh) | 2015-06-10 | 2021-06-11 | 恩智浦美国有限公司 | 用于测试集成电路的方法和设备 |
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-
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