JPS63241372A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS63241372A JPS63241372A JP62075693A JP7569387A JPS63241372A JP S63241372 A JPS63241372 A JP S63241372A JP 62075693 A JP62075693 A JP 62075693A JP 7569387 A JP7569387 A JP 7569387A JP S63241372 A JPS63241372 A JP S63241372A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- logic circuit
- address signal
- terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のスキャンパスを備えた論理回路に関
するものである。
するものである。
第２図は、例えば特開昭６０〜１０１８５号公報に示さ
れた従来のスキャンイン方式を使用した複数のスキャン
パスを備えた論理回路であり、図において、１はスキャ
ンイン端子、２はスキャンアドレス端子、３はクロック
入力端子、４はスキャンアドレスデコーダ、５，６はア
ンドゲート、７，９はスキャンパス用フリップフロップ
、８．１０はスキャンパスである。
れた従来のスキャンイン方式を使用した複数のスキャン
パスを備えた論理回路であり、図において、１はスキャ
ンイン端子、２はスキャンアドレス端子、３はクロック
入力端子、４はスキャンアドレスデコーダ、５，６はア
ンドゲート、７，９はスキャンパス用フリップフロップ
、８．１０はスキャンパスである。
次に動作について説明する。
スキャンパス８．１０のうちいずれかにデータを設定す
る場合、スキャンアドレス端子２への入力アドレスをス
キャンアドレスデコーダ４によりデコードして、アンド
ゲート５，６のうち１つだけ入力の一方をハイレベルに
し、スキャンパス８又は１０に設定すべきスキャンイン
データを、クロック入力端子３に印加するクロック信号
に同期させてスキャンイン端子１から ゛ 入力する。
る場合、スキャンアドレス端子２への入力アドレスをス
キャンアドレスデコーダ４によりデコードして、アンド
ゲート５，６のうち１つだけ入力の一方をハイレベルに
し、スキャンパス８又は１０に設定すべきスキャンイン
データを、クロック入力端子３に印加するクロック信号
に同期させてスキャンイン端子１から ゛ 入力する。
従来のスキャンパスを備えた論理回路では、複数のスキ
ャンパスのうち有効となる１本のバスを指定するための
スキャンアドレス端子が必要であり、論理回路の端子数
が多いという問題点があった。
ャンパスのうち有効となる１本のバスを指定するための
スキャンアドレス端子が必要であり、論理回路の端子数
が多いという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、論理回路の端子数を少なくできる、複数のス
キャンパスを備えた論理回路を得ることを目的とする。
たもので、論理回路の端子数を少なくできる、複数のス
キャンパスを備えた論理回路を得ることを目的とする。
この発明に係る論理回路は、スキャン入力データとは別
にスキャン入力端子に人力される複数ビットのスキャン
アドレス信号により、複数のスキャンパスのうちいずれ
が有効であるかを指定するようにしたものである。
にスキャン入力端子に人力される複数ビットのスキャン
アドレス信号により、複数のスキャンパスのうちいずれ
が有効であるかを指定するようにしたものである。
この発明においては、スキャン入力データとは別にスキ
ャン入力端子に入力される複数ビットのスキャンアドレ
ス信号によりスキャンパスを指定するようにしたので、
スキャンパス指定のための端子を不要とでき、端子数を
少なくすることができる。
ャン入力端子に入力される複数ビットのスキャンアドレ
ス信号によりスキャンパスを指定するようにしたので、
スキャンパス指定のための端子を不要とでき、端子数を
少なくすることができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による論理回路を示す構成
図であり、図において、１はスキャンイン端子、３はク
ロック入力端子、４はスキャンアドレスデコーダ、５．
６．１１はアンドゲート、７．９はスキャンパス用フリ
ップフロップ・８゜１０はスキャンパス、１２はカウン
タ、１３．１４はスキャンアドレス用フリップフロップ
である。
図であり、図において、１はスキャンイン端子、３はク
ロック入力端子、４はスキャンアドレスデコーダ、５．
６．１１はアンドゲート、７．９はスキャンパス用フリ
ップフロップ・８゜１０はスキャンパス、１２はカウン
タ、１３．１４はスキャンアドレス用フリップフロップ
である。
次に動作について説明する。
スキャンパス８．１０のうちいずれかにデータを設定す
る場合、スキャンイン端子１からスキャンインデータを
入力するに先立って、スキャンアドレス信号をクロック
入力端子３から入力されるり、ロック信号に同期させて
入力する。該スキャンアドレス信号は、カウンタ１２に
セントされたスキャンアドレス信号の長さであるＮビッ
ト （Ｎは２以上の整数）でスキャンアドレス用フリッ
プフロップ１３．１４に記憶される。上記スキャンアド
レス信号がフリップフロップ１３．１４に記憶されると
カウンタ１２によりアンドゲート１１が閉じる。そして
、記憶された上記スキャンアドレス信号はスキャンアド
レスデコーダ４によりデコードされる。以後クロック信
号に同期してスキャンイン端子１から入力されるスキャ
ンインデータが、スキャンアドレスデコーダ４により指
定された一方のスキャンパス８又は１０へ設定される。
る場合、スキャンイン端子１からスキャンインデータを
入力するに先立って、スキャンアドレス信号をクロック
入力端子３から入力されるり、ロック信号に同期させて
入力する。該スキャンアドレス信号は、カウンタ１２に
セントされたスキャンアドレス信号の長さであるＮビッ
ト （Ｎは２以上の整数）でスキャンアドレス用フリッ
プフロップ１３．１４に記憶される。上記スキャンアド
レス信号がフリップフロップ１３．１４に記憶されると
カウンタ１２によりアンドゲート１１が閉じる。そして
、記憶された上記スキャンアドレス信号はスキャンアド
レスデコーダ４によりデコードされる。以後クロック信
号に同期してスキャンイン端子１から入力されるスキャ
ンインデータが、スキャンアドレスデコーダ４により指
定された一方のスキャンパス８又は１０へ設定される。
なお、上記動作を行う前に、カウンタ１２をリセットす
る必要があるが、それに関してはカウンタリセット用端
子を別に設けても良いし、論理回路をスキャンインモー
ドに設定する際、同時にリセットすることにしても良い
。
る必要があるが、それに関してはカウンタリセット用端
子を別に設けても良いし、論理回路をスキャンインモー
ドに設定する際、同時にリセットすることにしても良い
。
このように本実施例回路では、スキャンインデータに先
立ってスキャンイン端子に入力されるスキャンアドレス
信号により、スキャンインデータを設定するスキャンパ
スを指定することができるので、スキャンパスを指定す
るための端子を不要とでき、回路の端子数を少なくでき
る。
立ってスキャンイン端子に入力されるスキャンアドレス
信号により、スキャンインデータを設定するスキャンパ
スを指定することができるので、スキャンパスを指定す
るための端子を不要とでき、回路の端子数を少なくでき
る。
なお、上記実施例では、スキャンインデータに関する選
択を行うスキャンアドレス信号をスキャンインデータに
先立って入力する場合について示したが、本発明は複数
のスキャンパスに関するスキャンアウトについてのスキ
ャンアドレス信号をスキャンインデータに先立っである
いは後につづけて入力することもできる。
択を行うスキャンアドレス信号をスキャンインデータに
先立って入力する場合について示したが、本発明は複数
のスキャンパスに関するスキャンアウトについてのスキ
ャンアドレス信号をスキャンインデータに先立っである
いは後につづけて入力することもできる。
以上のように、この発明によれば、複数のスキャンパス
を備えた論理回路において、スキャン入力データとは別
にスキャン入力端子に人力される複数ビットのスキャン
アドレス信号により複数のスキャンパスのうちいずれが
有効であるかを指定するようにしたので、スキャンパス
指定のための端子を不要とでき、端子数の少ない論理回
路を得ることができる効果がある。
を備えた論理回路において、スキャン入力データとは別
にスキャン入力端子に人力される複数ビットのスキャン
アドレス信号により複数のスキャンパスのうちいずれが
有効であるかを指定するようにしたので、スキャンパス
指定のための端子を不要とでき、端子数の少ない論理回
路を得ることができる効果がある。
第１図はこの発明の一実施例による論理回路を示す回路
図、第２図は従来の論理回路を示す回路図である。 図において、１はスキャンイン端子、２はスキャンアド
レス端子、３はクロック入力端子、４はスキャンアドレ
スデコーダ、５，６．１１はアンドゲート、７．９はス
キャンパス用フリップフロップ、８．１０はスキャンパ
ス、１２はカウンタ、１３．１４はスキャンアドレス用
フリップフロップである。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は従来の論理回路を示す回路図である。 図において、１はスキャンイン端子、２はスキャンアド
レス端子、３はクロック入力端子、４はスキャンアドレ
スデコーダ、５，６．１１はアンドゲート、７．９はス
キャンパス用フリップフロップ、８．１０はスキャンパ
ス、１２はカウンタ、１３．１４はスキャンアドレス用
フリップフロップである。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）複数のスキャンパスを備えた論理回路であって、 上記スキャン入力データとは別に上記スキャン入力端子
に入力された複数ビットのスキャンアドレス信号を記憶
する記憶手段と、 記憶された該スキャンアドレス信号に基づいて、上記複
数のスキャンパスのうちのいずれか１つを指定するデコ
ード手段とを備えたことを特徴とする論理回路。 - （２）上記スキャンアドレス信号は、上記スキャン入力
データを設定するスキャンパスを指定するためのもので
あり、上記スキャン入力データに先立って入力されるこ
とを特徴とする特許請求の範囲第１項記載の論理回路。 - （３）上記スキャンアドレス信号は、スキャンアウトす
るスキャンパスを指定するためのものであり、上記スキ
ャン入力データに先立って、あるいは後に続けて入力さ
れることを特徴とする特許請求の範囲第１項または第２
項記載の論理回路。 - （４）上記記憶手段は、 上記スキャンアドレス信号を記憶するフリップフロップ
と、 該フリップフロップを上記スキャンアドレス信号のみを
記憶するよう上記スキャンアドレス信号の入力タイミン
グクロックに基づいて制御する制御回路とを備えたもの
であることを特徴とする特許請求の範囲第１項ないし第
３項のいずれかに記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075693A JPS63241372A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075693A JPS63241372A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63241372A true JPS63241372A (ja) | 1988-10-06 |
Family
ID=13583538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075693A Pending JPS63241372A (ja) | 1987-03-27 | 1987-03-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572273A (ja) * | 1991-09-17 | 1993-03-23 | Mitsubishi Electric Corp | バイパススキヤンパスおよびそれを用いた集積回路装置 |
| JPH05142298A (ja) * | 1991-11-26 | 1993-06-08 | Matsushita Electric Ind Co Ltd | 論理回路システムのテスト回路 |
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1987
- 1987-03-27 JP JP62075693A patent/JPS63241372A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572273A (ja) * | 1991-09-17 | 1993-03-23 | Mitsubishi Electric Corp | バイパススキヤンパスおよびそれを用いた集積回路装置 |
| JPH05142298A (ja) * | 1991-11-26 | 1993-06-08 | Matsushita Electric Ind Co Ltd | 論理回路システムのテスト回路 |
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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