JPH0614435B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0614435B2 JPH0614435B2 JP29548387A JP29548387A JPH0614435B2 JP H0614435 B2 JPH0614435 B2 JP H0614435B2 JP 29548387 A JP29548387 A JP 29548387A JP 29548387 A JP29548387 A JP 29548387A JP H0614435 B2 JPH0614435 B2 JP H0614435B2
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- JP
- Japan
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- output
- address
- memory
- input
- circuit
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリに関し、特にメモリチップ内に多
段のレジスタもしくはラッチを設けることによりメモリ
サイクルタイムを短くし、複数のメモリ読み出し／書き
込みを同時に処理するパイプラインメモリに関する。
段のレジスタもしくはラッチを設けることによりメモリ
サイクルタイムを短くし、複数のメモリ読み出し／書き
込みを同時に処理するパイプラインメモリに関する。
（従来の技術） メモリチップにパイプラインレジスタ（もしくはラッ
チ）を設け、チップ内において処理中のリクエストとは
別に、相前後して発せられたリクエストのアドレス／書
き込みデータ／読み出しデータ等を保持する半導体メモ
リが開発され、レジスタ付SRAMあるいはパイプラインSR
AMと呼ばれている。
チ）を設け、チップ内において処理中のリクエストとは
別に、相前後して発せられたリクエストのアドレス／書
き込みデータ／読み出しデータ等を保持する半導体メモ
リが開発され、レジスタ付SRAMあるいはパイプラインSR
AMと呼ばれている。
ここで半導体メモリにおけるパイプライン動作とは、読
み出し／書き込みリクエストの処理の過程を複数の独立
動作可能な小さな処理（以降ステージと呼ぶ）に分割
し、流れ作業的に複数のメモリリクエストを処理してい
くことを意味する。他方、パイプライン化されていない
半導体メモリとは、読み出し／書き込みリクエストを一
つ処理完了するごとに、次のリクエストを受理可能な状
態になることを基本とする半導体メモリである。すなわ
ちパイプライン化されていない半導体メモリでは、メモ
リに読み出し／書き込みリクエストを投入してから処理
が完了するまでの時間（以降メモリアクセスタイムと呼
ぶ）と、メモリに読み出し／書き込みリクエストを投入
することが出来る時間間隔（以降メモリサイクルタイム
と呼ぶ）がほぼ等しい。パイプラインメモリはメモリサ
イクルタイムがメモリアクセスタイムよりも短く、スル
ープットがパイプライン化されていないメモリよりも大
きいことを特徴とする。
み出し／書き込みリクエストの処理の過程を複数の独立
動作可能な小さな処理（以降ステージと呼ぶ）に分割
し、流れ作業的に複数のメモリリクエストを処理してい
くことを意味する。他方、パイプライン化されていない
半導体メモリとは、読み出し／書き込みリクエストを一
つ処理完了するごとに、次のリクエストを受理可能な状
態になることを基本とする半導体メモリである。すなわ
ちパイプライン化されていない半導体メモリでは、メモ
リに読み出し／書き込みリクエストを投入してから処理
が完了するまでの時間（以降メモリアクセスタイムと呼
ぶ）と、メモリに読み出し／書き込みリクエストを投入
することが出来る時間間隔（以降メモリサイクルタイム
と呼ぶ）がほぼ等しい。パイプラインメモリはメモリサ
イクルタイムがメモリアクセスタイムよりも短く、スル
ープットがパイプライン化されていないメモリよりも大
きいことを特徴とする。
例えばAMD社のAm9151はメモリからの読み出しデータの
出力段にラッチを設け、あるメモリ読み出しリクエスト
の処理結果であるデータをチップ外に出力中に、後読す
る読み出し／書き込みリクエストを同時処理する。ま
た、GigaBitLogic社の12G014は入力レジスタと出力レジ
スタを持ち、パイプライン動作が可能である。また、こ
の考え方をより発展させたものとしては特開昭61−1486
92号に、アドレスデコーダ・ドライバとメモリセルアレ
イの間にも一時記憶をもち、アドレスデコーダ・ドライ
バとメモリセルアレイでの処理をそれぞれ独立に動作可
能なステージとしたものが示されている。
出力段にラッチを設け、あるメモリ読み出しリクエスト
の処理結果であるデータをチップ外に出力中に、後読す
る読み出し／書き込みリクエストを同時処理する。ま
た、GigaBitLogic社の12G014は入力レジスタと出力レジ
スタを持ち、パイプライン動作が可能である。また、こ
の考え方をより発展させたものとしては特開昭61−1486
92号に、アドレスデコーダ・ドライバとメモリセルアレ
イの間にも一時記憶をもち、アドレスデコーダ・ドライ
バとメモリセルアレイでの処理をそれぞれ独立に動作可
能なステージとしたものが示されている。
（発明が解決しようとする問題点） しかしながら、かかるパイプラインメモリはパイプライ
ン化した各ステージを同期させて動作させることを特徴
とし、同期をとることはアクセスタイム増加の問題を招
く。また、この同期信号は半導体メモリの外部から供給
する必要があり（通常クロックが用いられる）、システ
ムに組み込まれる全メモリチップに同期信号を供給する
ことは装置全体のコスト、消費電力を増加させる。さら
に、従来の非同期にメモリアクセス・サイクルを開始で
きるパイプライン化されていないメモリとの互換性の問
題も残る。以下、アクセスタイム増加の問題点について
具体的に説明する。
ン化した各ステージを同期させて動作させることを特徴
とし、同期をとることはアクセスタイム増加の問題を招
く。また、この同期信号は半導体メモリの外部から供給
する必要があり（通常クロックが用いられる）、システ
ムに組み込まれる全メモリチップに同期信号を供給する
ことは装置全体のコスト、消費電力を増加させる。さら
に、従来の非同期にメモリアクセス・サイクルを開始で
きるパイプライン化されていないメモリとの互換性の問
題も残る。以下、アクセスタイム増加の問題点について
具体的に説明する。
パイプライン化と同期が招くアクセスタイム増加の問題
は、パイプラインを構成する各ステージの処理時間を、
互いに全く等しい時間にすることが困難であることに起
因する。例えば処理時間20nsecを要する第１のステージ
と、処理時間10nsecを要する第２のステージによってパ
イプラインが構成される場合、最小サイクル・タイムは
20nsec（最大処理時間を要する第１のステージの処理時
間）、同期信号も20nsec毎に与えることになる。ここで
アクセス・タイムはパイプラインが２段なので40nsec
（20nsec×２）となり、パイプライン化しなければ30ns
ecですむアクセス・タイムが、パイプライン化して同期
信号を与えることにより、10nsec遅くなることになる。
は、パイプラインを構成する各ステージの処理時間を、
互いに全く等しい時間にすることが困難であることに起
因する。例えば処理時間20nsecを要する第１のステージ
と、処理時間10nsecを要する第２のステージによってパ
イプラインが構成される場合、最小サイクル・タイムは
20nsec（最大処理時間を要する第１のステージの処理時
間）、同期信号も20nsec毎に与えることになる。ここで
アクセス・タイムはパイプラインが２段なので40nsec
（20nsec×２）となり、パイプライン化しなければ30ns
ecですむアクセス・タイムが、パイプライン化して同期
信号を与えることにより、10nsec遅くなることになる。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、アドレス信号を入力する入力回路と、この入力回路
から受けた前記アドレス信号を解読するアドレスデコー
ダ・ドライバと、このアドレスデコーダ・ドライバの出
力で示されるアドレスのメモリセルにデータの書き込み
をし又はそのアドレスからデータの読み出しをするメモ
リセルアレイと、このメモリセルアレイの出力信号を増
幅するセンスアンプと、このセンスアンプの出力をメモ
リ読み出し結果として出力する出力回路と、前記メモリ
セルアレイの読み出しと書き込みのタイミングを制御す
る読み出し／書き込み制御回路とを備える半導体メモリ
において、 前記アドレス入力回路の出力を記憶して前記アドレスデ
コーダ・ドライバに入力する第１の一時記憶回路と、 前記アドレスデコーダ・ドライバの出力であるデコード
されたアドレスを記憶して前記メモリセルアレイに入力
する第２の一時記憶回路と、 前記センスアンプの出力であるメモリ読み出し結果を記
憶して前記出力回路に入力する第３の一時記憶回路と、 先行するメモリ読み出し処理開始信号とは非同期に入力
される処理開始信号を入力される度、まず前記第１の一
時記憶回路に前記アドレス入力回路の出力をラッチし、
次に前記アドレスデコーダ・ドライバでの処理が確定す
るのと等しい遅延時間Ｄ１を経過した後に前記第２の一
時記憶回路にデコードされたアドレスをラッチし、次に
前記メモリセルアレイからの読み出し処理と前記センス
アンプでの処理が確定するのと等しい遅延時間Ｄ１＋Ｄ
２を経過した後に前記第３の一時記憶回路に前記センス
アンプの出力をラッチし、最後に前記出力回路を経てメ
モリ読み出し結果を出力することにより、複数のメモリ
読み出しを非同期に開始、かつ同時に処理する第１の機
能と、前記第１、第２及び第３の一時記憶回路を同期さ
せて動作させることによりメモリ読み出しを同期して複
数処理する第２の機能とを任意に切り換えて行う手段と
を備え、 前記複数メモリ読み出し非同期開始同時処理手段は、先
行するメモリ読み出し処理開始信号とは非同期に入力さ
れる前記処理開始信号に時間遅延Ｄ１及びＤ１＋Ｄ２を
与える遅延手段を備え、該遅延手段の出力により遅延時
間Ｄ１及びＤ１＋Ｄ２の経過の時を知り、これらの時に
前記デコードされたアドレス及び前記センスアンプの出
力をそれぞれラッチする ことを特徴とする。
は、アドレス信号を入力する入力回路と、この入力回路
から受けた前記アドレス信号を解読するアドレスデコー
ダ・ドライバと、このアドレスデコーダ・ドライバの出
力で示されるアドレスのメモリセルにデータの書き込み
をし又はそのアドレスからデータの読み出しをするメモ
リセルアレイと、このメモリセルアレイの出力信号を増
幅するセンスアンプと、このセンスアンプの出力をメモ
リ読み出し結果として出力する出力回路と、前記メモリ
セルアレイの読み出しと書き込みのタイミングを制御す
る読み出し／書き込み制御回路とを備える半導体メモリ
において、 前記アドレス入力回路の出力を記憶して前記アドレスデ
コーダ・ドライバに入力する第１の一時記憶回路と、 前記アドレスデコーダ・ドライバの出力であるデコード
されたアドレスを記憶して前記メモリセルアレイに入力
する第２の一時記憶回路と、 前記センスアンプの出力であるメモリ読み出し結果を記
憶して前記出力回路に入力する第３の一時記憶回路と、 先行するメモリ読み出し処理開始信号とは非同期に入力
される処理開始信号を入力される度、まず前記第１の一
時記憶回路に前記アドレス入力回路の出力をラッチし、
次に前記アドレスデコーダ・ドライバでの処理が確定す
るのと等しい遅延時間Ｄ１を経過した後に前記第２の一
時記憶回路にデコードされたアドレスをラッチし、次に
前記メモリセルアレイからの読み出し処理と前記センス
アンプでの処理が確定するのと等しい遅延時間Ｄ１＋Ｄ
２を経過した後に前記第３の一時記憶回路に前記センス
アンプの出力をラッチし、最後に前記出力回路を経てメ
モリ読み出し結果を出力することにより、複数のメモリ
読み出しを非同期に開始、かつ同時に処理する第１の機
能と、前記第１、第２及び第３の一時記憶回路を同期さ
せて動作させることによりメモリ読み出しを同期して複
数処理する第２の機能とを任意に切り換えて行う手段と
を備え、 前記複数メモリ読み出し非同期開始同時処理手段は、先
行するメモリ読み出し処理開始信号とは非同期に入力さ
れる前記処理開始信号に時間遅延Ｄ１及びＤ１＋Ｄ２を
与える遅延手段を備え、該遅延手段の出力により遅延時
間Ｄ１及びＤ１＋Ｄ２の経過の時を知り、これらの時に
前記デコードされたアドレス及び前記センスアンプの出
力をそれぞれラッチする ことを特徴とする。
（実施例） 以下、図面を参照しながら本発明の実施例について説明
する。
する。
第１図は本発明の一実施例を示す半導体メモリのブロッ
ク図である。図において、１〜４，７〜10，15はパイプ
ラインレジスタでありラッチで代用してもよい。入力レ
ジスタ１〜４はチップ外からの入力を受け取る。行アド
レス入力レジスタ１は行アドレス入力端子信号CAo〜CAi
を、列アドレス入力レジスタ２は列アドレス入力端子信
号RAo〜RAjを、書き込みデータ入力レジスタ３は書き込
みデータ入力端子信号DINo〜DINkを、制御信号入力レジ
スタ４は“書き込み可”入力端子信号▲▼を、それ
ぞれ受け取る。１〜４のパイプラインレジスタは18のセ
レクタ出力信号入力時に、各々入力データを取り込む。
ク図である。図において、１〜４，７〜10，15はパイプ
ラインレジスタでありラッチで代用してもよい。入力レ
ジスタ１〜４はチップ外からの入力を受け取る。行アド
レス入力レジスタ１は行アドレス入力端子信号CAo〜CAi
を、列アドレス入力レジスタ２は列アドレス入力端子信
号RAo〜RAjを、書き込みデータ入力レジスタ３は書き込
みデータ入力端子信号DINo〜DINkを、制御信号入力レジ
スタ４は“書き込み可”入力端子信号▲▼を、それ
ぞれ受け取る。１〜４のパイプラインレジスタは18のセ
レクタ出力信号入力時に、各々入力データを取り込む。
行アドレスデコーダ５は行アドレス入力レジスタ１に接
続される。また、列アドレスデコーダ６は列アドレス入
力レジスタ２に接続される。
続される。また、列アドレスデコーダ６は列アドレス入
力レジスタ２に接続される。
レジスタ７〜10はメモリチップ内の処理途中に設置した
パイプラインレジスタである。本実施例ではアドレスデ
コーダとメモリセルアレイ間に設置しているが、行アド
レスデコーダ及び列アドレスデコーダを２段階にわけて
その間に設置してもかまわない。また、複数段のパイプ
ラインレジスタを設けてもかまわない。７〜10の各パイ
プラインレジスタには、セレクタ19を経てデータ取り込
み信号が印加される。
パイプラインレジスタである。本実施例ではアドレスデ
コーダとメモリセルアレイ間に設置しているが、行アド
レスデコーダ及び列アドレスデコーダを２段階にわけて
その間に設置してもかまわない。また、複数段のパイプ
ラインレジスタを設けてもかまわない。７〜10の各パイ
プラインレジスタには、セレクタ19を経てデータ取り込
み信号が印加される。
メモリセルアレイ13は多数のスタティク型メモリセルを
アレイ上に構成したものである。
アレイ上に構成したものである。
書き込み回路11はメモリセルアレイ13への書き込みを行
う。
う。
読み出し／書き込み制御回路12は制御信号入力レジスタ
４と制御信号レジスタ10を介して受け取った“書き込み
可信号（▲▼）”に従い、読み出し可信号（RE）を
作成してセンスアンプ14に、また書き込み可信号（WE）
を作成して書き込み回路11に送出する。
４と制御信号レジスタ10を介して受け取った“書き込み
可信号（▲▼）”に従い、読み出し可信号（RE）を
作成してセンスアンプ14に、また書き込み可信号（WE）
を作成して書き込み回路11に送出する。
センスアンプ14はメモリセルアレイ13から読み出された
微弱な信号を検知してメモリ読み出し結果を確定させ
る。
微弱な信号を検知してメモリ読み出し結果を確定させ
る。
出力データレジスタ15はセンスアンプ14からメモリ読み
出し結果を受け取り、これを出力端子DOUTo〜DOUTkに送
出する。この出力レジスタ15には、セレクタ20を経てデ
ータ取り込み信号が印加される。
出し結果を受け取り、これを出力端子DOUTo〜DOUTkに送
出する。この出力レジスタ15には、セレクタ20を経てデ
ータ取り込み信号が印加される。
遅延回路16は、アドレスデコードに要する遅延時間＋パ
イプラインレジスタのセットアップタイムに等しい時間
D1だけStart信号に遅延を与え、Start信号の入力をして
から遅延時間D1後に、セレクタ19に取り込み信号を供給
し、また、その取り込み信号を遅延回路17の入力信号と
しても供給する。遅延回路17は、メモリセルアクセスと
センスに要する遅延時間＋パイプラインレジスタのセッ
トアップタイムに等しい時間D2だけ取り込み信号に時間
遅延を与える。したがって、遅延回路17は、遅延回路16
の出力の取り込み信号が入力されると、遅延時間D2後に
セレクタ20に取り込み信号を供給する。
イプラインレジスタのセットアップタイムに等しい時間
D1だけStart信号に遅延を与え、Start信号の入力をして
から遅延時間D1後に、セレクタ19に取り込み信号を供給
し、また、その取り込み信号を遅延回路17の入力信号と
しても供給する。遅延回路17は、メモリセルアクセスと
センスに要する遅延時間＋パイプラインレジスタのセッ
トアップタイムに等しい時間D2だけ取り込み信号に時間
遅延を与える。したがって、遅延回路17は、遅延回路16
の出力の取り込み信号が入力されると、遅延時間D2後に
セレクタ20に取り込み信号を供給する。
セレクタ18〜20はStart信号による非同期動作／CLK信号
による同期動作を切り換えるものである。
による同期動作を切り換えるものである。
第１図，第２図を参照して非同期動作時の読み出し操作
を説明する。
を説明する。
データの読み出し操作において、先ず、アドレス入力端
子CAo〜CAiに印加された行アドレスは、Start信号の立
ち上がりで行アドレス入力レジスタに取り込まれてその
出力となる。他方これと平行してアドレス入力端子RAo
〜RAiに印加された列アドレスもStart信号の立ち上がり
で列アドレス入力レジスタに取り込まれてその出力とな
る。
子CAo〜CAiに印加された行アドレスは、Start信号の立
ち上がりで行アドレス入力レジスタに取り込まれてその
出力となる。他方これと平行してアドレス入力端子RAo
〜RAiに印加された列アドレスもStart信号の立ち上がり
で列アドレス入力レジスタに取り込まれてその出力とな
る。
次にアドレス入力レジスタの出力は、遅延時間D1一次段
のパイプラインレジスタのセットアップタイムを要して
アドレスデコードされ、遅延時間D1後に行／列選択レジ
スタ７，８に取り込まれて出力となる。行アドレスは行
アドレスデコーダ５において、列アドレスは列アドレス
デコーダ６においてそれぞれデコードされる。
のパイプラインレジスタのセットアップタイムを要して
アドレスデコードされ、遅延時間D1後に行／列選択レジ
スタ７，８に取り込まれて出力となる。行アドレスは行
アドレスデコーダ５において、列アドレスは列アドレス
デコーダ６においてそれぞれデコードされる。
さらに、行／列選択レジスタの出力は、遅延時間D2−次
段のパイプラインレジスタのセットアップタイムを要し
てメモリセルアクセスを行い、センスされる。遅延時間
D2後に出力データレジスタ15に取り込まれてその出力と
なる。最後に、出力データレジスタ15の出力はチップ外
に送出される。
段のパイプラインレジスタのセットアップタイムを要し
てメモリセルアクセスを行い、センスされる。遅延時間
D2後に出力データレジスタ15に取り込まれてその出力と
なる。最後に、出力データレジスタ15の出力はチップ外
に送出される。
ここで第２図を用いて、データの読み出し操作における
非同期パイプライン動作を説明する。アドレス入力端子
CAo〜CAi，RAo〜RAjへのアドレス印加とStart信号によ
るメモリアクセスの起動間隔（メモリサイクルタイム）
の最低値は、チップ内の各パイプラインステージでの処
理遅延時間の最大値により定まる。本実施例において
は、パイプラインステージであるアドレスデコード処理
遅延よりも、メモリセルアレイとセンスによる処理遅延
が長い。従って、メモリセルアクセスとセンスによる遅
延時間にパイプラインレジスタのセットアップタイムを
加えた遅延時間D2がメモリサイクルタイムの最低値保証
となる。第２図においては、アドレスAlを入力した次サ
イクルでアドレスAmが印加されている。アドレスAlの入
力が先行するアドレス入力Alのデコードと衝突すること
はアドレス入力レジスタにより抑止される。同様にアド
レス入力レジスタの出力がAmとなった時点では、すでに
アドレスAlに対するデコード結果は行／列選択レジスタ
により保持され、メモリセルアクセスが開始されてい
る。パイプラインレジスタを境にした第１ステージ（チ
ップ外→アドレス入力レジスタ）、第２ステージ（アド
レス入力レジスタ→アドレスデコーダ→行／列選択レジ
スタ）、第３ステージ（行／列選択レジスタ→メモリセ
ルアレイ→センスアンプ→出力レジスタ）、第４ステー
ジ（出力レジスタ→チップ外）は独立に異なるメモリ読
み出しリクエストに対するサービスを行うことが可能で
ある。
非同期パイプライン動作を説明する。アドレス入力端子
CAo〜CAi，RAo〜RAjへのアドレス印加とStart信号によ
るメモリアクセスの起動間隔（メモリサイクルタイム）
の最低値は、チップ内の各パイプラインステージでの処
理遅延時間の最大値により定まる。本実施例において
は、パイプラインステージであるアドレスデコード処理
遅延よりも、メモリセルアレイとセンスによる処理遅延
が長い。従って、メモリセルアクセスとセンスによる遅
延時間にパイプラインレジスタのセットアップタイムを
加えた遅延時間D2がメモリサイクルタイムの最低値保証
となる。第２図においては、アドレスAlを入力した次サ
イクルでアドレスAmが印加されている。アドレスAlの入
力が先行するアドレス入力Alのデコードと衝突すること
はアドレス入力レジスタにより抑止される。同様にアド
レス入力レジスタの出力がAmとなった時点では、すでに
アドレスAlに対するデコード結果は行／列選択レジスタ
により保持され、メモリセルアクセスが開始されてい
る。パイプラインレジスタを境にした第１ステージ（チ
ップ外→アドレス入力レジスタ）、第２ステージ（アド
レス入力レジスタ→アドレスデコーダ→行／列選択レジ
スタ）、第３ステージ（行／列選択レジスタ→メモリセ
ルアレイ→センスアンプ→出力レジスタ）、第４ステー
ジ（出力レジスタ→チップ外）は独立に異なるメモリ読
み出しリクエストに対するサービスを行うことが可能で
ある。
以上により、メモリアクセスタイムよりも短いメモリサ
イクルタイムで次々とメモリ読み出しを行うことが可能
であり、かつ、メモリアクセスサイクルを先行するリク
エストとは非同期に開始することが可能であることを示
した。本発明では、直列に接続された各パイプラインス
テージでの処理遅延時間とパイプラインレジスタのセッ
トアップタイムの総和によってのみメモリアクセスタイ
ムは定まる。他方、同期型のパイプラインメモリでは、
（直列に接続されたパイプラインステージ中の最大遅延
時間＋パイプラインレジスタのセットアップタイム）×
チップ内にステージ段数によってメモリアクセスタイム
が定まる。このことは同期型パイプラインメモリで各パ
イプラインステージの処理時間を互いに等しく出来ない
場合、パイプライン化することによる分割損を生じるこ
とを意味する。本発明による非同期動作時のパイプライ
ンメモリではこのような欠点を有しない。
イクルタイムで次々とメモリ読み出しを行うことが可能
であり、かつ、メモリアクセスサイクルを先行するリク
エストとは非同期に開始することが可能であることを示
した。本発明では、直列に接続された各パイプラインス
テージでの処理遅延時間とパイプラインレジスタのセッ
トアップタイムの総和によってのみメモリアクセスタイ
ムは定まる。他方、同期型のパイプラインメモリでは、
（直列に接続されたパイプラインステージ中の最大遅延
時間＋パイプラインレジスタのセットアップタイム）×
チップ内にステージ段数によってメモリアクセスタイム
が定まる。このことは同期型パイプラインメモリで各パ
イプラインステージの処理時間を互いに等しく出来ない
場合、パイプライン化することによる分割損を生じるこ
とを意味する。本発明による非同期動作時のパイプライ
ンメモリではこのような欠点を有しない。
以上に第１図，第２図を参照して非同期動作時のメモリ
の読み出し操作を説明した。
の読み出し操作を説明した。
次に、第１図，第３図を参照して非同期動作時の書き込
み操作を説明する。
み操作を説明する。
データの書き込み操作において、先ず、アドレス入力端
子CAo〜CAiに印加された行アドレスは、Start信号の立
ち上がりで行アドレス入力レジスタ１に取り込まれて出
力となる。他方これと平行してアドレス入力端子RAo〜R
Ajに印加された列アドレスもStart信号の立ち上がりで
列アドレス入力レジスタ２に取り込まれて出力となる。
子CAo〜CAiに印加された行アドレスは、Start信号の立
ち上がりで行アドレス入力レジスタ１に取り込まれて出
力となる。他方これと平行してアドレス入力端子RAo〜R
Ajに印加された列アドレスもStart信号の立ち上がりで
列アドレス入力レジスタ２に取り込まれて出力となる。
次にアドレス入力レジスタの出力は遅延時間D1−次段の
パイプラインレジスタのセットアップタイムの時間を要
してアドレスデコードされ、遅延時間D2後に行／列選択
レジスタ７，８に取り込まれて出力となる。
パイプラインレジスタのセットアップタイムの時間を要
してアドレスデコードされ、遅延時間D2後に行／列選択
レジスタ７，８に取り込まれて出力となる。
一方、メモリに書き込まれるデータ自身であるが、本実
施例ではアドレス入力時刻と同じタイミングで書き込み
データ入力端子DINo〜DINkに印加している。書き込みデ
ータはアドレスと同様にStart信号の立ち上がりで書き
込みデータ入力レジスタの出力となる。また、遅延時間
D1−次段のパイプラインレジスタのセットアップタイム
経過した時点で書き込みデータレジスタに取り込まれ
る。パイプラインレジスタである書き込みデータ入力レ
ジスタ３と書き込みデータレジスタ９の間には特に大き
な遅延を要するような処理は含まれないので、レジスタ
を１段にして、書き込みデータの入力タイミングをD1時
間だけ遅らせてもかまわない。
施例ではアドレス入力時刻と同じタイミングで書き込み
データ入力端子DINo〜DINkに印加している。書き込みデ
ータはアドレスと同様にStart信号の立ち上がりで書き
込みデータ入力レジスタの出力となる。また、遅延時間
D1−次段のパイプラインレジスタのセットアップタイム
経過した時点で書き込みデータレジスタに取り込まれ
る。パイプラインレジスタである書き込みデータ入力レ
ジスタ３と書き込みデータレジスタ９の間には特に大き
な遅延を要するような処理は含まれないので、レジスタ
を１段にして、書き込みデータの入力タイミングをD1時
間だけ遅らせてもかまわない。
最後に、行／列選択レジスタの出力により選択されたメ
モリセルは、遅延時間D2内に書き込みデータレジスタ値
を書き込まれ、書き込み操作を終了する。
モリセルは、遅延時間D2内に書き込みデータレジスタ値
を書き込まれ、書き込み操作を終了する。
以上に第１図，第３図を参照して非同期動作時のメモリ
の書き込み操作を説明した。
の書き込み操作を説明した。
最後にメモリへの読み出し操作と書き込み操作を混在さ
せて非同期にメモリへの処理を行った場合を第４図に示
す。第４図はアドレスAlへの読み出し、アドレスAmへの
書き込み、アドレスAnへの読み出し、をパイプライン処
理で連続的に行った場合のタイミングであり、連続動作
が可能であることを示している。また、CLK信号による
同期動作は18〜20のセレクタでCLKからの信号を選択す
ることで動作し、同期動作時に与えられるCLK信号の周
波数（メモリサイクルタイム）は、直列に接続されたパ
イプラインステージ中の最大遅延時間＋パイプラインレ
ジスタのセットアップタイムにより定められる。同期動
作時の、メモリ読み出し／書き込み、さらに連続動作さ
せた時のタイミングを各々第５図，第６図，第７図に示
す。
せて非同期にメモリへの処理を行った場合を第４図に示
す。第４図はアドレスAlへの読み出し、アドレスAmへの
書き込み、アドレスAnへの読み出し、をパイプライン処
理で連続的に行った場合のタイミングであり、連続動作
が可能であることを示している。また、CLK信号による
同期動作は18〜20のセレクタでCLKからの信号を選択す
ることで動作し、同期動作時に与えられるCLK信号の周
波数（メモリサイクルタイム）は、直列に接続されたパ
イプラインステージ中の最大遅延時間＋パイプラインレ
ジスタのセットアップタイムにより定められる。同期動
作時の、メモリ読み出し／書き込み、さらに連続動作さ
せた時のタイミングを各々第５図，第６図，第７図に示
す。
（発明の効果） 以上の通り、本発明による半導体メモリは、メモリ読み
出しを非同期に開始、かつ同時に複数処理することが可
能である。また上記第１〜第４のパイプラインレジスタ
にCLKからの同期信号を与えることで同期動作させるこ
とも可能である。
出しを非同期に開始、かつ同時に複数処理することが可
能である。また上記第１〜第４のパイプラインレジスタ
にCLKからの同期信号を与えることで同期動作させるこ
とも可能である。
第１図は本発明の一実施例を示すブロック図、第２図は
データ読み出し動作時における各部信号のタイミングチ
ャート、第３図はデータ書き込み時における各部信号の
タイミングチャート、第４図はデータ読み出しと書き込
みを交互に連続的に行う場合における各部信号のタイミ
ングチャート、第５図は同期動作時のメモリ読み出しに
おける各部信号のタイミングチャート、第６図は同期動
作時のメモリ書き込みにおける各部信号のタイミングチ
ャート、第７図は同期動作時の連続動作における各部信
号のタイミングチャートである。 第１図において、１〜４，７〜10，15はパイプラインレ
ジスタ、１は行アドレス入力レジスタ、２は列アドレス
入力レジスタ、３は書き込みデータ入力レジスタ、４は
制御信号入力レジスタ、５は行アドレスデコーダ、６は
列アドレスデコーダ、７は行選択レジスタ、８は列選択
レジスタ、９は書き込みデータレジスタ、10は制御信号
レジスタ、11は書き込み回路、12は読み出し／書き込み
制御回路、13はメモリセルアレイ、14はセンスアンプ、
15は出力データレジスタ、16はアドレスデコーダの処理
遅延時間＋パイプラインレジスタのセットアップタイム
に等しい遅延時間D1を生成する遅延回路、17はメモリセ
ルアクセスとセンスに要する遅延時間＋パイプラインレ
ジスタのセットアップタイムに等しい遅延時間D2を生成
する遅延回路、18〜20は同期／非同期動作モードを切り
換えるためのセレクタである。
データ読み出し動作時における各部信号のタイミングチ
ャート、第３図はデータ書き込み時における各部信号の
タイミングチャート、第４図はデータ読み出しと書き込
みを交互に連続的に行う場合における各部信号のタイミ
ングチャート、第５図は同期動作時のメモリ読み出しに
おける各部信号のタイミングチャート、第６図は同期動
作時のメモリ書き込みにおける各部信号のタイミングチ
ャート、第７図は同期動作時の連続動作における各部信
号のタイミングチャートである。 第１図において、１〜４，７〜10，15はパイプラインレ
ジスタ、１は行アドレス入力レジスタ、２は列アドレス
入力レジスタ、３は書き込みデータ入力レジスタ、４は
制御信号入力レジスタ、５は行アドレスデコーダ、６は
列アドレスデコーダ、７は行選択レジスタ、８は列選択
レジスタ、９は書き込みデータレジスタ、10は制御信号
レジスタ、11は書き込み回路、12は読み出し／書き込み
制御回路、13はメモリセルアレイ、14はセンスアンプ、
15は出力データレジスタ、16はアドレスデコーダの処理
遅延時間＋パイプラインレジスタのセットアップタイム
に等しい遅延時間D1を生成する遅延回路、17はメモリセ
ルアクセスとセンスに要する遅延時間＋パイプラインレ
ジスタのセットアップタイムに等しい遅延時間D2を生成
する遅延回路、18〜20は同期／非同期動作モードを切り
換えるためのセレクタである。
Claims (2)
- 【請求項１】アドレス信号を入力する入力回路と、この
入力回路から受けた前記アドレス信号を解読するアドレ
スデコーダ・ドライバと、このアドレスデコーダ・ドラ
イバの出力で示されるアドレスのメモリセルにデータの
書き込みをし又はそのアドレスからデータの読み出しを
するメモリセルアレイと、このメモリセルアレイの出力
信号を増幅するセンスアンプと、このセンスアンプの出
力をメモリ読み出し結果として出力する出力回路と、前
記メモリセルアレイの読み出しと書き込みのタイミング
を制御する読み出し／書き込み制御回路とを備える半導
体メモリにおいて、 前記アドレス入力回路の出力を記憶して前記アドレスデ
コーダ・ドライバに入力する第１の一時記憶回路と、 前記アドレスデコーダ・ドライバの出力であるデコード
されたアドレスを記憶して前記メモリセルアレイに入力
する第２の一時記憶回路と、 前記センスアンプの出力であるメモリ読み出し結果を記
憶して前記出力回路に入力する第３の一時記憶回路と、 先行するメモリ読み出し処理開始信号とは非同期に入力
される処理開始信号を入力される度、まず前記第１の一
時記憶回路に前記アドレス入力回路の出力をラッチし、
次に前記アドレスデコーダ・ドライバでの処理が確定す
るのと等しい遅延時間Ｄ１を経過した後に前記第２の一
時記憶回路にデコードされたアドレスをラッチし、次に
前記メモリセルアレイからの読み出し処理と前記センス
アンプでの処理が確定するのと等しい遅延時間Ｄ１＋Ｄ
２を経過した後に前記第３の一時記憶回路に前記センス
アンプの出力をラッチし、最後に前記出力回路を経てメ
モリ読み出し結果を出力することにより、複数のメモリ
読み出しを非同期に開始、かつ同時に処理する第１の機
能と、前記第１、第２及び第３の一時記憶回路を同期さ
せて動作させることによりメモリ読み出しを同期して複
数処理する第２の機能とを任意に切り換えて行う手段と
を備え、 前記複数メモリ読み出し非同期開始同時処理手段は、先
行するメモリ読み出し処理開始信号とは非同期に入力さ
れる前記処理開始信号に時間遅延Ｄ１及びＤ１＋Ｄ２を
与える遅延手段を備え、該遅延手段の出力により遅延時
間Ｄ１及びＤ１＋Ｄ２の経過の時を知り、これらの時に
前記デコードされたアドレス及び前記センスアンプの出
力をそれぞれラッチする ことを特徴とする半導体メモリ。 - 【請求項２】前記第１〜第３の各一時記憶回路は、制御
信号に応じて入力信号を一時記憶して出力するか、又は
入力信号を記憶することなくそのまま通過させることを
特徴とする特許請求の範囲第１項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548387A JPH0614435B2 (ja) | 1987-11-24 | 1987-11-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548387A JPH0614435B2 (ja) | 1987-11-24 | 1987-11-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137489A JPH01137489A (ja) | 1989-05-30 |
| JPH0614435B2 true JPH0614435B2 (ja) | 1994-02-23 |
Family
ID=17821191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29548387A Expired - Lifetime JPH0614435B2 (ja) | 1987-11-24 | 1987-11-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614435B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04105297A (ja) * | 1990-08-27 | 1992-04-07 | Hitachi Ltd | 同期式スタティックｒａｍ |
| JP3504104B2 (ja) * | 1997-04-03 | 2004-03-08 | 富士通株式会社 | シンクロナスｄｒａｍ |
-
1987
- 1987-11-24 JP JP29548387A patent/JPH0614435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137489A (ja) | 1989-05-30 |
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