JP2615050B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、ビットマップ
・ディスプレイのフレームバッファに用いて好適な半導
体メモリに関するものである。

〔従来の技術〕

従来、ビットマップ・ディスプレイのフレームバッフ
ァに用いられる半導体メモリは、大量の画素ビットデー
タを高速に読出し又は書き込む必要があるため、複数系
統のアクセス手段を持ち、ランダムアクセスとシリアル
アクセスが同時に可能なものが開発されている。この種
の半導体メモリの例として、日経エレクトロニクス,198
5年５月20日号，第195〜219頁「内外メーカが一斉に参
入する画像用256Kデュアルポートメモリ」と題する文献
に論じられているものがある。この文献の第205頁，図
６にはシリアル入力機能の付いていないデュアルポート
メモリの内部ブロック図が示され、また、第210頁，図1
0には、このようなデュアルポートメモリにシリアル入
力機能を付加した場合の動作タイミング図が示されてい
る。ここに示されているシリアル入力機能は、シリアル
出力を中止し、シリアルポートを出力モードに切り替え
た後に、シリアルデータレジスタに任意長の書き込みデ
ータをシリアルに入力し、シリアルデータからメモリセ
ルアレイへのデータ転送サイクルを実行することにより
実現している。この機能を使用することにより、任意の
複数ビットの同時書き込みが可能となり、更に、前記デ
ータ転送サイクルを異なる行アドレスについて連続して
実行することにより、任意の矩形領域を高速にクリアす
ることが可能となる。

また、前記文献の第215頁，図13には複数ビットの同
時書き込みをシリアル出力を止めずに実行できるデュア
ルポートメモリの内部ブロック図が示されている。ここ
で示された方法は、シリアルデータレジスタとランダム
ポートからの入力データとの切り替えを行うセレクタを
設け、データ転送サイクルの列アドレスでセレクタをラ
ンダムポートからの入力データ選択モードに指定すると
共に、同時にビット長，列アドレスを指定することによ
りシリアル出力を止めることなく、複数ビットの同時書
き込みを実現している。この場合、シリアルデータレジ
スタへの書き込みのデータのシリアル入力が不要である
が、列アドレス信号を使用してビット長を指定する方法
であるため、ビット長は16,32,64,128ビットの４種に限
定されている。また、この場合にも、データ転送サイク
ルを異なる行アドレスについて連続して実行することに
より、前記４種類のビット長の矩形領域を高速にクリア
することが可能である。

〔発明が解決しようとする問題点〕

しかしながら、前記従来技術に示されたようなデュア
ルポートメモリは、マルチウインドウ機能を有するビッ
トマップ・ディスプレイのフレームバッファに使用する
場合、シリアル出力を中断することなく、且つ任意のビ
ット長の矩形領域（ウインドウ）内を高速にクリアする
必要があるという点について配慮がされていない。

すなわち、前記従来技術で述べた如く、前記文献の第
210頁，図10に示されている方法では、シリアル出力中
はメモリセルをクリアする（複数ビットの同時書き込み
を実行するためのデータのシリアル入力，内部データ転
送を行う）ことができず、クリア動作はメモリがシリア
ル出力をしない帰線期間等のタイミングを選択して実行
する必要があり、高速にクリア動作ができないという問
題があった。また、前記文献の第215頁、図13に示され
ている方法は、同時書き込みビット数が４種類に限定さ
れており、任意のビット長の領域をクリアできないとい
う問題があった。

本発明は、前記問題点を解決するためになされたもの
である。

本発明の目的は、簡単な回路構成で、任意ビット長の
領域を高速にクリアできる半導体メモリを提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題を解決するための手段〕

前記目的を達成するため本発明においては、半導体メ
モリにおいて、複数の記憶素子をＭ行、Ｎ列に配列した
記憶手段と、前記記憶手段の列位置と対応する記憶エリ
アを有し、前記記憶手段への書き込み許可領域の始点で
ある第１の列位置と、終点である列位置を１つ進めた第
２の列位置とを保持する第１のレジスタと、前記第１の
レジスタの２番目の記憶エリアからＮ番目の記憶エリア
に対応して設けられる（Ｎ−１）個の排他的論理和回路
を具備し、第１番目の排他的論理和回路で、前記第１の
レジスタの１番目の記憶エリアの出力と、前記第１のレ
ジスタの２番目の記憶エリアの出力との排他的論理和を
とり、２番目の排他的論理和回路から（Ｎ−１）番目の
排他的論理和回路で、１つ前の排他的論理和回路の出力
と、前記第１のレジスタの対応する記憶エリアからの出
力との排他的論理和をとり、前記第１のレジスタに保持
された第１の列位置と第２の列位置とから、前記始点と
終点の間を書き込み許可領域とするフラグを生成するラ
イトフラグ生成回路と、前記ライトフラグ生成回路で生
成された前記記憶手段への書き込みの可否を示すフラグ
を一時記憶する一時記憶手段とを有し、前記一時記憶手
段のフラグにしたがって書き込みを行う列位置を複数同
時に選択し、書き込みデータを記憶手段の列方向に同時
に転送して書き込むことを主な特徴とする。

〔作用〕

前記手段によれば、記憶手段の列位置と対応する記憶
エリアを有する第１のレジスタに、記憶手段への書き込
み許可領域の始点である第１の列位置と、終点である列
位置を１つ進めた第２の列位置とを保持し、排他的論理
和回路で構成されるライトフラグ生成回路で、第１のレ
ジスタに保持された第１の列位置と第２の列位置とか
ら、始点と終点の間を書き込み許可領域とするフラグを
生成し、このライトフラグ生成回路で生成された記憶手
段への書き込みの可否を示すフラグを、一時記憶手段に
一時記憶し、一時記憶手段のフラグに従って書き込みを
行う列位置を複数同時に選択し、書き込みデータを記憶
手段の列方向に同時に転送して書き込むようにしたの
で、記憶手段の列方向に任意のビット長の同時書き込み
が可能となる。

〔実施例〕

以下、図面を用いて本発明の一実施例を具体的に説明
する。

第１図は、本発明の一実施例を示す半導体メモリのブ
ロック図、第２図は第１図に示した実施例の動作を示す
タイムチャート、第３図は第２図に示したタイムチャー
トの動作を規定する信号レベルの組み合せを示す図であ
る。

第１図において、列デコーダ１は、カラムアドレス
（AY）をデコードし、出力信号（Y0〜Y255）を出力し、
列デコーダ１からの出力信号（Y0〜Y255）は、ポインタ
レジスタ３とセレクタ６の両方に入力される。

ホインタレジスタ３は、列デコーダ１からの出力信号
（Y0〜Y255）の内、選択された１つの信号により、ポイ
ンタレジスタ３の対応するビットが“1"に設定される。

第１図に示すポインタレジスタ３は、例えば、このよ
うなポインタセットサイクルを２回実行して、列デコー
ダ１からの出力信号（Y1）および出力信号（Y5）に対応
する、ポインタレジスタ３のY1番目およびY5番目のビッ
トが“1"に設定された状態を示している。

ライトフラグ生成回路４は、ポインタレジスタ３から
の出力信号を入力とし、ポインタレジスタ３の“1"に設
定されたビット間を連続して、“1"に設定するための回
路であり、第１図に示す如く、排他的論理和ゲート12で
構成されている。

このライトフラグ生成回路４の動作は、ポインタレジ
スタ３のY0番目の出力と、ポインタレジスタ３のY1番目
の出力とを、排他的論理和ゲート12で排他的論理和をと
り、その出力を、ライトフラグ生成回路４のY1番目の出
力とし、また、ライトフラグ生成回路４のY1番目の出力
とポインタレジスタ３のY2番目の出力とを、排他的論理
和ゲート12で排他的論理和をとり、その出力を、ライト
フラグ生成回路４のY2番目の出力とし、以下同様にし
て、列デコーダ１からの出力信号に対応する、ポインタ
レジスタ３のY255番目の出力まで行うことにより、“1"
に設定されたビット間を連続して、“1"（フラグ設定状
態）にすることである。

ライトフラグレジスタ５は、前記ライトフラグ生成回
路４からの出力信号を保持する回路であり、フラグセッ
ト信号（FSET）により前記ライトフラグ生成回路４から
の出力信号（フラグ）をラッチする。

第１図に示すライトフラグレジスタ５は、ポインタレ
ジスタ３のY1番目とY5番目からの出力により、ライトフ
ラグレジスタ５のY1番目〜Y4番目のビットに連続してフ
ラグが生成されたことを示している。

ここで、注意すべきことは、終点ポインタ（第１図で
はY5）はフラグを設定したい終点ビット、即ち、同時書
き込みしたいビット列の最終列アドレスより１アドレス
進んだ列アドレスにポインタを設定する必要があること
である。

セレクタ６は、ライトフラグレジスタ５の出力信号
と、列デコーダ１の出力信号のどちらかの一方を選択し
て出力する回路であり、選択信号（SEL）により制御さ
れる。

データ転送ゲート７は、セレクタ６で選択されたライ
トフラグレジスタ５または列デコーダ１からの出力信号
で選択されたビットに対応するゲートを開き、書き込み
データ（DIN）を、メモリセルアレイ８に入力する。

行デコーダ９は、行アドレス（AX）をデコードして、
出力信号（X0〜X255）を出力する。

メモリセルアレイ８は、行デコーダ９からの出力信号
（X0〜X255）の内の選択された１本の出力信号で指定さ
れる行線と、データ転送ゲート７で選択された列線の交
点のメモリセルに、書き込みデータ（DIN）を書き込
む。シリアルデータレジスタ10,データセレクタ11は、
シリアルポートへの読み出しデータSDを制御するための
回路であり、従来技術におけるデュアルポートメモリと
同一であるため説明は省略する。

次に、第２図を用いて複数ビット同時書き込みの動作
例を説明する。

第２図において、ロウアドレスストローブ信号RAS
（以下、単にRASと略す），カラムアドレスストローブ
信号CAS（以下、単にCASと略す），ライトイネーブル信
号WE（以下、単にWEと略す），ブロックライト指定信号
BW（以下、単にBWと略す）は外部から与えられる制御信
号であり、制御回路２に入力される。RAS、CAS、WEは、
一般のMOSダイナミックメモリの制御信号として当業者
には周知の制御信号であるので、RAS、CAS、WEによる基
本的な動作の詳細な説明は省略する。BWは、複数ビット
の同時書き込みモードと通常の動作モードを区別する信
号である。第３図は、複数ビットの同時書き込みを実行
するために必要な動作モードの各サイクルと対応して、
RAS立下り時のCAS,WE,BWの信号レベルの状態を示したも
のである。各動作サイクルを区別するために、CASとWE
の信号レベルの組み合せを使用している。

第２図のタイムチャートを参照して動作を説明する。
まず、リセットサイクルでは、RAS立ち下がり時に、CA
S、WE、BWが全てLowレベルであることを検出してリセッ
ト信号（RST）を発生し、ポインタレジスタ３をリセッ
トする。

次に、ポインタセットサイクル１では、RAS立ち下が
り時に、CAS、WEがHighレベル、BWがLowレベルであるこ
とを検出した後、RAS立ち下がり時に、列アドレス（AY
i）を取り込み、列デコーダ１でデコードして、ポイン
タレジスタ３の列アドレス（AYi）で選択されるビット
を“1"に設定、即ち、ポインタレジスタ３の列アドレス
（AYi）で選択されるビットにポインタをセットする。

同様に、ポインタセットサイクル２においては、列ア
ドレス（AYi）を取り込み、ポインタセットレジスタ３
にセットする。

フラグ生成サイクルでは、RAS立ち下がり時に、CAS、
BWがLowレベル、WEがHighレベルであることを検出し
て、RAS立ち下がり時に、フラグセット信号（FSET）を
発生し、ライトフラグ生成回路４で生成されたフラグ
を、ライトフラグレジスタ５にラッチする。

次に、ライトサイクルでは、RAS立ち下がり時に、CAS
がHighレベル、WE、BWがLowレベルであることを検出す
ると共に、行アドレス（AXm）を取り込み、行デコーダ
９でデコードして、指定された行線の、ライトフラグレ
ジスタ５で指定される複数ビットの列に同時に書き込み
データ（DIN）を書き込む。

この時、制御回路２からセレクタ選択信号（SEL）が
発生し、このセレクタ選択信号（SEL）により、セレク
タ６は、ライトフラグレジスタ５の出力信号を選択す
る。

このライトサイクルは、第２図に示すように、続いて
異なる次の行アドレス（AXm）について連続して実行す
ることができる。

このように、本発明の実施例によれば、例えば連続し
た列方向のＭビットの同時書き込み動作を、行アドレス
を＋１しながら順次Ｎ回繰り返すことにより、Ｍ×Ｎビ
ットの矩形領域を全て“0"または“1"にすることができ
る。即ち、Ｍ×Ｎの矩形領域を高速にクリアすることが
できる。

尚、この動作は全てランダムポート側で制御するの
で、シリアルポートの動作とは独立して非同期に実行す
ることができる。

第４図は本発明の他の実施例を示す半導体メモリのブ
ロック図である。第４図において、第１図と同一機能の
ものは同一符号を付して示し、その繰り返しの説明は省
略する。第５図は第４図に示した実施例の動作を示すタ
イムチャートである。

第４図に示す半導体メモリは、ポインタレジスタ３の
入力端子に列デコーダ１の出力を接続するのではなく、
メモリセルアレイ８の出力の１行分の読み出しデータ
（RD0〜RD255）を接続した点で、前記第１図に示す半導
体メモリと相違する。

このような構成において、ポインタレジスタ３への列
アドレスポインタの設定は、メモリセルアレイ８の任意
の１行にポインタデータを書き込んでおき、その１行分
の読み出しデータ（RD0〜RD255）を同時にポインタレジ
スタ３に転送することにより設定することを可能として
いる。

次に、第５図を用いて複数ビット同時書き込みの動作
例を説明する。

ノーマルライトサイクル１では、RAS立ち下がり時
に、BWがHighレベルであることを検出して、通常の書き
込み動作を行う。

即ち、行アドレス（AXr）、列アドレス（AYi）で選択
されるメモリセルにポインタを書き込む。

同様に、ノーマルライトサイクル２においては、行ア
ドレス（AXr）、列アドレス（AYj）で選択されるメモリ
セルにポインタを書き込む。

次に、ポインタセットサイクルでは、RAS立ち下がり
時に、BWがLowレベル、CAS、WEがHighレベルであること
を検出すると共に、行アドレス（AXr）を取り込む。

行デコーダ９が、行アドレス（AXr）をデコードし、
メモリセルアレイ８の１本の行を選択すると、そこに接
続されているメモリセル13のデータが読み出される。

ここで、CASをHighレベルからLowレベルにすることに
より、ポインタセット信号（PSET）を発生し、１行分の
読み出しデータ（RD0〜RD255）をポインタレジスタ３に
セットする。次のフラグ生成サイクル以降の動作は、第
２図で説明した前述の動作と同じである。このように、
第４図に示した実施例においても第１図に示した実施例
と同様に、任意の複数ビットの同時書き込を実行するこ
とができる。

以上の実施例においては、メモリセルアレイは256×2
56の場合について示したが、これに限定されるものでは
ない。また、書き込みデータ入力は１ビットの場合につ
いて示したが、これに限定されるものではなく、複数ビ
ット構成の場合についても同様に実現できる。また、ポ
インタレジスタのポインタ設定は始点と終点の２点の場
合について説明したが、これに限定されるものではな
く、端部のみを指定する１点のみの設定、または３点以
上のポインタを設定することが可能である。更にまた、
ポインタセットサイクルは、従来より公知であるページ
モード動作を用いて、高速に実行することができる。ま
た、第２図および第３図に示した信号の組み合せは、こ
れに限定されるものではない。更に、ブロックライト指
定信号BWは説明の適宜上使用したものであり、従来のデ
ュアルポートメモリに使用されている信号だけのタイミ
ングの組み合せで代行することもできる。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、半導体メモ
リにおいて、列方向の連続した複数ビットの同時書き込
み範囲を、始点および終点ポインタで設定し、メモリの
列方向の任意の複数ビットの同時書き込みができるよう
にしたので、簡単な回路構成で、任意のビット長の領域
を高速にクリアすることが可能である。また、この列方
向の任意の複数ビットの同時書き込みは列方向に連続し
て行うことができるので、任意の矩形領域を高速にクリ
アできる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体メモリのブロック
図、 第２図は第１図に示す実施例の動作を説明するタイムチ
ャート、 第３図は動作モードを規定する信号レベルの組み合せを
示す図、 第４図は本発明の他の実施例の半導体メモリのブロック
図、 第５図は第４図に示す他の実施例の動作を説明するタイ
ムチャートである。 図中、１……列デコーダ、２……制御回路、３……ポイ
ンタレジスタ、４……ライトフラグ生成回路、５……ラ
イトフラグレジスタ、６……セレクタ、７……データ転
送ゲート、８……メモリセルアレイ、９……行デコー
ダ、10……シリアルデータレジスタ、11……データセレ
クタである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の記憶素子をＭ行、Ｎ列に配列した記
   憶手段と、 前記記憶手段の列位置と対応する記憶エリアを有し、前
   記記憶手段への書き込み許可領域の始点である第１の列
   位置と、終点である列位置を１つ進めた第２の列位置と
   を保持する第１のレジスタと、 前記第１のレジスタの２番目の記憶エリアからＮ番目の
   記憶エリアに対応して設けられる（Ｎ−１）個の排他的
   論理和回路を具備し、第１番目の排他的論理和回路で、
   前記第１のレジスタの１番目の記憶エリアの出力と、前
   記第１のレジスタの２番目の記憶エリアの出力との排他
   的論理和をとり、２番目の排他的論理和回路から（Ｎ−
   １）番目の排他的論理和回路で、１つ前の排他的論理和
   回路の出力と、前記第１のレジスタの対応する記憶エリ
   アからの出力との排他的論理和をとり、前記第１のレジ
   スタに保持された第１の列位置と第２の列位置とから、
   前記始点と終点の間を書き込み許可領域とするフラグを
   生成するライトフラグ生成回路と、 前記ライトフラグ生成回路で生成された前記記憶手段へ
   の書き込みの可否を示すフラグを一時記憶する一時記憶
   手段とを有し、 前記一時記憶手段のフラグにしたがって書き込みを行う
   列位置を複数同時に選択し、書き込みデータを記憶手段
   の列方向に同時に転送して書き込むこと特徴とする半導
   体メモリ。