JPH0554636A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ダブルバッファセレクト機能を有するビデオ
ＲＡＭ１において、上位側シリアルレジスタ１６および
下位側シリアルレジスタ１７を交互にアクセスした場合
でも、各シリアルレジスタにおいて連続する番地からデ
ータがシリアルに出力されることを可能にすることであ
る。 【構成】 上位側シリアルレジスタ１６に対応する上位
側シリアルセレクタ２５および下位側シリアルレジスタ
１７に対応する下位側シリアルセレクタ２６を設ける。
上位側シリアルセレクタ２５にはシリアルクロック信号
ＳＣ１が与えられ、下位側シリアルセレクタ２６にはシ
リアルクロック信号ＳＣ２が与えられる。ダブルバッフ
ァセレクト信号ＤＢＳに従ってシリアルクロック信号Ｓ
Ｃ１，ＳＣ２の一方が変化する。それにより、シリアル
セレクタ２５，２６の一方のみがインクリメントされ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ランダムアクセスおよびシリアルアクセスが
可能なデュアルポートメモリに関する。

【０００２】

【従来の技術】近年の画像処理技術の発展に従って、た
とえば、パーソナルコンピュータのＣＲＴ（Ｃａｔｈｏ
ｄ Ｒａｙ Ｔｕｂｅ）上のカラー表示、ＣＡＤ（Ｃｏ
ｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムに
おける三次元表示、画像の拡大および縮小、画面のマル
チウィンドウ化および解像度の向上のための技術開発が
急速に進んでいる。加えて、スーパーコンピュータによ
る数値計算結果を表示するためのコンピュータグラフィ
ックスなども注目されている。

【０００３】このような状況の下で、デジタル画像信号
を記憶するための種々のビデオメモリ装置が開発されて
きた。画像データを記憶するために最適化されたランダ
ムアクセスメモリとして、ビデオＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。この
ビデオＲＡＭは、ランダムアクセスおよびシリアルアク
セスが可能なデュアルポートメモリからなる。

【０００４】図９は、ビデオＲＡＭの概要を示すブロッ
ク図である。このビデオＲＡＭ１は、画像データを記憶
するためのランダムアクセス可能なダイナミックメモリ
セルアレイ（以下、メモリセルアレイと呼ぶ）２、デー
タ転送バス３、およびシリアルアクセス用データレジス
タ（以下、データレジスタと呼ぶ）４を含む。データ転
送バス３は、メモリセルアレイ２から読出されたデータ
をデータレジスタ４に転送する。

【０００５】メモリセルアレイ２は、ランダムアクセス
ポートを介して中央処理装置（以下、ＣＰＵと呼ぶ）５
に接続され、そのＣＰＵ５によりランダムにアクセスさ
れる。データレジスタ４は、外部から与えられるシリア
ルクロック信号ＳＣに応答して、データ転送バス３を介
して転送された画像データをシリアルアクセスポートを
介してシリアルに出力する。出力されたシリアルデータ
はＣＲＴ制御器６に与えられ、ＣＲＴ７上にそのデータ
に基づいた画像が表示される。

【０００６】上記のように、一般のビデオＲＡＭは、２
つの入出力部、すなわちランダムアクセスポートおよび
シリアルアクセスポートを有し、１つのシリアルクロッ
ク信号ＳＣに応答してデータのシリアル出力動作を行な
う。そのため、画像または映像を表示するためのデータ
が高速に得られる。

【０００７】図１０は、従来のビデオＲＡＭ１の構成を
詳細に示すブロック図である。メモリセルアレイ２は、
複数行および複数列に配列された複数のメモリセルを含
む。また、メモリセルアレイ２は、複数のワード線およ
びそれらのワード線に交差するように配置された複数の
ビット線対を含む。各ワード線は対応する行のメモリセ
ルに接続される。各ビット線は対応する列のメモリセル
に接続される。

【０００８】外部アドレス端子８には外部からアドレス
信号が与えられる。アドレスバッファ９は、外部アドレ
ス端子８からアドレス信号を受け、所定のタイミングで
行アドレス信号および列アドレス信号を発生する。行ア
ドレスデコーダ１０は、行アドレス信号に応答してメモ
リセルアレイ２内の複数行のうち１行を選択するために
１つのワード線を選択する。列アドレスデコーダ１１
は、列アドレス信号に応答してメモリセルアレイ２内の
ビット線対を選択する。センスアンプ１５は、メモリセ
ルアレイ２内の選択された行から読出されたデータを増
幅する。

【０００９】データの読出動作時には、センスアンプ１
５により増幅されたデータのうち列アドレスデコーダ１
１により選択されたデータがＩ／Ｏバス１４およびデー
タ入出力バッファ１３を介して外部データ入出力端子１
２に出力される。

【００１０】データの書込動作時には、外部データ入出
力端子１２に外部から与えられたデータが、データ入出
力バッファ１３に与えられ、内部信号に変換される。そ
の内部信号はＩ／Ｏバス１４を介してメモリセルアレイ
２に与えられ、行アドレスデコーダ１０および列アドレ
スデコーダ１１により選択されたメモリセルに書込まれ
る。

【００１１】データレジスタ４は、上位側シリアルレジ
スタ１６および下位側シリアルレジスタ１７を含む。デ
ータレジスタ４は、メモリセルアレイ２の１行のメモリ
セルの数と同じ数のレジスタを含む。データ転送バス１
９は、メモリセルアレイ２において選択された行と上位
側シリアルレジスタ１６との間で前半行分のデータを双
方向に転送する。データ転送バス２０は、メモリセルア
レイ２において選択された行と下位側シリアルレジスタ
１７との間で後半行分のデータを双方向に転送する。

【００１２】シリアルセレクタ２３は、データレジスタ
４に保持されたデータのうちいずれかを選択する。シリ
アル出力動作時には、データレジスタ４内の選択された
データがシリアルデータ入出力バッファ２２を介して外
部シリアルデータ入出力端子２１に出力される。シリア
ル入力動作時には、外部シリアルデータ入出力端子２１
に外部から与えられたデータがシリアルデータ入出力バ
ッファ２２に与えられ、内部信号に変換されてデータレ
ジスタ４に保持される。

【００１３】タイミング発生部２４は、ビデオＲＡＭ１
の各部分を制御するための各種制御信号を発生する。タ
イミング発生部２４には、行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、データ転
送／出力イネーブル信号／ＤＴ；／ＯＥ、ライトパービ
ット／ライトイネーブル信号／ＷＢ；／ＷＥ、特殊機能
選択信号ＤＳＦ１，ＤＳＦ２、ダブルバッファセレクト
信号ＤＢＳ、シリアルイネーブル信号／ＳＥ、およびシ
リアルクロック信号ＳＣが与えられる。タイミング発生
部２４は、これらの信号に応答して、ノーマルリードデ
ータ転送信号ＲＴ、スプリットデータ転送信号ＳＲＴ、
内部シリアルクロック信号ＳＣ０、ダブルバッファセレ
クト信号ＤＢＳ２，／ＤＢＳ２のような内部制御信号を
発生する。信号発生回路３５は、シリアルセレクタ２３
の出力およびスプリットリードデータ転送信号ＳＲＴに
応答して転送信号ＳＲＴ１，ＳＲＴ２を発生する。

【００１４】図１１は、シリアルデータ入出力バッファ
（以下、入出力バッファと呼ぶ）２２の詳細な構成を示
すブロック図である。

【００１５】入出力バッファ２２は、プリアンプ２７，
３０、ラッチ回路２８，３１、トランスミッションゲー
ト２９，３２およびメインアンプ３３を含む。なお、図
１１には、シリアル出力動作に関係する部分のみが示さ
れ、シリアル入力動作に関係する部分は示されていな
い。

【００１６】図１２にラッチ回路２８，３１およびトラ
ンスミッションゲート２９，３２の詳細な構成を示す。
ここでは、１つのデータがｉビットからなるものとす
る。ラッチ回路２８，３１の各々はｉ個のラッチ回路Ｌ
１〜Ｌｉを含む。また、トランスミッションゲート２
９，３２の各々はｉ個のトランスミッションゲートＴＧ
１〜ＴＧｉを含む。

【００１７】図１１において、上位側シリアルレジスタ
１６から読出されたデータはプリアンプ２７により増幅
され、ラッチ回路２８にラッチされる。下位側シリアル
レジスタ１７から読出されたデータはプリアンプ３０に
より増幅され、ラッチ回路３１にラッチされる。

【００１８】信号ＤＢＳｂはダブルバッファセレクト信
号ＤＢＳと同位相の信号であり、信号／ＤＢＳｂはダブ
ルバッファセレクト信号ＤＢＳと逆位相の信号である。

【００１９】信号ＤＢＳｂが“Ｈ”でありかつ信号／Ｄ
ＢＳｂが“Ｌ”であるときには、トランスミッションゲ
ート２９がオンし、トランスミッションゲート３２がオ
フする。それにより、ラッチ回路２８にラッチされたデ
ータがメインアンプ３３に与えられる。そのデータはメ
インアンプ３３により増幅され、入出力端子２１に出力
される。

【００２０】また、信号ＤＢＳｂが“Ｌ”でありかつ信
号／ＤＢＳｂがＨ”であるときには、トランスミッショ
ンゲート２９がオフし、トランスミッションゲート３２
がオンする。それにより、ラッチ回路３１にラッチされ
たデータがメインアンプ３３に与えられる。そのデータ
はメインアンプ３３により増幅され、入出力端子２１に
出力される。

【００２１】（ノーマルリードデータ転送機能）次に、
図１３を参照しながら図１０のビデオＲＡＭ１のノーマ
ルリードデータ転送機能を説明する。

【００２２】ノーマルリードデータ転送は、信号／ＲＡ
Ｓの立下り時における信号／ＤＴ；／ＯＥ、信号／Ｗ
Ｂ；／ＷＥ、信号ＤＳＦ１および信号ＤＳＦ２のレベル
で決定される。図１３に示すように、信号／ＲＡＳの立
下り時に信号／ＤＴ；／ＯＥが“Ｌ”、信号／ＷＢ；／
ＷＥが“Ｈ”、信号ＤＳＦ１，ＤＳＦ２が“Ｌ”である
と、タイミング発生部２４は信号ＲＴを“Ｈ”に立上げ
る。それにより、ノーマルリードデータ転送サイクルが
開始される。

【００２３】アドレスバッファ９は、信号／ＲＡＳの立
下りに応答して、外部アドレス端子８に与えられるアド
レス信号を行アドレスＡＸとして行アドレスデコーダ１
０に与える。行アドレスデコーダ１０は、行アドレスＡ
Ｘで指定されるメモリセルアレイ２内の１行を選択す
る。

【００２４】また、アドレスバッファ９は、信号／ＣＡ
Ｓの立下りに応答して、外部アドレス端子８に与えられ
るアドレス信号を列アドレスＡＹとして列アドレスデコ
ーダ１１に与える。列アドレスデコーダ１１は、列アド
レスＡＹで指定されるメモリセルアレイ２内の１列を選
択する。

【００２５】その結果、アドレスＡＸ，ＡＹにより指定
されたメモリセルから読出されたデータが、センスアン
プ１５およびＩ／Ｏバス１４を介して入出力バッファ２
２に与えられる。

【００２６】一方、信号／ＣＡＳの立下りまでに入力さ
れた最終のアドレスＡＹがシリアル出力動作のためのス
タートアドレスとしてアドレスバッファ９に保持され
る。このとき、シリアルセレクタ２３には、アドレスＡ
Ｙ＋１がラッチされる。それにより、データレジスタ４
のＡＹ＋１番地が指定される。

【００２７】タイミング発生部２４が信号ＲＴを“Ｈ”
に立上げると、行アドレスＡＸにより指定されたメモリ
セルアレイ２の１行のデータが、データ転送バス１９，
２０を介してデータレジスタ４に転送される。

【００２８】その後、シリアルクロック信号ＳＣの１つ
目のパルスに応答して、入出力バッファ２２に保持され
たデータが入出力端子２１に出力される。同時に、デー
タレジスタ４のＡＹ＋１番地から読出されたデータが入
出力バッファ２２にラッチされる。また、シリアルセレ
クタ２３から出力されるアドレスＡＹ＋１が１インクリ
メントされ、アドレスＡＹ＋２となる。それにより、デ
ータレジスタ４のＡＹ＋２番地が指定される。

【００２９】次に、シリアルクロック信号ＳＣの２つ目
のパルスに応答して、入出力バッファ２２に保持された
データが入出力端子２１に出力される。同時に、データ
レジスタ４のＡＹ＋２番地から読出されたデータが入出
力バッファ２２にラッチされる。

【００３０】以上のような動作により、シリアルクロッ
ク信号ＳＣに同期してデータレジスタ４のＡＹ＋２番
地，ＡＹ＋３番地，…から読出されたデータが順次入出
力端子２１に出力される。

【００３１】（スプリットリードデータ転送機能）次
に、図１４を参照しながら図１０のビデオＲＡＭ１のス
プリットリードデータ転送機能を説明する。

【００３２】スプリットリードデータ転送は、上位側シ
リアルレジスタ１６および下位側シリアルレジスタ１７
のうち非活性状態のシリアルレジスタにメモリセルアレ
イ２の半行分のデータを転送する動作である。活性状態
のシリアルレジスタとは、シリアルクロック信号ＳＣに
応答してシリアル出力動作またはシリアル入力動作が行
なわれているレジスタをいう。このスプリットリードデ
ータ転送はシリアル出力動作またはシリアル入力動作と
非同期に行なわれる。

【００３３】上位側シリアルレジスタ１６および下位側
シリアルレジスタ１７のいずれかが活性状態でないと、
スプリットリードデータ転送は行なわれない。したがっ
て、スプリットリードデータ転送を行なう前には、ノー
マルリードデータ転送を一度行なう必要がある。

【００３４】スプリットリードデータ転送は、信号／Ｒ
ＡＳの立下り時における信号／ＤＴ；／ＯＥ、信号／Ｗ
Ｂ；／ＷＥ、信号ＤＳＦ１および信号ＤＳＦ２のレベル
で決定される。

【００３５】図１４に示すように、信号／ＲＡＳの立下
り時に信号／ＤＴ；／ＯＥが“Ｌ”、信号／ＷＢ；／Ｗ
Ｅが“Ｈ”、信号ＤＳＦ１が“Ｈ”、信号ＤＳＦ２が
“Ｌ”であると、タイミング発生部２４が、信号ＳＲＴ
を“Ｈ”に立上げる。その結果、スプリットリードデー
タ転送サイクルが開始される。

【００３６】アドレスバッファ９は、信号／ＲＡＳの立
下りに応答して、外部アドレス端子８に与えられるアド
レス信号を行アドレスＡＸとして行アドレスデコーダ１
０に与える。行アドレスデコーダ１０は、行アドレスＡ
Ｘで指定されるメモリセルアレイ２内の１行を選択す
る。

【００３７】信号／ＣＡＳの立下りまでに入力された最
終のアドレスＡＹがシリアル出力動作のためのスタート
アドレスとしてアドレスバッファ９に保持される。ただ
し、スプリットリードデータ転送は、上位側シリアルレ
ジスタ１６および下位側シリアルレジスタ１７のうち非
活性状態のシリアルレジスタについて行なわれるので、
列アドレスの最上位ビットは無視される。このとき、シ
リアルセレクタ２３はアドレスＡＹをラッチする。それ
により、上位側シリアルレジスタ１６および下位側シリ
アルレジスタ１７のＡＹ番地が指定される。

【００３８】今、上位側シリアルレジスタ１６が活性状
態であるとする。タイミング発生部２４が信号ＳＲＴを
“Ｈ”に立上げると、信号発生回路３５は、信号ＳＲＴ
１を“Ｌ”に保持し、信号ＳＲＴ２を“Ｈ”にする。そ
の結果、行アドレスＡＸにより指定されたメモリセルア
レイ２の１行のデータのうち下位側の半分がデータ転送
バス２０を介して下位側シリアルレジスタ１７に転送さ
れる。

【００３９】一方、上位側シリアルレジスタ１６は、シ
リアルクロック信号ＳＣに応答して、データを入出力バ
ッファ２２を介して順次入出力端子２１に出力してい
る。この動作は、スプリットリードデータ転送とは非同
期に行なわれる。

【００４０】シリアルクロック信号ＳＣに応答して上位
側シリアルレジスタ１６の最終番地のデータが出力され
ると、下位側シリアルレジスタ１７のＡＹ番地から読出
されたデータが入出力バッファ２２にラッチされる。ま
た、シリアルセレクタ２３はアドレスＡＹ＋１をラッチ
する。それにより、下位側シリアルレジスタ１７のＡＹ
＋１番地が指定される。

【００４１】その後、シリアルクロック信号ＳＣの１つ
目のパルスに応答して、入出力バッファ２２に保持され
たデータが入出力端子２１に出力される。同時に、下位
側シリアルレジスタ１７のＡＹ＋１番地から読出された
データが入出力バッファ２２にラッチされる。このと
き、シリアルセレクタ２３はアドレスＡＹ＋２をラッチ
する。それにより、下位側シリアルレジスタ１７のＡＹ
＋２番地が指定される。

【００４２】次に、シリアルクロック信号ＳＣの２つ目
のパルスに応答して、入出力バッファ２２に保持された
データが入出力端子２１に出力される。同時に、下位側
シリアルレジスタ１７のＡＹ＋２番地から読出されたデ
ータが入出力バッファ２２にラッチされる。

【００４３】以上のような動作により、ノーマルリード
データ転送時と同様に、シリアルクロック信号ＳＣに同
期して、下位側シリアルレジスタ１７のＡＹ＋２番地，
ＡＹ＋３番地，…から読出されたデータが順次入出力端
子２１に出力される。

【００４４】この間に、スプリットリードデータ転送を
行えば、非活性状態の上位側シリアルレジスタ１６にメ
モリセルアレイ２内の指定された上位側半行のデータが
転送される。

【００４５】（ダブルバッファセレクト機能）次に、図
１５を参照しながら図１０のビデオＲＡＭ１のダブルバ
ッファセレクト機能を説明する。

【００４６】一般に、ダブルバッファセレクトは、スプ
リットリードデータ転送により上位側シリアルレジスタ
１６および下位側シリアルレジスタ１７にそれぞれメモ
リセルアレイ２内の半行のデータが転送された状態で行
なわれる。ここで、上位側シリアルレジスタ１６をバッ
ファＡとし、下位側シリアルレジスタ１７をバッファＢ
とする。

【００４７】このダブルバッファセレクトでは、信号Ｄ
ＳＦ２が“Ｈ”の状態で信号ＤＢＳが“Ｌ”ならばバッ
ファＡが選択され、信号ＤＳＦ２が“Ｈ”の状態で信号
ＤＢＳが“Ｈ”ならばバッファＢが選択される。そし
て、シリアルクロック信号ＳＣに応答して、信号ＤＢＳ
により選択されたバッファからデータが出力される。

【００４８】今、シリアルセレクタ２３がアドレスＮ＋
１をラッチしているものとする。それにより、上位側シ
リアルレジスタ１６および下位側シリアルレジスタ１７
のＮ＋１番地が指定される。このとき、入出力バッファ
２２のラッチ回路２８（図１１参照）には、上位側シリ
アルレジスタ１６（バッファＡ）のＮ番地のデータが保
持され、入出力バッファ２２のラッチ回路３１（図１１
参照）には、下位側シリアルレジスタ１７（バッファ
Ｂ）のＮ番地のデータが保持されている。この状態でダ
ブルバッファセレクトが行なわれるとする。ダブルバッ
ファセレクトでは、バッファの選択は信号ＤＢＳにより
行なわれるので、アドレスの最上位ビットは無視され
る。

【００４９】信号ＤＢＳが“Ｌ”であると、図１１のト
ランスミッションゲート２９がオンし、トランスミッシ
ョンゲート３２がオフする。シリアルクロック信号ＳＣ
の１つ目のパルスに応答して、ラッチ回路２８に保持さ
れたバッファＡのＮ番地のデータがメインアンプ３３を
介して入出力端子２１に出力される。また、バッファＡ
のＮ＋１番地のデータがプリアンプ２７で増幅され、ラ
ッチ回路２８に保持され、かつ、バッファＢのＮ＋１番
地のデータがプリアンプ３０で増幅され、ラッチ回路３
１に保持される。さらに、シリアルセレクタ２３から出
力されるアドレスＮ＋１が１インクリメントされ、アド
レスＮ＋２となる。

【００５０】引続き信号ＤＢＳが“Ｌ”の状態でシリア
ルクロック信号ＳＣの２つ目のパルスに応答して、ラッ
チ回路２８に保持されたバッファＡのＮ＋１番地のデー
タが入出力端子２１に出力される。また、バッファＡの
Ｎ＋２番地のデータがラッチ回路２８に保持され、か
つ、バッファＢのＮ＋２番地のデータがラッチ回路３１
に保持される。さらに、シリアルセレクタ２３から出力
されるアドレスＮ＋２が１インクリメントされ、アドレ
スＮ＋３となる。

【００５１】次に、信号ＤＢＳが“Ｈ”になると、トラ
ンスミッションゲート２９がオフし、トランスミッショ
ンゲート３２がオンする。シリアルクロック信号ＳＣの
３つ目のパルスに応答して、ラッチ回路３１に保持され
たバッファＢのＮ＋２番地のデータが入出力端子２１に
出力される。また、バッファＡのＮ＋３番地のデータが
ラッチ回路２８に保持され、かつ、バッファＢのＮ＋３
番地のデータがラッチ回路３１に保持される。さらに、
シリアルセレクタ２３から出力されるアドレスＮ＋３が
１インクリメントされ、アドレスＮ＋４となる。

【００５２】引続き信号ＤＢＳが“Ｈ”の状態でシリア
ルクロック信号ＳＣの４つ目のパルスに応答して、ラッ
チ回路３１に保持されたバッファＢのＮ＋３番地のデー
タが入出力端子２１に出力される。また、バッファＡの
Ｎ＋４番地のデータがラッチ回路２８に保持され、か
つ、バッファＢのＮ＋４番地のデータがラッチ回路３１
に保持される。さらに、シリアルセレクタ２３から出力
されるアドレスＮ＋４が１インクリメントされ、アドレ
スＮ＋５となる。

【００５３】このように、図１５に示すようなタイミン
グでシリアルクロック信号ＳＣおよび信号ＤＢＳが与え
られると、各バッファの出力は次のようになる。バッフ
ァＡからは、Ｎ番地，Ｎ＋１番地，Ｎ＋４番地，Ｎ＋５
番地，Ｎ＋７番地，Ｎ＋１０番地のデータが出力され
る。また、バッファＢからは、Ｎ＋２番地，Ｎ＋３番
地，Ｎ＋６番地，Ｎ＋８番地，Ｎ＋９番地のデータが出
力される。

【００５４】

【発明が解決しようとする課題】上記のように、ダブル
バッファセレクト機能を有する従来のビデオＲＡＭにお
いては、シリアルクロック信号ＳＣを連続的に入力して
いる間にダブルバッファセレクト信号ＤＢＳを“Ｈ”お
よび“Ｌ”に交互に変化させると、各バッファにおいて
連続した番地からデータが出力されない。その結果、各
バッファから出力されるデータは連続していない。

【００５５】この発明の目的は、ダブルバッファセレク
ト機能を有するデュアルポートメモリにおいて、各バッ
ファとも順次連続的にアクセスすることを可能にするこ
とである。

【００５６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、第１の記憶手段、第２の記憶手段、転送手
段、選択手段、および読出手段を備える。

【００５７】第１の記憶手段は、複数行および複数列に
配列された複数のメモリセルを含む。第２の記憶手段
は、第１の記憶手段の１行のメモリセルの数と同じ数の
データ保持手段を含む。転送手段は、第１の記憶手段の
任意の１行のメモリセルと第２の記憶手段との間でデー
タを転送する。選択手段は、外部から与えられるクロッ
ク信号に応答して、第２の記憶手段のデータ保持手段を
選択する。読出手段は、選択手段により選択されたデー
タ保持手段のデータを読出す。

【００５８】第１の記憶手段の各行のメモリセルおよび
第２の記憶手段のデータ保持手段は、複数のグループに
区分されている。転送手段は、グループごとにデータの
転送を行なう機能を有する。選択手段は、グループを指
定する信号およびクロック信号に応答して、グループご
とに独立してデータ保持手段の選択を行なう機能を有す
る。

【００５９】

【作用】この発明に係る半導体記憶装置においては、グ
ループごとにデータの転送が行なわれる。また、グルー
プを指定する信号およびクロック信号に応答してグルー
プごとに独立してデータ保持手段の選択が行なわれる。

【００６０】したがって、複数のグループを交互に選択
した場合でも、各グループごとにデータ保持手段を連続
的に選択することができる。

【００６１】

【実施例】以下、この発明の一実施例を図面を参照しな
がら詳細に説明する。

【００６２】図１は、この発明によるビデオＲＡＭ１の
構成を示すブロック図である。図１のビデオＲＡＭ１が
図１０のビデオＲＡＭ１と異なるのは次の点である。図
１０に示されるシリアルセレクタ２３の代りに、上位側
シリアルレジスタ１６に対応する上位側シリアルセレク
タ２５および下位側シリアルレジスタ１７に対応する下
位側シリアルセレクタ２６がそれぞれ独立して設けられ
ている。上位側シリアルセレクタ２５にはクロック信号
発生回路３４からシリアルクロック信号ＳＣ１が与えら
れる。下位側シリアルセレクタ２６にはクロック信号発
生回路３４からシリアルクロック信号ＳＣ２が与えられ
る。

【００６３】上位側シリアルセレクタ２５の出力信号は
トランスミッションゲート３６に与えられる。下位側シ
リアルセレクタ２６の出力信号はトランスミッションゲ
ート３７に与えられる。トランスミッションゲート３６
の出力信号は上位側シリアルレジスタ１６およびトラン
スミッションゲート３８に与えられる。トランスミッシ
ョンゲート３７の出力信号およびトランスミッションゲ
ート３８の出力信号は下位側シリアルレジスタ１７に与
えられる。

【００６４】ノーマルリードデータ転送時およびスプリ
ットリードデータ転送時には、トランスミッションゲー
ト３６，３８がオンし、トランスミッションゲート３７
がオフする。それにより、上位側シリアルレジスタ１６
および下位側シリアルレジスタ１７のデータが上位側シ
リアルセレクタ２５により選択される。一方、ダブルバ
ッファセレクト時には、トランスミッションゲート３
６，３７の一方のみがオンする。それにより、上位側シ
リアルセレクタ２５により上位側シリアルレジスタ１６
のデータが選択されるかあるいは下位側シリアルセレク
タ２６により下位側シリアルレジスタ１７のデータが選
択される。

【００６５】図２に、クロック信号発生回路３４、シリ
アルセレクタ２５，２６およびシリアルレジスタが１
６，１７を含む部分の詳細な構成を示し、図３に、シリ
アルデータ入出力バッファ２２ａの詳細な構成を示す。

【００６６】以下の説明において、シリアルクロック信
号ＳＣ０はシリアルクロック信号ＳＣと同位相の信号で
ある。また、信号ＤＢＳａ，ＤＢＳｂはダブルバッファ
セレクト信号ＤＢＳと同位相の信号であり、信号／ＤＢ
Ｓａ，／ＤＢＳｂはダブルバッファセレクト信号ＤＢＳ
と逆位相の信号である。さらに、信号ＤＳＦ１ａ，ＤＳ
Ｆ１ｂは特殊機能選択信号ＤＳＦ１と同位相の信号であ
り、信号／ＤＳＦ１ａ，／ＤＳＦ１ｂは特殊機能選択信
号ＤＳＦ１と逆位相の信号である。信号ＤＳＦ２ａ，Ｄ
ＳＦ２ｂは特殊機能選択信号ＤＳＦ２と同位相の信号で
あり、信号／ＤＳＦ２ａ，／ＤＳＦ２ｂは特殊機能選択
信号ＤＳＦ２と逆位相の信号である。

【００６７】まず、図２を参照する。クロック信号発生
回路３４はＯＲゲートＧ１，ＮＡＮＤゲートＧ２，Ｇ５
およびインバータＧ３，Ｇ４，Ｇ６，Ｇ７を含む。クロ
ック信号発生回路３４は、シリアルクロック信号ＳＣ０
および信号ＤＢＳａ，／ＤＢＳａ，ＤＳＦ２ａ，／ＤＳ
Ｆ２ａを受け、シリアルクロック信号ＳＣ１，ＳＣ２を
発生する。

【００６８】最上位ビット発生回路４０は、上位側シリ
アルセレクタ２５に与えられるアドレスの最上位ビット
ＭＢを発生する。最上位ビット発生回路４０は、図４に
示されるように、ＮＯＲゲートＧ１５、インバータＧ１
６，Ｇ１７，Ｇ１８およびトランスミッションゲートＴ
Ｇ１１，ＴＧ１２，ＴＧ１３を含む。最上位ビット発生
回路４０は、信号ＤＳＦ１ａ，ＤＳＦ２ａにより制御さ
れる。

【００６９】ノーマルリードデータ転送時には、トラン
スミッションゲートＴＧ１３がオンし、アドレスバッフ
ァ９（図１）から与えられるアドレスの最上位ビットＡ
ｊが最上位ビットＭＢとして出力される。スプリットリ
ードデータ転送時には、トランスミッションゲートＴＧ
１２がオンし、活性状態のシリアルレジスタを示す信号
ＳＱｊが最上位ビットＭＢとして出力される。ダブルバ
ッファセレクト時には、トランスミッションゲートＴＧ
１１がオンし、電源電位Ｖｃｃが最上位ビットＭＢとし
て出力される。

【００７０】再び図２を参照する。上位側シリアルレジ
スタ１６および下位側シリアルレジスタ１７の各々はｍ
個のレジスタを含む。各レジスタはｉビットのデータを
保持する。上位側シリアルセレクタ２５の出力信号は２
ｍビットからなる。その出力信号のｍビットはトランス
ミッションゲート３６を介して上位側シリアルレジスタ
１６に与えられ、残りのｍビットはトランスミッション
ゲート３６，３８を介して下位側シリアルレジスタ１７
に与えられる。下位側シリアルセレクタ２６の出力信号
はｍビットからなる。その出力信号はトランスミッショ
ンゲート３７を介して下位側シリアルレジスタ１７に与
えられる。

【００７１】一方、ＮＡＮＤゲートＧ８は信号ＤＢＳ
ｂ，ＤＳＦ２ａを受け、制御信号ＣＮ１を出力する。ま
た、ＮＡＮＤゲートＧ９は信号ＤＢＳｂ，ＤＳＦ２ａを
受け、インバータＧ１０は制御信号ＣＮ２を出力する。
トランスミッションゲート３６は制御信号ＣＮ１により
制御され、トランスミッションゲート３７は制御信号Ｃ
Ｎ２により制御され、トランスミッションゲート３８は
信号／ＤＳＦ２ａにより制御される。

【００７２】トランスミッションゲート３６は、図５に
示されるように、ｉ個のトランスミッションゲートＴＧ
１〜ＴＧｉを含む。トランスミッションゲート３７，３
８の構成も図５に示される構成と同様である。

【００７３】次に、図３を参照する。シリアルデータ入
出力バッファ２２ａは、プリアンプ２７，３０、ラッチ
回路２８，３１、トランスミッションゲート２９，３
２、メインアンプ３３および制御信号発生回路４１を含
む。図３には、シリアル出力動作に関係する部分のみが
示され、シリアル入力動作に関係する部分は示されな
い。

【００７４】制御信号発生回路４１は、ＡＮＤゲートＧ
１１，Ｇ１２、ＮＯＲゲートＧ１３およびインバータＧ
１４を含む。

【００７５】制御信号発生回路４１は、信号／ＤＢＳ
ｂ，／ＤＳＦ２ａ，／ＤＳＦ１ａ，Ａｊａ，ＤＳＦ１
ａ，ＳＱｊａを受け、制御信号ＣＮ３，ＣＮ４を発生す
る。信号Ａｊａはアドレスの最上位ビットＡｊと同位相
の信号である。また、信号ＳＱｊａは信号ＳＱｊと同位
相の信号である。トランスミッションゲート２９は制御
信号ＣＮ３により制御され、トランスミッションゲート
３２は制御信号ＣＮ４により制御される。

【００７６】ラッチ回路２８は、図６に示すように、ｉ
個のラッチ回路Ｌ１〜Ｌｉを含む。ラッチ回路３１の構
成も図６に示される構成と同様である。

【００７７】次に、図７を参照しながら図２の回路の動
作を説明する。

【００７８】ノーマルリードデータ転送時には、特殊機
能選択信号ＤＳＦ１，ＤＳＦ２が“Ｌ”となる。それに
より、シリアルクロック信号ＳＣ０がシリアルクロック
信号ＳＣ１として上位側シリアルセレクタ２５に与えら
れる。このとき、制御信号ＣＮ１が“Ｈ”となり、制御
信号ＣＮ２が“Ｌ”となる。また、信号／ＤＳＦ２ａが
“Ｈ”となる。それにより、トランスミッションゲート
３６，３８がオンし、トランスミッションゲート３７が
オフする。その結果、上位側シリアルセレクタ２５によ
り、上位側シリアルレジスタ１６または下位側シリアル
レジスタ１７のデータが選択される。

【００７９】スプリットリードデータ転送時には、特殊
機能選択信号ＤＳＦ１が“Ｈ”となり、特殊機能選択信
号ＤＳＦ２が“Ｌ”となる。それにより、シリアルクロ
ック信号ＳＣ０がシリアルクロック信号ＳＣ１として上
位側シリアルセレクタ２５に与えられる。このとき、制
御信号ＣＮ１が“Ｈ”となり、制御信号ＣＮ２が“Ｌ”
となる。また、信号／ＤＳＦ２ａが“Ｈ”となる。それ
により、トランスミッションゲート３６，３８がオン
し、トランスミッションゲート３７がオフする。その結
果、上位側シリアルセレクタ２５により、上位側シリア
ルレジスタ１６または下位側シリアルレジスタ１７のデ
ータが選択される。

【００８０】ダブルバッファセレクト時には、特殊機能
選択信号ＤＳＦ１が“Ｌ”となり、特殊機能選択信号Ｄ
ＳＦ２が“Ｈ”となる。

【００８１】ダブルバッファセレクト信号ＤＢＳが
“Ｌ”であるときには、シリアルクロック信号ＳＣ０が
シリアルクロック信号ＳＣ１として上位側シリアルセレ
クタ２５に与えられる。このとき、制御信号ＣＮ１が
“Ｈ”となり、制御信号ＣＮ２が“Ｌ”となる。また、
信号／ＤＳＦ２ａが“Ｌ”となる。それにより、トラン
スミッションゲート３６がオンし、トランスミッション
ゲート３７，３８はオフする。その結果、上位側シリア
ルセレクタ２５により上位側シリアルレジスタ１６のデ
ータが選択される。

【００８２】一方、ダブルバッファセレクト信号ＤＢＳ
が“Ｈ”であれば、シリアルクロック信号ＳＣ０がシリ
アルクロック信号ＳＣ２として下位側シリアルセレクタ
２６に与えられる。このとき、制御信号ＣＮ１が“Ｌ”
となり、制御信号ＣＮ２が“Ｈ”となる。また、信号／
ＤＳＦ２ａが“Ｌ”となる。それにより、トランスミッ
ションゲート３６，３８がオフし、トランスミッション
ゲート３７がオンする。その結果、下位側シリアルセレ
クタ２６により下位側シリアルレジスタ１７のデータが
選択される。

【００８３】次に、図３の回路の動作を説明する。ノー
マルリードデータ転送時には、信号Ａｊａに応答して制
御信号ＣＮ３，ＣＮ４の一方が“Ｈ”となり、かつ他方
が“Ｌ”となる。したがって、トランスミッションゲー
ト２９，３２のうち一方がオンし、かつ他方がオフす
る。

【００８４】スプリットリードデータ転送時には、信号
ＳＱｊａに応答して制御信号ＣＮ３，ＣＮ４の一方が
“Ｈ”となり、かつ他方が“Ｌ”となる。したがって、
トランスミッションゲート２９，３２の一方がオンし、
かつ他方がオフする。

【００８５】ダブルバッファセレクト時には、信号／Ｄ
ＢＳｂに応答して制御信号ＣＮ３，ＣＮ４の一方が
“Ｈ”となりかつ他方が“Ｌ”となる。したがって、ト
ランスミッションゲート２９，３２の一方がオンし、か
つ他方がオフする。

【００８６】ノーマルリードデータ転送の詳細な動作お
よびスプリットリードデータ転送の詳細な動作は、図１
３および図１４を用いて説明した動作と同様である。

【００８７】次に、この実施例のビデオＲＡＭ１のダブ
ルバッファセレクトの詳細な動作を図８を参照しながら
説明する。

【００８８】上述したように、ダブルバッファセレクト
は、スプリットリードデータ転送により上位側シリアル
レジスタ１６および下位側シリアルレジスタ１７にメモ
リセルアレイ２の任意の半行分のデータがそれぞれ保持
されている状態で行なわれる。

【００８９】スプリットリードデータ転送時に、上位側
シリアルレジスタ１６について最初にデータが出力され
る番地としてＮ番地が指定され、下位側シリアルレジス
タ１７について最初にデータが出力される番地としてＭ
番地が指定されるものとする。このとき、上位側シリア
ルセレクタ２５はアドレスＮ＋１をラッチし、下位側シ
リアルセレクタ２６はアドレスＭ＋１をラッチしてい
る。また、図３に示されるラッチ回路２８は上位側シリ
アルレジスタ１６のＮ番地から読出されたデータを保持
し、ラッチ回路３１は下位側シリアルレジスタ１７のＭ
番地から読出されたデータを保持している。

【００９０】まず、ダブルバッファセレクト信号ＤＢＳ
が“Ｌ”であると、トランスミッションゲート３６（図
２）およびトランスミッションゲート２９（図３）がオ
ンし、トランスミッションゲート３７（図２）およびト
ランスミッションゲート３２（図３）がオフする。

【００９１】シリアルクロック信号ＳＣの１つ目のパル
スに応答して、ラッチ回路２８に保持された上位側シリ
アルレジスタ１６（以下、バッファＡと呼ぶ）のＮ番地
のデータがメインアンプ３３を介して入出力端子２１に
出力される。また、バッファＡのＮ＋１番地のデータが
プリアンプ２７で増幅され、ラッチ回路２８に保持され
る。さらに、シリアルクロック信号ＳＣ１に応答して、
上位側シリアルセレクタ２５にラッチされるアドレスＮ
＋１が１インクリメントされ、アドレスＮ＋２となる。

【００９２】このとき、シリアルクロック信号ＳＣ２は
変化しないので、下位側シリアルセレクタ２６は動作し
ない。したがって、下位側シリアルセレクタ２６は、ア
ドレスＭ＋１をラッチし続け、ラッチ回路３１も下位側
シリアルレジスタ１７（以下、バッファＢと呼ぶ）のＭ
番地のデータを保持し続ける。

【００９３】引続きダブルバッファセレクト信号ＤＢＳ
が“Ｌ”の状態でシリアルクロック信号ＳＣの２つ目の
パルスに応答して、ラッチ回路２８に保持されたバッフ
ァＡのＮ＋１番地のデータが入出力端子２１に出力され
る。また、バッファＡのＮ＋２番地のデータがラッチ回
路２８に保持される。さらに、上位側シリアルセレクタ
２５にラッチされるアドレスＮ＋２が１インクリメント
され、アドレスＮ＋３となる。

【００９４】このとき、シリアルクロック信号ＳＣ２は
変化しないので、下位側シリアルセレクタ２６はアドレ
スＭ＋１をラッチし続け、ラッチ回路３１もバッファＢ
のＭ番地のデータを保持し続ける。

【００９５】次に、ダブルバッファセレクト信号ＤＢＳ
が“Ｈ”になると、トランスミッションゲート３６およ
びトランスミッションゲート２９がオフし、トランスミ
ッションゲート３７およびトランスミッションゲート３
２がオンする。

【００９６】シリアルクロック信号ＳＣの３つ目のパル
スに応答して、ラッチ回路３１に保持されたバッファＢ
のＭ番地のデータがメインアンプ３３を介して入出力端
子２１に出力される。また、バッファＢのＭ＋１番地の
データがプリアンプ３０で増幅され、ラッチ回路３１に
保持される。さらに、シリアルクロック信号ＳＣ２に応
答して、下位側シリアルセレクタ２６にラッチされるア
ドレスＭ＋１が１インクリメントされ、アドレスＭ＋２
となる。

【００９７】このとき、シリアルクロック信号ＳＣ１は
変化しないので、上位側シリアルセレクタ２５はアドレ
スＮ＋３をラッチし続け、ラッチ回路２８もバッファＡ
のＮ＋２番地のデータを保持し続ける。

【００９８】引続きダブルバッファセレクト信号ＤＢＳ
が“Ｈ”の状態でシリアルクロック信号ＳＣの４つ目の
パルスに応答して、ラッチ回路３１に保持されたバッフ
ァＢのＭ＋１番地のデータが入出力端子２１に出力され
る。また、バッファＢのＭ＋２番地のデータがラッチ回
路３１に保持される。さらに、シリアルクロック信号Ｓ
Ｃ２に応答して、下位側シリアルセレクタ２６にラッチ
されるアドレスＭ＋２が１インクリメントされ、アドレ
スＭ＋３となる。

【００９９】このとき、シリアルクロック信号ＳＣ１は
変化しないので、上位側シリアルセレクタ２５はアドレ
スＮ＋３をラッチし続け、ラッチ回路２８もバッファＡ
のＮ＋２番地のデータを保持し続ける。

【０１００】したがって、図８に示されるように、ダブ
ルバッファセレクト信号ＤＢＳおよびシリアルクロック
信号ＳＣに応答して、バッファＡからはＮ番地，Ｎ＋１
番地，Ｎ＋２番地，Ｎ＋３番地，Ｎ＋４番地，Ｎ＋５番
地のデータが出力され、バッファＢからはＭ番地，Ｍ＋
１番地，Ｍ＋２番地，Ｍ＋３番地，Ｍ＋４番地のデータ
が出力される。このように、バッファＡ，Ｂの各々につ
いて、連続した番地のデータが出力される。

【０１０１】

【発明の効果】以上のようにこの発明によれば、選択手
段がグループごとに独立して第２の記憶手段のデータ保
持手段の選択を行なう機能を有するので、グループごと
に連続した番地からデータをシリアルに出力することが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるビデオＲＡＭの構成
を示すブロック図である。

【図２】図１のビデオＲＡＭのクロック信号発生回路、
シリアルセレクタおよびシリアルレジスタに関連する部
分の詳細な構成を示す図である。

【図３】図１のビデオＲＡＭのシリアルデータ入出力バ
ッファの構成を示すブロック図である。

【図４】図２に示される最上位ビット発生回路の構成を
示す回路図である。

【図５】図２に示されるトランスミッションゲートの構
成を示す回路図である。

【図６】図３に示されるラッチ回路の構成を示す回路図
である。

【図７】図２に示される回路の動作を説明するための図
である。

【図８】図１のビデオＲＡＭにおけるダブルバッファセ
レクトを説明するためのタイミング図である。

【図９】一般的なビデオＲＡＭの概略的な構成を示す図
である。

【図１０】従来のビデオＲＡＭの構成を示すブロック図
である。

【図１１】図１０に示されるシリアルデータ入出力バッ
ファの構成を示すブロック図である。

【図１２】図１１に示されるラッチ回路およびトランス
ミッションゲートの構成を示す回路図である。

【図１３】ノーマルリードデータ転送を説明するための
タイミング図である。

【図１４】スプリットリードデータ転送を説明するため
のタイミング図である。

【図１５】従来のビデオＲＡＭにおけるダブルバッファ
セレクトを説明するためのタイミング図である。

【符号の説明】

１ ビデオＲＡＭ ２ メモリセルアレイ ４ データレジスタ ８ 外部アドレス端子 ９ アドレスバッファ １０ 行アドレスデコーダ １１ 列アドレスデコーダ １６ 上位側シリアルレジスタ １７ 下位側シリアルレジスタ １９，２０ データ転送バス ２１ 外部シリアルデータ入出力端子 ２２ａ シリアルデータ入出力バッファ ２４ タイミング発生部 ２５ 上位側シリアルセレクタ ２６ 下位側シリアルセレクタ ３４ クロック信号発生回路 ３６，３７，３８ トランスミッションゲート なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列に配列された複数の
   メモリセルを含む第１の記憶手段と、 前記第１の記憶手段の１行のメモリセルの数と同じ数の
   データ保持手段を含む第２の記憶手段と、 前記第１の記憶手段の任意の１行のメモリセルと前記第
   ２の記憶手段との間でデータを転送する転送手段と、 外部から与えられるクロック信号に応答して前記第２の
   記憶手段のデータ保持手段を選択する選択手段と、 前記選択手段により選択されたデータ保持手段のデータ
   を読出す読出手段とを備え、 前記第１の記憶手段の各行のメモリセルおよび前記第２
   の記憶手段のデータ保持手段は複数のグループに区分さ
   れ、 前記転送手段は、グループごとにデータの転送を行なう
   機能を有し、 前記選択手段は、グループを指定する信号および前記ク
   ロック信号に応答して、グループごとに独立してデータ
   保持手段の選択を行なう機能を有する、半導体記憶装
   置。