JPS6146916B2 - - Google Patents
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- JPS6146916B2 JPS6146916B2 JP56088987A JP8898781A JPS6146916B2 JP S6146916 B2 JPS6146916 B2 JP S6146916B2 JP 56088987 A JP56088987 A JP 56088987A JP 8898781 A JP8898781 A JP 8898781A JP S6146916 B2 JPS6146916 B2 JP S6146916B2
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- buffer
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- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 12
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- 230000003111 delayed effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Description
【発明の詳細な説明】
本発明はブロツクアクセスメモリに関する。
従来、MOS・RAMは主としてコンピユータの
主記憶装置に用いられているが、MOS・RAMの
読出／書込サイクルはコンピユータのマシンサイ
クルの数倍であり、コンピユータのマシンサイク
ルを有効に使用するため、必要なビツト幅分だけ
MOS・RAMを並列に配置して、データ転送レー
トを増大させる手法を用いている。しかし高密度
MOS・RAMを使用するとワード幅が大きくな
り、主記憶装置の最小単位が著しく大きくなつて
しまう。たとえば256キロビツトMOS・RAMを
256ビツト幅分だけ配置すると、主記憶装置の最
小単位は８メガバイトになる。これを避ける方法
として２つの方法が考えられる。１つの方法は
MOS・RAMのビツト幅を大きく（つまり多ビツ
ト構成に）してデータ転送レートを増大させる方
法である。この方法では端子数が増え、パツケー
ジ寸法が大きくなるので、ボード上での集積度の
向上が実現出来なくなる。他の方法は回路を高速
に動作させ、データ転送レートを増大させること
であり、MOS・RAMでも高速動作の要求が高ま
つている。
主記憶装置に用いられているが、MOS・RAMの
読出／書込サイクルはコンピユータのマシンサイ
クルの数倍であり、コンピユータのマシンサイク
ルを有効に使用するため、必要なビツト幅分だけ
MOS・RAMを並列に配置して、データ転送レー
トを増大させる手法を用いている。しかし高密度
MOS・RAMを使用するとワード幅が大きくな
り、主記憶装置の最小単位が著しく大きくなつて
しまう。たとえば256キロビツトMOS・RAMを
256ビツト幅分だけ配置すると、主記憶装置の最
小単位は８メガバイトになる。これを避ける方法
として２つの方法が考えられる。１つの方法は
MOS・RAMのビツト幅を大きく（つまり多ビツ
ト構成に）してデータ転送レートを増大させる方
法である。この方法では端子数が増え、パツケー
ジ寸法が大きくなるので、ボード上での集積度の
向上が実現出来なくなる。他の方法は回路を高速
に動作させ、データ転送レートを増大させること
であり、MOS・RAMでも高速動作の要求が高ま
つている。
従来、データ転送レートを向上させる方法とし
てページモードが提供されているが、データ転送
レートはあまり大きくない。又他の方法として入
出力部にシフトレジスタを配置し、高速なデータ
転送を実現する方法が提案されている。
てページモードが提供されているが、データ転送
レートはあまり大きくない。又他の方法として入
出力部にシフトレジスタを配置し、高速なデータ
転送を実現する方法が提案されている。
第１図は従来の入出力部にシフトレジスタを備
えたMOS・RAMの一例のブロツク図である。
えたMOS・RAMの一例のブロツク図である。
マトリツクス状に配置されたメモリセル１０、
セル信号を発生する再生回路２０、メモリ位置を
示すアドレス信号をラツチし、真、補アドレス信
号を発生するアドレスバツフア３０、アドレス信
号に従つて任意のメモリセルを選択する列デコー
ダ４０及び行デコーダ４１、記憶データをラツチ
し、真、補データ信号を発生するデータインバツ
フア５０、セル信号を増幅して出力するデータア
ウトバツフア６０、信号を高速に転送するシフト
レジスタ７０、上記諸回路を駆動する内部タイミ
ング発生回路（図示せず）で構成されている。
セル信号を発生する再生回路２０、メモリ位置を
示すアドレス信号をラツチし、真、補アドレス信
号を発生するアドレスバツフア３０、アドレス信
号に従つて任意のメモリセルを選択する列デコー
ダ４０及び行デコーダ４１、記憶データをラツチ
し、真、補データ信号を発生するデータインバツ
フア５０、セル信号を増幅して出力するデータア
ウトバツフア６０、信号を高速に転送するシフト
レジスタ７０、上記諸回路を駆動する内部タイミ
ング発生回路（図示せず）で構成されている。
第２図は第１図に示すMOS・RAMを動作させ
たときの各部における信号の波形図である。
たときの各部における信号の波形図である。
最初クロツクCEでアドレス信号をアドレスバ
ツフア３０でラツチし、アドレス信号に従つて列
デコーダ４０で１本のワード線を選択し、ワード
線につながるメモリセルの信号を再生回路２０で
再生する。一方、アドレス信号に従つて行デコー
ダ４１で複数本（以下の説明では４ビツトの場合
について行なう）のビツト線を選択し、メモモリ
セル信号をシフトレジスタ７０へ一度に転送す
る。
ツフア３０でラツチし、アドレス信号に従つて列
デコーダ４０で１本のワード線を選択し、ワード
線につながるメモリセルの信号を再生回路２０で
再生する。一方、アドレス信号に従つて行デコー
ダ４１で複数本（以下の説明では４ビツトの場合
について行なう）のビツト線を選択し、メモモリ
セル信号をシフトレジスタ７０へ一度に転送す
る。
次に、外部クロツクφに同期した入出力シフト
レジスタ駆動クロツクφ１，φ２でシフトレジス
タ７０からメモリセル信号をデータアウトバツフ
ア６０で増幅して４ビツト連続して読出す。上記
の従来例ではクロツクφの１サイクルで１ビツト
の読出しを行つており、動作速度がサイクル数で
制約される。現状では１サイクルは100ns程度で
ありそれより高速にすることは困難であるという
欠点があつた。
レジスタ駆動クロツクφ１，φ２でシフトレジス
タ７０からメモリセル信号をデータアウトバツフ
ア６０で増幅して４ビツト連続して読出す。上記
の従来例ではクロツクφの１サイクルで１ビツト
の読出しを行つており、動作速度がサイクル数で
制約される。現状では１サイクルは100ns程度で
ありそれより高速にすることは困難であるという
欠点があつた。
本発明は上記欠点を除去し、入出力シフトレジ
スタを駆動する外部クロツクの半周期毎にデータ
を入、出力することにより従来の２倍の速度でデ
ータを転送するブロツクアクセスメモリを提供す
るものである。
スタを駆動する外部クロツクの半周期毎にデータ
を入、出力することにより従来の２倍の速度でデ
ータを転送するブロツクアクセスメモリを提供す
るものである。
本発明のブロツクアクセスメモリは、マトリツ
クス状に配置されたメモリセルと、前記メモリセ
ルの信号を再生する回路と、アドレス信号をラツ
チするアドレスバツフアと、前記アドレス信号で
任意の前記メモリを選択する列デコーダ及び行デ
コーダと、記憶信号をラツチし、前記メモリセル
にデータを供給するデータインバツフアと、前記
再生回路で再生された信号を並列に読込み連続し
てデータを読出したり外部信号を読込み並列にデ
ータを前記メモリセルに読込む入出力シフトレジ
スタと、前記選択されたメモリセルからの信号を
増幅して出力するデータアウトバツフアと、前記
メモリセル、再生回路、列及び行デコーダ、デー
タインバツフア、入出力シフトレジスタ、データ
アウトバツフアを制御する内部タイミング発生回
路とを含むブロツクアクセスメモリにおいて、前
記入出力レジスタとして外部クロツクにより半周
期毎にデータを入出力する入出力シフトレジスタ
を用いることにより構成される。
クス状に配置されたメモリセルと、前記メモリセ
ルの信号を再生する回路と、アドレス信号をラツ
チするアドレスバツフアと、前記アドレス信号で
任意の前記メモリを選択する列デコーダ及び行デ
コーダと、記憶信号をラツチし、前記メモリセル
にデータを供給するデータインバツフアと、前記
再生回路で再生された信号を並列に読込み連続し
てデータを読出したり外部信号を読込み並列にデ
ータを前記メモリセルに読込む入出力シフトレジ
スタと、前記選択されたメモリセルからの信号を
増幅して出力するデータアウトバツフアと、前記
メモリセル、再生回路、列及び行デコーダ、デー
タインバツフア、入出力シフトレジスタ、データ
アウトバツフアを制御する内部タイミング発生回
路とを含むブロツクアクセスメモリにおいて、前
記入出力レジスタとして外部クロツクにより半周
期毎にデータを入出力する入出力シフトレジスタ
を用いることにより構成される。
本発明のブロツクアクセスメモリは、前記入出
力シフトレジスタを２回路並列に設け、互いに半
周期ずらして駆動するように接続することによつ
ても構成できる。
力シフトレジスタを２回路並列に設け、互いに半
周期ずらして駆動するように接続することによつ
ても構成できる。
本発明のブロツクアクセスメモリは、前記入出
力シフトレジスタデータインバツフア、前記デー
タアウトバツフアをそれぞれ並列に設け、互いに
半周期ずらして駆動するように接続することによ
つても構成できる。
力シフトレジスタデータインバツフア、前記デー
タアウトバツフアをそれぞれ並列に設け、互いに
半周期ずらして駆動するように接続することによ
つても構成できる。
本発明の実施例について図面を用いて説明す
る。
る。
第３図は本発明の第１の実施例のブロツク図で
ある。
ある。
この実施例は、シフトレジスタを１回路使用し
て、シフトレジスタによつてスイツチを切換え、
１／Ｏバスに出てくるデータをデータアウトバツ
フアに送つたり、データインバツフアに入つてく
るデータをＩ／Ｏバスを通してメモリセルへ送る
方式のものである。メモリ回路の１／Ｏバス１／
O1〜Ｉ／O4は制御トランジスタT1〜T4を介して
データインバツフア５０及びデータアウトバツフ
ア６０に接続されている。前記制御トランジスタ
T1〜T4のゲートはシフトレジスタ７０の各段の
出力φS1〜φS4に接続されている。シフトレジス
タ７０の内部の実線で囲んだ四角形は１ビツト分
を表わす。第４図は第３図に示す第１の実施例を
動作させるときの各部における信号の波形図であ
る。外部クロツクφの立上り及び立下りを感知し
てクロツクφ１，φ２を発生させる。クロツクφ
１，φ２はシフトレジスタのシフトパルスを移動
させる。又クロツクφ２はシフトレジスタの出力
φS1〜φS4を制御すると同時にデータインバツフ
ア、データアウトバツフアを活性化する。シフト
レジスタはリセツトパルスφRでリセツトしてお
く。行デコーダ４１でメモリセル信号が１／Ｏバ
スへ転送されるまでは従来例と同じである。次に
クロツクφの立上りでクロツクφ１，φ２を発生
させ、シフトレジスタの１段目の出力φS1をハイ
レベルにし、Ｉ／O1の信号を制御トランジスタ
T1を通してデータアウトバツフアへ送り、増幅
して出力する。次にクロツクφの立下りでクロツ
クφ１，φ２を発生させ、シフトレジスタの２段
目の出力φS2をハイレベルにし、Ｉ／O2の信号
を制御トランジスタT2を通して送り、データア
ウトバツフアから出力する。以下同様にしてクロ
ツクφの立上り、立下りでφS3，φS4をハイレベ
ルにし、Ｉ／O3，Ｉ／O4の信号を順次出力す
る。このように半サイクルで１ビツトの読出しを
行つているので動作速度は従来の２倍となる。
て、シフトレジスタによつてスイツチを切換え、
１／Ｏバスに出てくるデータをデータアウトバツ
フアに送つたり、データインバツフアに入つてく
るデータをＩ／Ｏバスを通してメモリセルへ送る
方式のものである。メモリ回路の１／Ｏバス１／
O1〜Ｉ／O4は制御トランジスタT1〜T4を介して
データインバツフア５０及びデータアウトバツフ
ア６０に接続されている。前記制御トランジスタ
T1〜T4のゲートはシフトレジスタ７０の各段の
出力φS1〜φS4に接続されている。シフトレジス
タ７０の内部の実線で囲んだ四角形は１ビツト分
を表わす。第４図は第３図に示す第１の実施例を
動作させるときの各部における信号の波形図であ
る。外部クロツクφの立上り及び立下りを感知し
てクロツクφ１，φ２を発生させる。クロツクφ
１，φ２はシフトレジスタのシフトパルスを移動
させる。又クロツクφ２はシフトレジスタの出力
φS1〜φS4を制御すると同時にデータインバツフ
ア、データアウトバツフアを活性化する。シフト
レジスタはリセツトパルスφRでリセツトしてお
く。行デコーダ４１でメモリセル信号が１／Ｏバ
スへ転送されるまでは従来例と同じである。次に
クロツクφの立上りでクロツクφ１，φ２を発生
させ、シフトレジスタの１段目の出力φS1をハイ
レベルにし、Ｉ／O1の信号を制御トランジスタ
T1を通してデータアウトバツフアへ送り、増幅
して出力する。次にクロツクφの立下りでクロツ
クφ１，φ２を発生させ、シフトレジスタの２段
目の出力φS2をハイレベルにし、Ｉ／O2の信号
を制御トランジスタT2を通して送り、データア
ウトバツフアから出力する。以下同様にしてクロ
ツクφの立上り、立下りでφS3，φS4をハイレベ
ルにし、Ｉ／O3，Ｉ／O4の信号を順次出力す
る。このように半サイクルで１ビツトの読出しを
行つているので動作速度は従来の２倍となる。
第５図は本発明の第２の実施例のブロツク図で
ある。この実施例はシフトレジスタを１回路使用
し、Ｉ／Ｏバスに入出力するデータを一旦シフト
レジスタに取込んでから読出しまたは書込みを行
う方式のものである。メモリ回路のＩ／Ｏバス
Ｉ／O1〜Ｉ／O4は制御トランジスタT1〜T4を介
してシフトレジスタ７０の各段に接続されてお
り、シフトレジスタの入力はデータインバツフア
５０に接続され、出力はデータアウトバツフア６
０に接続されている。
ある。この実施例はシフトレジスタを１回路使用
し、Ｉ／Ｏバスに入出力するデータを一旦シフト
レジスタに取込んでから読出しまたは書込みを行
う方式のものである。メモリ回路のＩ／Ｏバス
Ｉ／O1〜Ｉ／O4は制御トランジスタT1〜T4を介
してシフトレジスタ７０の各段に接続されてお
り、シフトレジスタの入力はデータインバツフア
５０に接続され、出力はデータアウトバツフア６
０に接続されている。
第６図は第５図に示す第２の実施例を動作させ
たときの各部における信号の波形図である。
たときの各部における信号の波形図である。
第３図に示す実施例と同様、外部クロツクφの
立上り及び立下りを感知してクロツクφ１，φ２
を発生させる。クロツクφ１，φ２はシフトレジ
スタのデータをシフトさせる。クロツクφ２はデ
ータインバツフア、データアウトバツフアを活性
化する。行デコーダ４１でメモリセル信号がＩ／
Ｏバスへ転送されるまでは従来例と同じである。
その後クロツクφDLでＩ／O1〜Ｉ／O4の信号を
制御トランジスタT1〜T4を通してシフトレジス
タの各段に一度に転送する。次に、クロツクφの
立上りでクロツクφ１，φ２を発生させ、Ｉ／
O1の信号をデータアウトバツフアへ送り、増幅
して出力する。次に、クロツクφの立下りでクロ
ツクφ１，φ２を発生させ、Ｉ／O2の信号をデ
ータアウトバツフアから出力する。以下同様にし
てクロツクφの立上り、立下りでＩ／O3，Ｉ／
O4の信号を出力する。このようにしても半サイ
クル毎に１ビツトの読出しを行うことができ、動
作速度を２倍にすることができる。
立上り及び立下りを感知してクロツクφ１，φ２
を発生させる。クロツクφ１，φ２はシフトレジ
スタのデータをシフトさせる。クロツクφ２はデ
ータインバツフア、データアウトバツフアを活性
化する。行デコーダ４１でメモリセル信号がＩ／
Ｏバスへ転送されるまでは従来例と同じである。
その後クロツクφDLでＩ／O1〜Ｉ／O4の信号を
制御トランジスタT1〜T4を通してシフトレジス
タの各段に一度に転送する。次に、クロツクφの
立上りでクロツクφ１，φ２を発生させ、Ｉ／
O1の信号をデータアウトバツフアへ送り、増幅
して出力する。次に、クロツクφの立下りでクロ
ツクφ１，φ２を発生させ、Ｉ／O2の信号をデ
ータアウトバツフアから出力する。以下同様にし
てクロツクφの立上り、立下りでＩ／O3，Ｉ／
O4の信号を出力する。このようにしても半サイ
クル毎に１ビツトの読出しを行うことができ、動
作速度を２倍にすることができる。
第７図は本発明の第３の実施例のブロツク図で
ある。
ある。
この実施例はシフトレジスタを２回路並列に設
け、互いに半周期ずらして駆動するように接続し
たものである。メモリ回路のＩ／ＯバスＩ／
O1，Ｉ／O3は制御トランジスタT1，T3を介して
第１のデータインバツフア５０、第１のデータア
ウトバツフア６０に接続され、Ｉ／O2，Ｉ／O4
は制御トランジスタT2，T4を介して第２のデー
タインバツフア５１、第２のデータアウトバツフ
ア６１に接続されている。前記制御トランジスタ
T1，T3のゲートは第１のシフトレジスタ７０の
各段の出力φS1，φS3に制御トランジスタT2，
T4のゲートは第２のシフトレジスタ７１の各段
の出力φS2，φS4にそれぞれ接続されている。
け、互いに半周期ずらして駆動するように接続し
たものである。メモリ回路のＩ／ＯバスＩ／
O1，Ｉ／O3は制御トランジスタT1，T3を介して
第１のデータインバツフア５０、第１のデータア
ウトバツフア６０に接続され、Ｉ／O2，Ｉ／O4
は制御トランジスタT2，T4を介して第２のデー
タインバツフア５１、第２のデータアウトバツフ
ア６１に接続されている。前記制御トランジスタ
T1，T3のゲートは第１のシフトレジスタ７０の
各段の出力φS1，φS3に制御トランジスタT2，
T4のゲートは第２のシフトレジスタ７１の各段
の出力φS2，φS4にそれぞれ接続されている。
第８図は第７図に示す第３の実施例を動作させ
たときの各部における信号の波形図である。
たときの各部における信号の波形図である。
クロツクφ１を外部クロツクφに同期して発生
させる。クロツクφ２はクロツクφ１から半サイ
クル遅れた波形である。第１、第２のシフトレジ
スタ７０，７１はクロツクφ１，φ２でシフトパ
ルスを移動させるが、第２のシフトレジスタ７１
は第１のシフトレジスタ７０より半サイクル遅れ
て動作する。一方、第１のデータインバツフア５
０、第１のデータアウトバツフア６０はクロツク
φ１で活性化され、第２のデータインバツフア５
１、第２のデータアウトバツフア６１はクロツク
φ２で活性化される。第１、第２のシフトレジス
タ７０，７１はリセツトパルスφでリセツトして
おく。行デコーダ４１でメモリセル信号がＩ／Ｏ
バスへ転送されるまでは従来例と同じである。次
に、クロツクφの立上りでクロツクφ１を発生さ
せ、第１のシフトレジスタ７０の第１段目の出力
φS1をハイレベルにし、Ｉ／O1の信号を制御ト
ランジスタT1を通して第１のデータアウトバツ
フア６０へ送り、増幅して出力する。次に、クロ
ツクφの立下りでクロツクφ２を発生させ、第２
のシフトレジスタ７１の１段目の出力φS2をハイ
レベルにし、Ｉ／O2の信号を制御トランジスタ
T2を通して送り第２データアウトバツフア６１
から出力する。以下同様にしてクロツクφの立上
り、立下りで第１のシフトレジスタの出力φS3、
第２のシフトレジスタ７１の出力φS4をハイレベ
ルにし、Ｉ／O3，Ｉ／O4の信号をそれぞれ第１
のデータアウトバツフア６０、第２のデータアウ
トバツフア６１から出力する。このようにしても
半サイクル毎に１ビツトの読出しを行うことがで
き、動作速度を２倍にすることができる。
させる。クロツクφ２はクロツクφ１から半サイ
クル遅れた波形である。第１、第２のシフトレジ
スタ７０，７１はクロツクφ１，φ２でシフトパ
ルスを移動させるが、第２のシフトレジスタ７１
は第１のシフトレジスタ７０より半サイクル遅れ
て動作する。一方、第１のデータインバツフア５
０、第１のデータアウトバツフア６０はクロツク
φ１で活性化され、第２のデータインバツフア５
１、第２のデータアウトバツフア６１はクロツク
φ２で活性化される。第１、第２のシフトレジス
タ７０，７１はリセツトパルスφでリセツトして
おく。行デコーダ４１でメモリセル信号がＩ／Ｏ
バスへ転送されるまでは従来例と同じである。次
に、クロツクφの立上りでクロツクφ１を発生さ
せ、第１のシフトレジスタ７０の第１段目の出力
φS1をハイレベルにし、Ｉ／O1の信号を制御ト
ランジスタT1を通して第１のデータアウトバツ
フア６０へ送り、増幅して出力する。次に、クロ
ツクφの立下りでクロツクφ２を発生させ、第２
のシフトレジスタ７１の１段目の出力φS2をハイ
レベルにし、Ｉ／O2の信号を制御トランジスタ
T2を通して送り第２データアウトバツフア６１
から出力する。以下同様にしてクロツクφの立上
り、立下りで第１のシフトレジスタの出力φS3、
第２のシフトレジスタ７１の出力φS4をハイレベ
ルにし、Ｉ／O3，Ｉ／O4の信号をそれぞれ第１
のデータアウトバツフア６０、第２のデータアウ
トバツフア６１から出力する。このようにしても
半サイクル毎に１ビツトの読出しを行うことがで
き、動作速度を２倍にすることができる。
第９図は本発明の第４の実施例のブロツク図で
ある。
ある。
この実施例はシフトレジスタ、データインバツ
フア、データアウトバツフアをそれぞれ２回路づ
つ設けた例である。メモリ回路のＩ／ＯバスＩ／
O1，Ｉ／O3は制御トランジスタT1，T3を介して
第１のシフトレジスタ７０の各段に接続されてお
り、Ｉ／O2，Ｉ／O4は制御トランジスタT2，T4
を介して第２のシフトレジスタ７１の各段に接続
されている。第１のシフトレジスタ７０の入力は
第１のデータインバツフア５０に接続され、出力
は第１のデータアウトバツフア６０に接続されて
おり、第２のシフトレジスタの入力は第２のデー
タインバツフア５１に接続され、出力は第２のデ
ータアウトバツフア６１に接続されている。
フア、データアウトバツフアをそれぞれ２回路づ
つ設けた例である。メモリ回路のＩ／ＯバスＩ／
O1，Ｉ／O3は制御トランジスタT1，T3を介して
第１のシフトレジスタ７０の各段に接続されてお
り、Ｉ／O2，Ｉ／O4は制御トランジスタT2，T4
を介して第２のシフトレジスタ７１の各段に接続
されている。第１のシフトレジスタ７０の入力は
第１のデータインバツフア５０に接続され、出力
は第１のデータアウトバツフア６０に接続されて
おり、第２のシフトレジスタの入力は第２のデー
タインバツフア５１に接続され、出力は第２のデ
ータアウトバツフア６１に接続されている。
第１０図は第９図に示す第４の実施例を動作さ
せたときの各部における信号の波形図である。第
３の実施例と同様に、クロツクφ１を外部クロツ
クφに同期して発生させる。クロツクφ２はクロ
ツクφ１から半サイクル遅れた波形である。第
１、第２のシフトレジスタ７０，７１はクロツク
φ１，φ２でデータをシフトさせるが、第２のシ
フトレジスタ７１は第１のシフトレジスタ７０よ
り半サイクル遅れて動作する。一方、第１のデー
タインバツフア５０、第１のデータアウトバツフ
ア６０はクロツクφ１で活性化され、第２のデー
タインバツフア５１、第２のデータアウトバツフ
ア６１はクロツクφ２で活性化される。行デコー
ダ４１でメモリセル信号がＩ／Ｏバスへ転送され
るまでは従来例と同じである。その後クロツクφ
DLでＩ／O1，Ｉ／O3の信号を制御トランジスタ
T1，T3を通して第１のシフトレジスタ７１の各
段へ、又Ｉ／O2，Ｉ／O4の信号を制御トランジ
スタT2，T4を通して第２のシフトレジスタ７１
の各段へ一度に転送する。次に、クロツクφの立
上りでクロツクφ１を発生させ、Ｉ／O1の信号
を第１のシフトレジスタ７０から第１のデータア
ウトバツフア６０へ送り、増幅して出力する。次
に、クロツクφの立下りでクロツクφ２を発生さ
せ、Ｉ／O2の信号を第２のシフトレジスタ７１
から第２のデータアウトバツフア６１を通して出
力する。以下同様にしてクロツクφの立上り、立
下りでＩ／O3，Ｉ／O4の信号をそれぞれ第１の
データアウトバツフア６０、第２のデータアウト
バツフア６１から出力する。
せたときの各部における信号の波形図である。第
３の実施例と同様に、クロツクφ１を外部クロツ
クφに同期して発生させる。クロツクφ２はクロ
ツクφ１から半サイクル遅れた波形である。第
１、第２のシフトレジスタ７０，７１はクロツク
φ１，φ２でデータをシフトさせるが、第２のシ
フトレジスタ７１は第１のシフトレジスタ７０よ
り半サイクル遅れて動作する。一方、第１のデー
タインバツフア５０、第１のデータアウトバツフ
ア６０はクロツクφ１で活性化され、第２のデー
タインバツフア５１、第２のデータアウトバツフ
ア６１はクロツクφ２で活性化される。行デコー
ダ４１でメモリセル信号がＩ／Ｏバスへ転送され
るまでは従来例と同じである。その後クロツクφ
DLでＩ／O1，Ｉ／O3の信号を制御トランジスタ
T1，T3を通して第１のシフトレジスタ７１の各
段へ、又Ｉ／O2，Ｉ／O4の信号を制御トランジ
スタT2，T4を通して第２のシフトレジスタ７１
の各段へ一度に転送する。次に、クロツクφの立
上りでクロツクφ１を発生させ、Ｉ／O1の信号
を第１のシフトレジスタ７０から第１のデータア
ウトバツフア６０へ送り、増幅して出力する。次
に、クロツクφの立下りでクロツクφ２を発生さ
せ、Ｉ／O2の信号を第２のシフトレジスタ７１
から第２のデータアウトバツフア６１を通して出
力する。以下同様にしてクロツクφの立上り、立
下りでＩ／O3，Ｉ／O4の信号をそれぞれ第１の
データアウトバツフア６０、第２のデータアウト
バツフア６１から出力する。
以上説明したように本発明では外部クロツクφ
の半周期毎に出力を得ることが出来、データ転送
レートを高めることが可能である。
の半周期毎に出力を得ることが出来、データ転送
レートを高めることが可能である。
本発明のブロツクアクセスメモリのデータイン
バツフア、データアウトバツフアはダイナミツク
回路で構成することも可能であるが、スタテイツ
ク回路で構成すればより高速化を実現出来る。ま
た、上記実施例では、シフトレジスタ駆動クロツ
クφを用いて動作説明を行なつたが、一般的なア
ドレスマルチプレクスを採用したMOS・RAMで
はクロツクφの代りにクロツクを使用する
ことが可能である。
バツフア、データアウトバツフアはダイナミツク
回路で構成することも可能であるが、スタテイツ
ク回路で構成すればより高速化を実現出来る。ま
た、上記実施例では、シフトレジスタ駆動クロツ
クφを用いて動作説明を行なつたが、一般的なア
ドレスマルチプレクスを採用したMOS・RAMで
はクロツクφの代りにクロツクを使用する
ことが可能である。
以上詳細に説明したように、本発明によれば、
従来と比べ２倍の速度で動作し、データ転送レー
トを高めたブロツクアクセスメモリが得られるの
でその効果は大きい。
従来と比べ２倍の速度で動作し、データ転送レー
トを高めたブロツクアクセスメモリが得られるの
でその効果は大きい。
第１図は従来の入出力部にシフトレジスタを備
えたMOOS・RAMの一例のブロツク図、第２図
は第１図に示すMOS・RAMを動作させたときの
各部における信号の波形図、第３図は本発明の第
１の実施例のブロツク図、第４図は第３図に示す
第１の実施例を動作させたときの各部における信
号の波形図、第５図は本発明の第２の実施例のブ
ロツク図、第６図は第５図に示す第２の実施例を
動作させたときの各部における信号の波形図、第
７図は本発明の第３の実施例のブロツク図、第８
図は第７図に示す第３の実施例を動作させたとき
の各部における信号の波形図、第９図は本発明の
第４の実施例のブロツク図、第１０図は第９図に
示す第４の実施例を動作させたときの各部におけ
る信号の波形図である。 １０……メモリセル、２０……再生回路、３０
……アドレスバツフア、４０……列デコーダ、４
１……行デコーダ、５０，５１……データインバ
ツフア、６０，６１……データアウトバツフア、
７０，７１……シフトレジスタ、T1〜T4……制
御トランジスタ。
えたMOOS・RAMの一例のブロツク図、第２図
は第１図に示すMOS・RAMを動作させたときの
各部における信号の波形図、第３図は本発明の第
１の実施例のブロツク図、第４図は第３図に示す
第１の実施例を動作させたときの各部における信
号の波形図、第５図は本発明の第２の実施例のブ
ロツク図、第６図は第５図に示す第２の実施例を
動作させたときの各部における信号の波形図、第
７図は本発明の第３の実施例のブロツク図、第８
図は第７図に示す第３の実施例を動作させたとき
の各部における信号の波形図、第９図は本発明の
第４の実施例のブロツク図、第１０図は第９図に
示す第４の実施例を動作させたときの各部におけ
る信号の波形図である。 １０……メモリセル、２０……再生回路、３０
……アドレスバツフア、４０……列デコーダ、４
１……行デコーダ、５０，５１……データインバ
ツフア、６０，６１……データアウトバツフア、
７０，７１……シフトレジスタ、T1〜T4……制
御トランジスタ。
Claims (1)
- １ マトリツクス状に配置されたメモリセルと、
前記メモリセルの行又は列に対応して設けられ、
該行又は列の選択を連続的に行なうシフトレジス
タとを含むメモリにおいて、前記シフトレジスタ
は外部クロツクの半周期毎にシフト動作を行な
い、前記外部クロツクの一周期内に二つの行又は
列が連続して選択されることを特徴とするメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088987A JPS57210495A (en) | 1981-06-10 | 1981-06-10 | Block access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088987A JPS57210495A (en) | 1981-06-10 | 1981-06-10 | Block access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57210495A JPS57210495A (en) | 1982-12-24 |
| JPS6146916B2 true JPS6146916B2 (ja) | 1986-10-16 |
Family
ID=13958146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56088987A Granted JPS57210495A (en) | 1981-06-10 | 1981-06-10 | Block access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57210495A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010493A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61237287A (ja) * | 1985-04-12 | 1986-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61237288A (ja) * | 1985-04-15 | 1986-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| GB2187006B (en) * | 1986-02-25 | 1990-01-10 | Sony Corp | Random access memory apparatus |
| US5267191A (en) * | 1989-04-03 | 1993-11-30 | Ncr Corporation | FIFO memory system |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US5978869A (en) * | 1997-07-21 | 1999-11-02 | International Business Machines Corporation | Enhanced dual speed bus computer system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792473A (en) * | 1980-10-10 | 1982-06-09 | Inmos Corp | Device for rapidly transferring data between succeeding memory place and data output bus of semiconductor memory |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
-
1981
- 1981-06-10 JP JP56088987A patent/JPS57210495A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792473A (en) * | 1980-10-10 | 1982-06-09 | Inmos Corp | Device for rapidly transferring data between succeeding memory place and data output bus of semiconductor memory |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57210495A (en) | 1982-12-24 |
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