JP2680328B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2680328B2 JP2680328B2 JP63054062A JP5406288A JP2680328B2 JP 2680328 B2 JP2680328 B2 JP 2680328B2 JP 63054062 A JP63054062 A JP 63054062A JP 5406288 A JP5406288 A JP 5406288A JP 2680328 B2 JP2680328 B2 JP 2680328B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bank
- circuit
- data latch
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ランダムアクセス可能なダイナミック型半
導体記憶装置（DRAM）に関する。
導体記憶装置（DRAM）に関する。
（従来の技術） 半導体メモリのなかでDRAMは最も高集積化が進み、既
に1MビットDRAMが量産段階にある。この様なDRAMの高集
積化と共に、入出力の多ビット化や動作モードの多様化
等、機能面での開発も盛んである。特に、ページ・モー
ド，ニブル・モード，スタティック・カラム・モードな
どの動作モードは、選択されたワード線に接続されるメ
モリセルのデータなら高速に読み書きできるものとし
て、スタティックRAMに匹敵する高速アクセスを可能と
している。しかしこれらのモードでも、予め番地の決ま
った連続したメモリセルデータを20M Hz以上の高速で入
出力することは難しい。この様な用途のために近年、シ
リアルアクセス・モードが開発された。しかし、これま
でのシリアルアクセス用DRAMは、シリアルアクセス専用
に使うことを考慮して設計されているために、高度の画
像処理やコンピュータの主記憶装置とCPU間のデータ転
送等、ランダムアクセスとシリアルアクセスが混じり合
うような場合には、次のような問題があった。
に1MビットDRAMが量産段階にある。この様なDRAMの高集
積化と共に、入出力の多ビット化や動作モードの多様化
等、機能面での開発も盛んである。特に、ページ・モー
ド，ニブル・モード，スタティック・カラム・モードな
どの動作モードは、選択されたワード線に接続されるメ
モリセルのデータなら高速に読み書きできるものとし
て、スタティックRAMに匹敵する高速アクセスを可能と
している。しかしこれらのモードでも、予め番地の決ま
った連続したメモリセルデータを20M Hz以上の高速で入
出力することは難しい。この様な用途のために近年、シ
リアルアクセス・モードが開発された。しかし、これま
でのシリアルアクセス用DRAMは、シリアルアクセス専用
に使うことを考慮して設計されているために、高度の画
像処理やコンピュータの主記憶装置とCPU間のデータ転
送等、ランダムアクセスとシリアルアクセスが混じり合
うような場合には、次のような問題があった。
従来のシリアルアクセス用DRAMは、チップを大きく二
つのメモリセル・ブロック（Ａバンク,Bバンク）に分
け、両バンクを交互にインターリーブ動作させて、連続
したメモリセルデータの高速入出力を行なっている。そ
のタイミング図を第４図に示す。例えば▲▼をシ
リアル入出力の基本クロックとすると、▲▼が
“L"レベルになったとき、ＡバンクかＢバンクを選択す
るアドレス入力により、Ａバンクを活性化する信号ASLT
か、Ｂバンクを活性化する信号BSLTのいずれかが立上が
る。そのデコードには通常遅延時間τ（３〜5nS程度）
が必要であるが、これはシリアルアクセスでは必須であ
る。そして信号ASLTが立上がった場合には、二つのブロ
ック選択に用いられるアドレス以外のアドレスで決まる
カラム選択線CSLAj,CSLBjのうちの一方CSLAjが選択され
る。このとき、CSLBjは非選択となる。逆に、BSLTが立
上がった場合には、CSLBjが選択され、CSLAjは非選択と
なる。
つのメモリセル・ブロック（Ａバンク,Bバンク）に分
け、両バンクを交互にインターリーブ動作させて、連続
したメモリセルデータの高速入出力を行なっている。そ
のタイミング図を第４図に示す。例えば▲▼をシ
リアル入出力の基本クロックとすると、▲▼が
“L"レベルになったとき、ＡバンクかＢバンクを選択す
るアドレス入力により、Ａバンクを活性化する信号ASLT
か、Ｂバンクを活性化する信号BSLTのいずれかが立上が
る。そのデコードには通常遅延時間τ（３〜5nS程度）
が必要であるが、これはシリアルアクセスでは必須であ
る。そして信号ASLTが立上がった場合には、二つのブロ
ック選択に用いられるアドレス以外のアドレスで決まる
カラム選択線CSLAj,CSLBjのうちの一方CSLAjが選択され
る。このとき、CSLBjは非選択となる。逆に、BSLTが立
上がった場合には、CSLBjが選択され、CSLAjは非選択と
なる。
ところでこのようにシリアルアクセス可能としたDRAM
チップでランダムアクセスを行なおうとすると、同じ回
路構成を用いている限り、その場合にも第４図と同じタ
イミングでカラム選択線CSLAjかCSLBjの選択が行われ
る。これは、シリアルアクセスを考慮していないDRAMで
のランダムアクセスと比較して、遅延時間τだけアクセ
スが遅れることを意味する。アクセスタイムが60〜80nS
という高速DRAMにおいてこの遅延時間は大きい損失であ
る。
チップでランダムアクセスを行なおうとすると、同じ回
路構成を用いている限り、その場合にも第４図と同じタ
イミングでカラム選択線CSLAjかCSLBjの選択が行われ
る。これは、シリアルアクセスを考慮していないDRAMで
のランダムアクセスと比較して、遅延時間τだけアクセ
スが遅れることを意味する。アクセスタイムが60〜80nS
という高速DRAMにおいてこの遅延時間は大きい損失であ
る。
（発明が解決しようとする課題） 以上のように従来のシリアルアクセス・モード付のDR
AMは、ランダムアクセスとシリアルアクセスを両立させ
ようとすると、ランダムアクセス時にシリアルアクセス
・モードのないDRAMと比較してアクセス時間が遅くな
る、という問題があった。
AMは、ランダムアクセスとシリアルアクセスを両立させ
ようとすると、ランダムアクセス時にシリアルアクセス
・モードのないDRAMと比較してアクセス時間が遅くな
る、という問題があった。
本発明は、この様な問題を解決したシリアルアクセス
機構付のDRAMを提供することを目的とする。
機構付のDRAMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係わるDRAMは、同一ロウアドレスで選択され
る複数のダイナミック型メモリセルを第１から第Ｎまで
のＮ系列（Ｎ≧２）のメモリバンクに分けて配列してメ
モリアレイを構成し、Ｎ個の各メモリバンクにおいて同
一ロウアドレスで選択される複数のメモリセルのデータ
を並列に取出す入出力線、各入出力線に設けられたデー
タラッチ回路を備え、かつ外部入力信号により動作モー
ドがシリアルアクセス・モードであるかランダムアクセ
ス・モードであるかを検出する回路を有し、この動作モ
ード検知回路により検知されたシリアルアクセス・モー
ドにおいては該複数のバンクのうち選択的にＮより少な
い数のバンクを選択しデータをデータラッチ回路に転送
し、ランダムアクセス・モードにおいてはＮ個全てのバ
ンクのデータをデータラッチ回路に転送する手段を有す
ることを特徴とする。
る複数のダイナミック型メモリセルを第１から第Ｎまで
のＮ系列（Ｎ≧２）のメモリバンクに分けて配列してメ
モリアレイを構成し、Ｎ個の各メモリバンクにおいて同
一ロウアドレスで選択される複数のメモリセルのデータ
を並列に取出す入出力線、各入出力線に設けられたデー
タラッチ回路を備え、かつ外部入力信号により動作モー
ドがシリアルアクセス・モードであるかランダムアクセ
ス・モードであるかを検出する回路を有し、この動作モ
ード検知回路により検知されたシリアルアクセス・モー
ドにおいては該複数のバンクのうち選択的にＮより少な
い数のバンクを選択しデータをデータラッチ回路に転送
し、ランダムアクセス・モードにおいてはＮ個全てのバ
ンクのデータをデータラッチ回路に転送する手段を有す
ることを特徴とする。
（作用） 本発明によれば、シリアルアクセス・モードとランダ
ムアクセス・モードでバンクの数を変更する。例えば、
従来のシリアルアクセス機能付DRAMにおけるようにラン
ダムアクセス時にメモリバンクを選択するために要した
遅延時間が必要なくなり、通常のDRAMと同様に高速のア
クセスタイムが高速化される。即ち、ランダムアクセス
を遅くすることなく、シリアルアクセス機能を付加した
DRAMを実現することができる。
ムアクセス・モードでバンクの数を変更する。例えば、
従来のシリアルアクセス機能付DRAMにおけるようにラン
ダムアクセス時にメモリバンクを選択するために要した
遅延時間が必要なくなり、通常のDRAMと同様に高速のア
クセスタイムが高速化される。即ち、ランダムアクセス
を遅くすることなく、シリアルアクセス機能を付加した
DRAMを実現することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のDRAMの概略構成である。この実施
例では、メモリセルアレイは、▲▼系制御回路８
で選択される同一ロウ・アドレス内で二つの系列、即ち
Ａバンク1AとＢバンク1Bに分けられている。各メモリバ
ンク1A,1Bに対してカラム選択信号線CSLAj,CSLBjを選ぶ
Ａバンク制御回路2A及びＢバンク制御回路2Bが設けられ
ている。３は、▲▼，▲▼入力によりシリ
アルアクセス・モードまたはランダムアクセス・モード
を検知するためのモード検知回路であり、この検知回路
３によりバンク選択回路４が制御され、動作モードに応
じてカラム選択が行われるようになっている。検知回路
３は、▲▼が“H"レベルから“L"レベルになって
いわゆる▲▼アクティブ期間に入り、その後再び
“H"レベルになる迄に▲▼が一回以上“H"→“L"
→“H"というサイクルを繰返す場合にはシリアルアクセ
ス・モードと判定し、それ以外の場合はランダムアクセ
ス・モードと判定するものである。
例では、メモリセルアレイは、▲▼系制御回路８
で選択される同一ロウ・アドレス内で二つの系列、即ち
Ａバンク1AとＢバンク1Bに分けられている。各メモリバ
ンク1A,1Bに対してカラム選択信号線CSLAj,CSLBjを選ぶ
Ａバンク制御回路2A及びＢバンク制御回路2Bが設けられ
ている。３は、▲▼，▲▼入力によりシリ
アルアクセス・モードまたはランダムアクセス・モード
を検知するためのモード検知回路であり、この検知回路
３によりバンク選択回路４が制御され、動作モードに応
じてカラム選択が行われるようになっている。検知回路
３は、▲▼が“H"レベルから“L"レベルになって
いわゆる▲▼アクティブ期間に入り、その後再び
“H"レベルになる迄に▲▼が一回以上“H"→“L"
→“H"というサイクルを繰返す場合にはシリアルアクセ
ス・モードと判定し、それ以外の場合はランダムアクセ
ス・モードと判定するものである。
各メモリバンク1A,1Bはそれぞれ別の入出力線9A,9Bを
介して出力データラッチ回路5A,5Bに接続され、各出力
データラッチ回路5A,5Bはそれぞれ並列データを直列デ
ータに変換するシフトレジスタ6A,6Bを介して出力デー
タバッファ７に接続されている。
介して出力データラッチ回路5A,5Bに接続され、各出力
データラッチ回路5A,5Bはそれぞれ並列データを直列デ
ータに変換するシフトレジスタ6A,6Bを介して出力デー
タバッファ７に接続されている。
第２図は、モード検知回路３の具体的構成例である。
RAS,CASはそれぞれ▲▼，▲▼入力の次段
の反転信号であり、CSFは検知信号である。
RAS,CASはそれぞれ▲▼，▲▼入力の次段
の反転信号であり、CSFは検知信号である。
この実施例のDRAMの動作を次に、第３図を参照して説
明する。第３図（ａ）は、ランダムアクセス時のモード
検知回路３の動作波形である。ランダムアクセス時に
は、▲▼の立下がりを検出して信号CSFが“H"レ
ベルになる。この検出信号CSFは、Ａ系,B系の２バンク
の選択回路４（カラムアドレス信号の一つA0CでＡ系,B
系のデコードが行われる）を活性化するかまたは非活性
にするかを選択する信号である。即ち、CSFが“H"レベ
ルのとき選択回路４は非活性となる。そしてCSFが“H"
レベルになるとほぼ同時に、この選択回路４は、いずれ
のバンクが選択されたかを示すASLTとBSLTの両方共、
“H"レベルとなる。その結果はＡバンク制御回路2A,Bバ
ンク制御回路2Bに入力され、A0C以外のカラムアドレス
信号で決定されるカラム選択信号線CSLAj,CSLBjが共に
“H"レベルとなる。これにより、Ａバンク1A,Bバンク1B
から、バンク選択のアドレス以外のアドレスで決められ
る各系列に必ず一つあるメモリセルデータがそれぞれ入
出力線9A,9Bに転送される。そしてシフトレジスタ6A,6B
のうちA0Cで選択される一方のデータが、出力データバ
ッファ７を介して出力される。
明する。第３図（ａ）は、ランダムアクセス時のモード
検知回路３の動作波形である。ランダムアクセス時に
は、▲▼の立下がりを検出して信号CSFが“H"レ
ベルになる。この検出信号CSFは、Ａ系,B系の２バンク
の選択回路４（カラムアドレス信号の一つA0CでＡ系,B
系のデコードが行われる）を活性化するかまたは非活性
にするかを選択する信号である。即ち、CSFが“H"レベ
ルのとき選択回路４は非活性となる。そしてCSFが“H"
レベルになるとほぼ同時に、この選択回路４は、いずれ
のバンクが選択されたかを示すASLTとBSLTの両方共、
“H"レベルとなる。その結果はＡバンク制御回路2A,Bバ
ンク制御回路2Bに入力され、A0C以外のカラムアドレス
信号で決定されるカラム選択信号線CSLAj,CSLBjが共に
“H"レベルとなる。これにより、Ａバンク1A,Bバンク1B
から、バンク選択のアドレス以外のアドレスで決められ
る各系列に必ず一つあるメモリセルデータがそれぞれ入
出力線9A,9Bに転送される。そしてシフトレジスタ6A,6B
のうちA0Cで選択される一方のデータが、出力データバ
ッファ７を介して出力される。
第３図（ｂ）は、シリアルアクセス・モードの場合の
モード検知回路３の動作波形である。このモードの場
合、最初のサイクルはランダムアクセス・モードの場合
と同様になる。即ちまず、検知回路３により、検知信号
CSFが“H"レベルになる。ところがこのモードでは、▲
▼アクティブ期間中に第３図（ｂ）に示したよう
に、▲▼が“H"→“L"→“H"という変化を繰返
す。その▲▼期間内の最初の▲▼の立上り
によって信号CSFは“L"レベルになり、これに対応して
バンク選択回路４は、ASLTまたはBSLTのいずれか一方の
みを“H"レベルとする。つまり、シリアルアクセスの２
サイクル目では、カラム選択信号CSLAj,CSLBjのいずれ
か一方のみが選択される。そして選択されたメモリバン
クのメモリセルデータで出力データラッチ回路、及びシ
フトレジスタを介して出力される。３サイクル目も信号
CSFは“L"レベルのままであり、２サイクル目とは逆の
メモリバンクのメモリセルデータが出力される。
モード検知回路３の動作波形である。このモードの場
合、最初のサイクルはランダムアクセス・モードの場合
と同様になる。即ちまず、検知回路３により、検知信号
CSFが“H"レベルになる。ところがこのモードでは、▲
▼アクティブ期間中に第３図（ｂ）に示したよう
に、▲▼が“H"→“L"→“H"という変化を繰返
す。その▲▼期間内の最初の▲▼の立上り
によって信号CSFは“L"レベルになり、これに対応して
バンク選択回路４は、ASLTまたはBSLTのいずれか一方の
みを“H"レベルとする。つまり、シリアルアクセスの２
サイクル目では、カラム選択信号CSLAj,CSLBjのいずれ
か一方のみが選択される。そして選択されたメモリバン
クのメモリセルデータで出力データラッチ回路、及びシ
フトレジスタを介して出力される。３サイクル目も信号
CSFは“L"レベルのままであり、２サイクル目とは逆の
メモリバンクのメモリセルデータが出力される。
以上のようにこの実施例では、ランダムアクセス時の
Ａ系,B系のメモリバンク選択を、アドレス信号入力端子
に近い回路部分ではなく、データ出力端子に近い回路で
行なっている。従って、従来のシリアルアクセス機能付
DRAMのようにメモリバンク選択のために要する遅延時間
がアクセス時間に入ることはなく、ランダムアクセスの
高速化が図られる。このランダムアクセスの高速化は、
DRAMにより高度の画像処理を行なう場合や、コンピュー
タの主記憶装置とCPU間のデータ転送のようにランタセ
ムとシリアルが混じり合うアクセス方式を用いる場合に
非常に大きいメリットになる。
Ａ系,B系のメモリバンク選択を、アドレス信号入力端子
に近い回路部分ではなく、データ出力端子に近い回路で
行なっている。従って、従来のシリアルアクセス機能付
DRAMのようにメモリバンク選択のために要する遅延時間
がアクセス時間に入ることはなく、ランダムアクセスの
高速化が図られる。このランダムアクセスの高速化は、
DRAMにより高度の画像処理を行なう場合や、コンピュー
タの主記憶装置とCPU間のデータ転送のようにランタセ
ムとシリアルが混じり合うアクセス方式を用いる場合に
非常に大きいメリットになる。
本発明は上記実施例に限られない。実施例ではメモリ
バンクを２系列としたが、一般に同一アドレスで選択さ
れるメモリセル群をＮ（≧２）系列のメモリバンクに分
けて、シリアルアクセス・モードとランダムアクセス・
モードを切替えられるようにした場合に本発明は有効で
ある。
バンクを２系列としたが、一般に同一アドレスで選択さ
れるメモリセル群をＮ（≧２）系列のメモリバンクに分
けて、シリアルアクセス・モードとランダムアクセス・
モードを切替えられるようにした場合に本発明は有効で
ある。
［発明の効果］ 以上述べたように本発明によれば、シリアルアクセス
機能付DRAMにおいて、メモリバンク選択をデータ出力端
子近くで行なうように構成することにより、ランダムア
クセス・モードでのアクセスの高速化を図ることができ
る。
機能付DRAMにおいて、メモリバンク選択をデータ出力端
子近くで行なうように構成することにより、ランダムア
クセス・モードでのアクセスの高速化を図ることができ
る。
第１図は本発明の一実施例のDRAMの概略構成を示す図、
第２図はそのモード検知回路の具体的構成例を示す図、
第３図（ａ）（ｂ）はそのモード検知回路の動作を説明
するための信号波形図、第４図は従来のシリアルアクセ
ス機能付DRAMでの問題を説明するための動作波形図であ
る。 1A,1B……メモリバンク、2A,2B……バンク制御回路、３
……モード検知回路、４……バンク選択回路、5A,5B…
…出力データラッチ、6A,6B……シフトレジスタ、７…
…出力データバッファ、８……▲▼系制御回路、
9A,9B……入出力線。
第２図はそのモード検知回路の具体的構成例を示す図、
第３図（ａ）（ｂ）はそのモード検知回路の動作を説明
するための信号波形図、第４図は従来のシリアルアクセ
ス機能付DRAMでの問題を説明するための動作波形図であ
る。 1A,1B……メモリバンク、2A,2B……バンク制御回路、３
……モード検知回路、４……バンク選択回路、5A,5B…
…出力データラッチ、6A,6B……シフトレジスタ、７…
…出力データバッファ、８……▲▼系制御回路、
9A,9B……入出力線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−50998（ＪＰ，Ａ)
Claims (3)
- 【請求項１】同一ロウアドレスで選択される複数のダイ
ナミック型メモリセルを第１から第ＮまでのＮ系列（Ｎ
≧２）のメモリバンクに分けて配列してメモリアレイを
構成し、Ｎ個の各メモリバンクにおいて同一ロウアドレ
スで選択される複数のメモリセルのデータを並列に取出
す入出力線、各入出力線に設けられたデータラッチ回路
を備え、かつ外部入力信号により動作モードがシリアル
アクセス・モードであるかランダムアクセス・モードで
あるかを検出する回路を有し、この動作モード検知回路
により検知されたシリアルアクセス・モードにおいては
該複数のバンクのうち選択的にＮより少ない数のバンク
を選択しデータをデータラッチ回路に転送し、ランダム
アクセス・モードにおいてはＮ個全てのバンクのデータ
をデータラッチ回路に転送する手段を有することを特徴
とする半導体記憶装置。 - 【請求項２】前記各バンクに配設されたデータラッチ回
路と、出力バッファと、該データラッチ回路と該出力バ
ッファとの間のデータ転送を制御する回路とを有し、該
データ転送制御回路によりデータが外部入力信号に同期
してシリアルにデータラッチ回路から出力バッファに転
送されることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記データ入出力線と前記データラッチ回
路は各バンク毎に複数存在し、該複数のデータラッチ回
路から出力バッファに順番に或いは交互にデータ転送す
ることを特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054062A JP2680328B2 (ja) | 1988-03-08 | 1988-03-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054062A JP2680328B2 (ja) | 1988-03-08 | 1988-03-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227297A JPH01227297A (ja) | 1989-09-11 |
| JP2680328B2 true JP2680328B2 (ja) | 1997-11-19 |
Family
ID=12960130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054062A Expired - Fee Related JP2680328B2 (ja) | 1988-03-08 | 1988-03-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680328B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350998A (ja) * | 1986-08-19 | 1988-03-03 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-03-08 JP JP63054062A patent/JP2680328B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01227297A (ja) | 1989-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2740063B2 (ja) | 半導体記憶装置 | |
| US6078546A (en) | Synchronous semiconductor memory device with double data rate scheme | |
| US4855959A (en) | Dual port memory circuit | |
| EP0646928B1 (en) | Synchronous dynamic random access memory | |
| US6788616B2 (en) | Semiconductor memory device | |
| JP4493116B2 (ja) | 読み取り／書き込みアドレスバスを有するランダムアクセスメモリ並びに同メモリへの書き込み及び同メモリからの読み取り方法 | |
| EP0436077B1 (en) | Multiplexed serial register architecture for VRAM | |
| EP0260578A2 (en) | Memory device having multiplexed twin i/o line pairs | |
| US4811305A (en) | Semiconductor memory having high-speed serial access scheme | |
| US6219746B1 (en) | Data processing system having a synchronous memory with an output circuit which selectively outputs groups of M data bits | |
| USRE38955E1 (en) | Memory device having a relatively wide data bus | |
| JPH05274864A (ja) | 画像専用半導体記憶装置 | |
| JP2680328B2 (ja) | 半導体記憶装置 | |
| JPS6146916B2 (ja) | ||
| JP2795846B2 (ja) | 半導体装置 | |
| JPS626482A (ja) | 半導体記憶装置 | |
| JP2615050B2 (ja) | 半導体メモリ | |
| JP2700886B2 (ja) | 半導体集積回路装置 | |
| EP0468135B1 (en) | A high speed dynamic, random access memory with extended reset/precharge time | |
| JPS61289596A (ja) | 半導体記憶装置 | |
| JPH0778989B2 (ja) | 半導体メモリ装置 | |
| KR920005121B1 (ko) | 반도체 기억장치 | |
| JPS6129486A (ja) | 半導体記憶装置 | |
| JPS62188093A (ja) | 半導体記憶装置 | |
| Kawasumi et al. | Bus architecture for 600-MHz 4.5-Mb DDR SRAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |