JP2740063B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2740063B2
JP2740063B2 JP3255354A JP25535491A JP2740063B2 JP 2740063 B2 JP2740063 B2 JP 2740063B2 JP 3255354 A JP3255354 A JP 3255354A JP 25535491 A JP25535491 A JP 25535491A JP 2740063 B2 JP2740063 B2 JP 2740063B2
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memory cells
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春希 戸田
昇三 斉藤
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    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、容易な制御により高
速アクセス動作可能な複数のメモリセルからなる半導体
記憶装置に関する。
【０００２】
【従来の技術】従来の標準的な汎用ＤＲＡＭは、高速な
サイクルタイムでアクセスするためのページモードをも
っている。このページモードでは、周知の様に、行アド
レスによって選択されたメモリセルアレイの同一行に属
し、即ち、同一のワード線に属し、同時にセンスされる
一連のメモリセルに、列アドレスを任意に変えることに
より所定のメモリセルのアクセスが可能となる。
【０００３】このようなモードで高速なアクセスが可能
な理由を以下に述べる。ＤＲＡＭではメモリセルのデー
タのセンス増幅に時間がかかるが、一旦データがセンス
されてしまえば、そのデータを読み出すにはそれ程の時
間を必要としない。ページモード動作では、列アドレス
が変化するとそのメモリセルをセンスしたセンスアンプ
のアクセスを開始し、ＣＡＳ信号が“Ｌ”に変化すると
データが出力される。したがって、このページモードは
ランダムなアクセスモードである。
【０００４】近年、メモリチップの容量は年々増加して
きている。したがって、小規模なシステムに使用される
チップ数は従来と比較して少なくなってきている。この
ため、従来では大量のチップを使用する場合には、チッ
プをいくつかのグループに分けて各グループをアクセス
するインターリーブを行うことにより、見掛上のサイク
ルタイムを短くするメモリシステムの構成方法が使用さ
れていた。しかし、チップ数の少ないシステムではこの
方法を使用することができなくなった。
【０００５】一方、ＭＰＵの動作スピードは年々増加し
ており、小規模システムにおいても高速化の要求は強
い。これは、メモリがさらに高速サイクルで動作するこ
とを要求することになる。また、この要求においては、
アクセス動作は必ずしもランダムである必要はなく、一
連のデータをシーケンシャルに高速に書いたり読んだり
できれば良い場合が多い。
【０００６】ＳＲＡＭなども含めた全般的なＲＡＭの高
速化の手法としては、“Self-TimedRAM:STRAM",Chikai
Ohno,FUJITSU Sci.Tech.J.,24,4,pp293-300(December 1
988) にシステムクロックに同期して動作するＲＡＭの
報告がある。この報告では、システムクロックに同期し
てアドレスや読出し／書込み信号などを取り込み、取り
込んだ次のクロックタイミングでアドレスに対応するメ
モリの内容の出力を行う方法が示されている。しかしこ
の方法でもアドレスなどを各サイクルごとに設定しなけ
ればならない。このためシステムクロックの周期がさら
に高速になった場合は、ＲＡＭのアクセス動作はシステ
ムクロックの周期に追随できなくなるという欠点があ
る。
【０００７】
【発明が解決しようとする課題】上記したような要求に
従来のページモード等を使用すると、必ずアドレスの変
化を必要とする。よって、システムがアドレス制御に必
要な時間より高速のアクセスサイクルでメモリをアクセ
スすることはできず、このためメモリのアクセス動作の
高速化には限界があった。
【０００８】さらに、ＲＡＳ信号やＣＡＳ信号のような
コントロール信号をメモリチップに供給する必要があ
る。これらの制御信号はシステムにより生成される。従
って、これらの制御信号の供給制御は、アクセス手段も
含めたメモリシステムの高速動作化の障害となる。さら
にこの場合、制御が複雑になり、制御しにくいといった
不具合を招いていた。
【０００９】そこで、この発明の目的とするところは、
高速なメモリアクセス動作が可能な半導体記憶装置を提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、複数のメモリセルが行列状
に配列されてなる記憶セル群と、前記記憶セル群におけ
るメモリセルの中から連続したアドレスが割付けられた
メモリセルを順次指定してアクセス可能状態とする指定
手段と、前記指定手段によって指定された連続するメモ
リセルに対する読出しあるいは書込み動作を外部から与
えられる読出し／書込み信号に基づいて行なうデータ入
出力手段と、外部から連続して与えられる基本クロック
信号のサイクル数を実質的にカウントする計数手段と、
基本クロック信号に非同期の少なくとも１以上の指定信
号を外部から受けとり、それぞれの指定信号に応じて前
記計数手段で基本クロック信号のカウントを開始するた
めの開始サイクルを指定する制御信号を出力し、指定さ
れた該開始サイクルから前記計数手段によって少なくと
も２以上の所定のサイクル数カウントした後に、前記指
定手段の指定動作及び前記データ入出力手段の読出し／
書込み動作を制御し、基本クロック信号の１サイクル毎
に前記データ入出力手段から読出しデータを出力させる
制御手段とから構成される。
【００１１】また、上記目的を達成するために、請求項
３記載の発明は、複数のメモリセルが行列状に配列され
て、複数のセルブロックからなる記憶セル群と、外部か
ら連続して与えられる基本クロック信号と前記セルブロ
ックのアドレスを指定するアドレス信号とにしたがって
得られる選択信号を出力し、これにより前記複数のセル
ブロックを順次インターリーブして選択活性化する選択
手段と、前記アドレス信号と前記選択手段が前記セルブ
ロックを選択活性化する選択信号とにしたがって、順次
選択活性化される各セルブロック内の連続したメモリセ
ルを指定してアクセス状態とする指定手段と、前記指定
手段によって指定された前記連続するメモリセルに対す
る読出しあるいは書込み動作を外部から与えられる読出
し／書込み信号に基づいて行なうデータ入出力手段と、
前記基本クロック信号のサイクル数を実質的にカウント
する計数手段と、少なくとも１以上の指定信号を外部か
ら受け、それぞれの指定信号毎に基本クロック信号のカ
ウントを開始するサイクルである開始サイクルを指定す
る制御信号を出力し、指定された該開始サイクルから前
記計数手段によってカウントされたサイクル数に基づい
て、前記選択手段の選択活性化動作及び前記指定手段の
指定動作と前記データ入出力手段の読出し／書込み動作
を制御する制御手段と、を有することを特徴としてい
る。
【００１２】さらに、請求項７記載の発明は、複数のメ
モリセルが行列状に配列されてなる記憶セル群と、外部
から連続して与えられる基本クロック信号とアドレス信
号に従って前記記憶セル群内のメモリセルの中から連続
したアドレスが割り付けられた一定数のメモリセルを一
定の数ずつまとめて同時に一定数の該メモリセルをアク
セス可能状態とする指定手段と、前記指定手段によって
指定されたメモリセルからあるいは該メモリセルへ転送
されるデータを一時的に保持する保持手段と、前記指定
手段によって指定された一定数のメモリセルと前記保持
手段との間のデータの転送を前記基本クロック信号と前
記指定信号とに従って一括して同時に行う制御手段と、
前記基本クロック信号に従って前記保持手段に対し順次
読出しあるいは書き込み動作を行うデータ入出力手段
と、前記基本クロック信号のサイクル数を実質的にカウ
ントする計数手段とを有し、前記制御手段は前記基本ク
ロック信号に非同期の１以上の指定信号を外部から受
け、それぞれの指定信号に応じて前記計数手段で前記基
本クロック信号のカウントを開始するための開始サイク
ルを指定する制御信号を出力し、指定された該開始サイ
クルから前記計数手段によって少なくとも２以上の所定
のサイクル数カウントした後に、前記指定手段の指定動
作と前記保持手段の動作制御と前記データ入出力手段の
読出し／書き込み動作を制御することにより、前記デー
タ入出力手段から前記基本クロック信号の１サイクル毎
に読出しデータを出力させることを特徴としている。
【００１３】
【作用】本発明の半導体装置は、間断なくほぼ一定の周
期で入力される基本クロック信号に同期して内部動作を
行なうことにより、アクセスの開始動作、アドレスの取
り込み動作、読出しまたは書込みの判断などの動作を、
ほぼ一定の周期で入力される基本クロック信号のある一
定のサイクル数目から開始し、このサイクル数のカウン
トの起点となるサイクルを指定するための指定信号の制
御のもとで動作する。
【００１４】また、請求項４記載の発明の記憶装置にお
ける内部の動作は、上記ほぼ一定の周期で入力される基
本クロック信号から位相がそれぞれ異なる複数の内部基
本クロック信号を生成し、複数のメモリセルをこの内部
基本クロック信号の数と同数のメモリセルブロックより
なる群に分けて、各メモリセルブロック群内のメモリセ
ルは同時に活性化できるようにし、これにより、このメ
モリセルブロックを内部基本クロック信号によってイン
ターリーブ方式で順次シリアルアクセス出来る様にし、
更に任意のメモリセルブロックを起点としてこのシリア
ルアクセス処理を実行できるようにしている。
【００１５】さらにまた、請求項８記載の発明の記憶装
置では、データ保持手段を複数個設け、例えば一方の保
持手段がメモリセルとデータの入出力動作を行なってい
る間、他方の保持手段は外部とのデータの入出力動作を
行なうようにしているので、高速動作が可能となる。
【００１６】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００１７】図１はこの発明の一実施例に係わる半導体
記憶装置の要部構成を示す図である。同図に示す記憶装
置は、ダイナミック形又はスタティック形又は不揮発性
形のメモリセルを使用している。この記憶装置の基本動
作は、外部から連続的に与えられる外部基本クロック信
号のサイクル数に基づいて、装置内部の回路動作を制御
し、メモリアクセス動作を行なう。
【００１８】図１において、記憶装置１は、通常の記憶
装置が備えている記憶セル群２、指定部３、データ入出
力部４に加えて、この発明の特徴となる動作を行なうた
めの主要な構成要素となる計数部５及び制御部６から構
成されている。
【００１９】記憶セル群２内では、ダイナミック形又は
スタティック形又は不揮発性形のメモリセルがマトリッ
クス状に配置されて、読出されるデータ及び書込まれる
データがここで記憶される。
【００２０】指定部３は、外部から与えられる一連のア
ドレス信号にしたがって、記憶セル群２における連続し
たアドレスを割付け、アクセスしようとするメモリセル
を順次指定する。指定部３は、例えば行アドレス信号を
取り込んで、この行アドレス信号で指定されるワード線
に接続された一連のメモリセルに対して、連続した列ア
ドレス信号を制御部６から取り込む。この取り込まれた
列アドレス信号により、指定部３は連続したメモリセル
を順次指定する。
【００２１】データ入出力部４は、外部から与えられる
読出し／書込み信号に基づいて、指定部３によって指定
されるメモリセルに対してデータの読出し動作あるいは
書込み動作を行なう。読出されたデータは、データ入出
力部４を介して外部に出力される。書込まれるデータ
は、外部からデータ入出力部４を介して指定部３により
指定されるメモリセルに与えられる。
【００２２】計数部５は、外部から間断なくほぼ一定の
周期で入力される外部基本クロック信号（ＣＬＫ）のサ
イクル数をカウントするためのカウンタである。このカ
ウンタは特定番数目のクロックサイクルを他のクロック
サイクルと区別する機能を持てば良い。従って、この機
能を有する回路は実質的にカウンタと見なされる。従っ
て、カウンタという特別な別個の回路を準備する必要は
ない。本実施例で用いる外部基本クロック信号は、記憶
装置のアクセス時間、例えば３０ｎｓ以下のサイクルタ
イムを有するクロック信号である。計数部５は、カウン
トしたＣＬＫ信号のサイクル数を制御部６に与える。
【００２３】制御部６は、外部から与えられた信号に基
づいて記憶装置の状態（例えば、アクセス可能状態）を
規定する。さらに制御部６はレベル遷移によりＣＬＫ信
号の特定のサイクルを指定する指定信号、例えばＣＥ▲
バー▼（チップイネーブル）信号やＯＥ▲バー▼（アウ
トプットイネーブル）信号を受けて、それぞれの信号の
活性化に対してＣＬＫ信号の特定のサイクルを指定し、
さらに計数部５にＣＬＫ信号のカウントを開始させる。
制御部６は、計数部５によってカウントされたＣＬＫ信
号のサイクル数に基づいて、指定部３におけるアドレス
信号の取り込み等や、データ入出力部４におけるデータ
の入出力動作等の内部の動作を制御する。
【００２４】次に、図１に示す記憶装置の動作を、図２
乃至図５に示すタイミング波形図を用いて説明する。
【００２５】図２は図１に示す記憶装置での動作入力信
号の波形の一例を示す図である。図２に示すように、Ｃ
ＬＫ信号は連続して計数部５へ入力される。これは、３
０ｎｓ以下のサイクルタイムを有する基本クロック信号
である。ＣＥ信号は記憶装置１がアクティブ状態である
期間を指示する信号であり、ＣＥ▲バー▼信号が“Ｌ”
の期間のＣＬＫ信号の値によって記憶装置の動作がコン
トロールされる。
【００２６】図２では、ＣＥ▲バー▼信号が“Ｌ”にな
って最初のＣＬＫ信号の立ち上がり（ＣＬＫ１）でのア
ドレス信号Ａｄｄ．の値を行アドレスＲとして指定部３
内に取り込む。その後そのＣＬＫ信号のサイクルを１と
して５番目のＣＬＫサイクルのＣＬＫ信号（ＣＬＫ５）
の立ち上がりでのアドレス信号Ａｄｄ．の値を列アドレ
スＣN として指定部３内へ取り込む。列アドレスが取り
込まれてから３サイクル目のＣＬＫ信号である８番目の
アクティブＣＬＫサイクル（ＣＬＫ８）から列アドレス
ＣN のデータが記憶セル群２からデータ入出力部４へ出
力される。
【００２７】ＣＬＫサイクルが９，１０，１１，…と進
むにしたがって、予め決められた順番でのアドレスＣ
N+1 ，ＣN+2 ，ＣN+3 ，…のデータがデータ入出力部４
へシリアルに出力される。次に、ＣＥ▲バー▼信号が
“Ｈ”になると、ＣＬＫ信号が立ち上がった時に（ＣＬ
Ｋ１４）ＣＥ▲バー▼信号が“Ｈ”のサイクルから一定
サイクル数以降のＣＬＫが無視され、メモリは非活性状
態となる。図２では１４番目以降のＣＬＫサイクル（Ｃ
ＬＫ１４）がこれにあたる。
【００２８】このようなメモリの制御方式には、いくつ
かの変形が可能なので、次にこれらの変形例を示す。図
３乃至図５はこれら変形例の具体的なタイミング波形の
一例を示した図である。なお、図３乃至図５では、タイ
ミングの規定の時間の代表的な値も同時に示してある。
【００２９】図３乃至図５において、ＣＥ／ＲＬ信号は
図２のＣＥ▲バー▼信号に相当する信号であるが。しか
しその正負の論理は異なる。Ｒ／Ｗ信号はメモリが読み
出し時で動作をするのか書き込み時で動作をするのかを
指示する信号である。Ａ０〜Ａ９（図３，４）またはＡ
０〜Ａ１９（図５）はアドレス信号である。ＣＭ信号
は、このＣＭ信号が“Ｈ”の期間において、メモリがＣ
ＬＫ信号を受け付けないようにするための信号である。
ＤOUT/INはアクセスされたメモリセルから読出されたデ
ータ、あるいはそのメモリセルに書き込むデータを示し
ている。ＯＥ▲バー▼信号が“Ｌ”の期間は、データは
ＤOUT/INに出力され、“Ｈ”の期間ではメモリのＤ
OUT/INにつながる出力をハイインピーダンス状態にする
ための制御信号である。
【００３０】図３は図２の場合に加えて、読み出しの指
示のためにＲ／Ｗ信号の取り込みタイミングを具体的に
示した図である。同図においては、で示したＣＬＫ信
号（ＣＬＫ）で列アドレスを指定部３内へ取り込み、
所定サイクル後（３サイクル後）のＣＬＫ信号（ＣＬＫ
）からメモリセルのデータをデータ入出力部４へ出力
し始める。
【００３１】図４は列アドレスを取り込むＣＬＫサイク
ルを、行アドレス取り込みタイミングとは独立に、ＣＬ
Ｋ信号で指示できるようにした場合のタイミング波形図
である。図４において、行アドレス（ＲＯＷ）を指定部
４内へ取り込んだ後、ＣＬＫ信号が立ち上がる時にＣＬ
信号が“Ｈ”であれば、そのＣＬＫサイクルで列アドレ
ス（Column CN ）を指定部４内へ取り込みセルへのアク
セスが開始される。この取り込みサイクルから一定の数
のサイクルである図４に示してあるＣＬＫサイクル（Ｃ
ＬＫ３）から列アドレスＣN 以降のデータがシリアル順
に出力される。
【００３２】図５はＲ／Ｗ信号をＲＷＬ信号で、アドレ
スを取り込むＣＬＫサイクルとは独立に自由に設定でき
る様にした場合のタイミング波形図を示す。この場合、
アドレスは行と列の部分を分けること無く、すなわちア
ドレスマルチプレックスすること無く取り込むようにし
た場合である。図５において、ＣＬＫ信号が立ち上がる
時にＲＷＬ信号が“Ｈ”であれば、そのＣＬＫサイクル
で読み出しか書き込みかを決めるＲ／Ｗ信号が取り込ま
れる。そのサイクルから一定数後であるサイクル（ＣＬ
Ｋ３）からデータが出力され始める。
【００３３】以上３つのタイミング例（図３乃至図５）
では、読み出しの場合を示したがＲ／Ｗ信号の設定で書
き込み動作を行わせることもできる。その場合には、Ｄ
OUT/ INからは入力データをメモリ外部から入力する。
【００３４】さらに、上記例のいろいろな組み合わせの
動作制御方式も可能である。例えば、ＲＷＬ信号とＣＬ
信号を同一信号で作ることも可能である。さらに、列ア
ドレスとＲ／Ｗ信号を同時に取り込んだり、行アドレ
ス、列アドレス、Ｒ／Ｗ信号を全て独立に取り込み、最
後の取り込みサイクルとなったＣＬＫ信号における一定
数後のサイクルから読み書きを開始するようにすること
もできる。また、特定のサイクルのみで外部信号を取り
込むだけでなく、あるサイクルの期間で取り込みを行う
方法も考えられる。例えばｍ番目とｎ番目のサイクルの
間のサイクルで外部信号を取り込む様にも出来る。ま
た、あるサイクルの期間の間データの入出力を継続する
方法も考えられることは言うまでもない。
【００３５】図６は上記第１実施例における制御方式を
インターリーブ方式の記憶装置に適用し同実施例に示し
た制御方式が有効に機能する本発明の第２実施例として
の記憶装置の主要な構成を示す図である。
【００３６】図６において、記憶装置１０は、記憶セル
群１１、選択部１２、指定部１３及び制御部１４から構
成されている。なお、図６において、図１と同符号のも
のは同一機能を有するものであり、その説明は省略す
る。
【００３７】記憶セル群１１は、ダイナミック型のメモ
リセルがブロック化されてマトリックス状に配置されて
いるとともに、列デコーダを含んで構成されている。こ
の記憶セル群１１の具体的な構成例は後述する。
【００３８】選択部１２は、外部から与えられた外部基
本クロック信号とアドレス信号の一部に基づいて、記憶
セル群１１におけるメモリセルのそれぞれのブロックを
インターリーブして順次選択活性化する。選択部１２
は、選択活性化信号としてФＡ，ФＢ，ФＣ，ФＤを記
憶セル群１１に与える。
【００３９】指定部１３は、アドレス信号に基づいて行
アドレスを指定するとともに、アドレス信号の一部およ
び選択活性化信号の一部の信号とに基づいて、選択活性
化されたブロックの列アドレスを指定する。
【００４０】選択部１２及び指定部１３の具体的な構成
例は後述する。
【００４１】制御部１４は、選択部１２及び指定部１３
のそれぞれの動作を、外部基本クロック信号のサイクル
数に基づいて制御する。
【００４２】図７は記憶セル群１１上のセルアレイマッ
トの配置を示した図である。
【００４３】図７において、メモリセルは全部で１６セ
ルアレイマットから構成される。メモリアレイマットに
挟まれてカラムデコーダ（１〜８）が８列存在する。こ
こで、このメモリシステムは４分割動作をしているとす
る。ある行アドレスが選択されると、例えば第７図で太
い線で囲まれたセルアレイマット１，２，９，１０が活
性化される。すなわち、行アドレスに応じて全セルの４
分の１のセルが活性化されるわけである。
【００４４】図７での４分割の組み合わせは、メモリセ
ルアレイマット（１，２，９，１０）（３，４，１１，
１２）（５，６，１３，１４）（７，８，１５，１６）
である。図７では一番最初の組み合わせ（メモリセルア
レイマット（１，２，９，１０））が活性化された状態
を示している。この同時に活性化されるメモリセルの部
分は、図７の例のように、同等の部分セルアレイブロッ
クに別れ、このアレイが決められた順序でシリアルアク
セスされる。図７の例では、４つのセルブロックに分か
れていて、この選択は選択活性化信号ΦＡ，ΦＢ，Φ
Ｃ，ΦＤによって行われる。なお、図に示した例ではセ
ルアレイマットとセルアレイブロックが一対一に対応し
ている。
【００４５】また、列方向のアクセスはシリアルであ
る。従って、カラムデコーダに入力されるのはシリアル
カウンタからの出力である。メモリアレイ１，２，９，
１０が順次シリアルにインターリーブしてアクセスされ
るため、カラムデコーダ１，５に入力されるカウンタ出
力はやはりインターリーブされている。このインターリ
ーブの動作については後に説明する。
【００４６】図８は、カラムデコーダの具体的な一構成
例を示す図である。
【００４７】図８に示すカラムデコーダの構成において
は、図７に示したカラムデコーダ１，５の部分を合わせ
て示している。また、図２乃至図５で示したＤOUT/INが
４ビットの入出力になっていると仮定して、この入出力
回路につながるデータ転送経路をＩ／Ｏ１〜Ｉ／Ｏ４で
示している。また、一般には相補的な信号ペアで構成さ
れるビット線、上記のＩ／Ｏ線を図８では簡略化して１
本で示している。
【００４８】図８において、シリアルカウンタ出力によ
ってＮＡＮＤゲートからなるカラムデコーダＣ／Ｄｎが
選択される。その後、デコーダの出力が“Ｌ”になり、
信号ΦＡが立ち上がると、ビット線Ｂ１〜Ｂ４がＩ／Ｏ
線に接続され、データアクセスが始まる。この選択状態
は、信号ΦＡが“Ｌ”になってもラッチ回路があるた
め、次に信号ΦＡが立ち上がるまでは今の状態を維持す
る。
【００４９】次に、信号ΦＢが立ち上がると、ビット線
Ｂ１′〜Ｂ４′がＩ／Ｏ線Ｉ／Ｏ１′〜Ｉ／Ｏ４′に接
続される。このように、信号ΦＡ，ΦＢ，ΦＣ，ΦＤを
順次立ち上げることによって、メモリアレイ１，２，
９，１０から順次データが転送され、また、逆にデータ
をＩ／Ｏ線を介して書き込むこともできる。
【００５０】したがって、信号ΦＡ，ΦＢ，ΦＣ，ΦＤ
をインターリーブ動作させれば、図９のタイミング波形
の下方に示すように、アクセス開始から出力までＣＬＫ
信号の３サイクルを利用できる。従って、回路動作から
決まるスピードの３倍のスピードでデータを出力でき
る。また、書き込みの場合も、再び同じセルアレイがア
クセスされるまでに３サイクル分の時間があるので、読
み出しと同様に外部からのデータ転送レートは高速サイ
クルが可能である。
【００５１】図９はインターリーブ動作下での内部の信
号のタイミング波形を示す図であり、４相のクロック信
号を基にしたインターリーブを採用した場合を示した図
である。
【００５２】図９において、外部基本クロック信号ＣＬ
Ｋを分周して４倍周期で、位相がＣＬＫ信号の１サイク
ルづつずれている内部基本クロック信号Φ１，Φ２，Φ
３，Φ４を選択部１２で生成する。このクロック信号を
適当に選択して信号ΦＡ，ΦＢ，ΦＣ，ΦＤが生成され
る。この選択の仕方は後で説明する。
【００５３】信号ＣＮＴ１と信号ＣＮＴ２は、図７でカ
ラムデコーダ１及び５に入力されるシリアルカウンタ出
力を示したものである。ＣＮＴ１がまずカウントアップ
の動作をＣＬＫ信号の４サイクル周期で行なう。これよ
り、２サイクル遅れて信号ＣＮＴ２が同様にカウントア
ップしていく。この様子を図９では、信号ＣＮＴ１，信
号ＣＮＴ２の波形に番号を付けて示してある。
【００５４】次に、アレイの選択のされ方を時間的に順
を追って説明する。
【００５５】図９において、あるＣＬＫサイクル１にお
いて信号ＣＮＴ１の出力が変化し、カラムデコーダ１の
Ｃ／Ｄｎが選択される。次のサイクル２において、信号
ΦＡが立ち上がり図７のメモリアレイ１側がＩ／Ｏ線に
接続される。次のサイクル３では、信号ΦＢが立ち上が
りメモリアレイ２側がＩ／Ｏ′線に接続される。このサ
イクルでは同時に信号ＣＮＴ２の出力が変化し、信号Ｃ
ＮＴ１の出力と同じになる。これによってカラムデコー
ダ５のＣ／Ｄｎが選択される。
【００５６】次のサイクル４では、信号ΦＡが立ち下が
り信号ΦＣが立ち上がる。信号ΦＡが立ち下がることに
よってメモリアレイ１の選択状態はラッチ回路でラッチ
される。カラムデコーダＣ／Ｄｎの状態が変化しても選
択状態を維持する。また、信号ΦＣが立ち上がることに
より、メモリアレイ９側がＩ／Ｏ線に接続される。無
論、このＩ／Ｏ線はカラムデコーダ１のものとは異な
る。
【００５７】次のサイクル５では信号ΦＢが立ち下が
り、信号ΦＤが立ち上がると共に信号ＣＮＴ１の出力は
カウントアップし状態を変化させる。これによって、カ
ラムデコーダ１のＣ／Ｄｎは非選択状態となる。しかし
信号ΦＡが立ち下がっていて信号ΦＢも立ち下がったの
で、メモリアレイ１，２のＩ／Ｏ線、Ｉ／Ｏ′線への接
続状態に変化は生じない。また、信号ΦＤが立ち上がる
ことによって、メモリアレイ１０側がＩ／Ｏ′線に接続
される。無論、このＩ／Ｏ′線はカラムデコーダ１のも
のとは異なる。
【００５８】そして、このサイクルにおいて、カラムデ
コーダ１のＩ／Ｏ線へ転送されていたデータがデータ入
出力部４を介してメモリ外へ出力される。
【００５９】次のサイクル６においては、再び信号ΦＡ
が立ち上がり、信号ΦＣが立ち下がる。信号ΦＡが立ち
上がることによってビット線Ｂ１〜Ｂ４がＩ／Ｏ線から
切り離される。これは、カラムデコーダＣ／Ｄｎの出力
が“Ｈ”となり、ビット線とＩ／Ｏ線の転送トランジス
タが非導通状態となるからである。同時に、他のカラム
デコーダＣ／Ｄの出力が“Ｌ”となっているので、その
カラムデコーダＣ／Ｄに属するメモリアレイ１側のビッ
ト線がＩ／Ｏ線に接続される。このサイクルにおいて
は、カラムデコーダ系列１のＩ／Ｏ′線へ転送されてい
たデータがデータ入出力部４を介してメモリ外へ出力さ
れる。なお、信号ΦＣが立ち下がることによって、カラ
ムデコーダ系列５においてもカラムデコーダ系列１で順
次生じてきた動作が行なわれる。この説明は省略する。
【００６０】次に、内部基本クロック信号Φ１〜Φ４と
記憶装置を実際に駆動するクロック信号ΦＡ〜ΦＤの接
続関係は固定出来ない理由について、また、この接続の
論理について以下に説明する。
【００６１】メモリが活性化される時は任意であるた
め、アクセスが開始される時の内部基本クロック信号の
状態は、アクセスのたびに一定とはならない。一方、そ
れぞれのビット線およびカラムデコーダＣ／Ｄの選択に
は、一定の信号ＣＮＴ１、信号ＣＮＴ２、信号ΦＡ，Φ
Ｂ，ΦＣ，ΦＤの状態が必要である。
【００６２】したがって、列アドレスが決まってアクセ
スが開始されるときには、基本クロック信号Φ１〜Φ４
の状態とアドレスによって基本クロック信号と信号Φ
Ａ，ΦＢ，ΦＣ，ΦＤの接続状態を決めて、信号ΦＡ，
ΦＢ，ΦＣ，ΦＤが正しい状態から始まるようにしてお
く必要がある。すなわち、常に一定の内部動作の位相関
係で動作するようにする必要がある。
【００６３】図９の右側の部分には左側の部分とは異な
る接続の場合を示してある。図９において、左側での接
続は図に示す通りΦ４−ΦＡ，Φ１−ΦＢ，Φ２−Φ
Ｃ，Φ３−ΦＤであり、右側ではΦ２−ΦＡ，Φ３−Φ
Ｂ，Φ４−ΦＣ，Φ１−ΦＤであり、他に２通りの接続
関係が存在する。また、図９では信号ΦＡから順次立ち
上げているが、他の信号ΦＢ，ΦＣ，ΦＤから順次立ち
上げてもよい。この接続の状態は、列アドレスとアクセ
スを開始するＣＬＫサイクルでの基本クロック信号Φ１
〜Φ４の状態によって決まる。
【００６４】次に、以上述べてきたクロック信号等を生
成する具体的な回路構成について説明する。
【００６５】図１０は外部基本クロック信号ＣＬＫから
倍周期のクロック信号Ψ２を生成する回路構成を示す図
である。
【００６６】図１０において、２０，２１はクロックイ
ンバータであり、例えばクロックインバータ２１ではＣ
ＬＫ信号が“Ｈ”のときインバータとして機能し、
“Ｌ”のときには出力がハイインピーダンスとなる。図
１０に示す回路構成によれば、ＣＬＫ信号が２回“Ｈ”
“Ｌ”を繰り返すことによって信号Ψ２の状態を変える
ことができる。
【００６７】図１１は基本クロック信号Φ１，Φ２，Φ
３，Φ４を生成する回路構成を示す図である。
【００６８】図１１において、基本的には図１０の回路
の動作と同様である。しかし、本回路ではＣＬＫ信号、
ＣＬＫ反転信号の代わりに信号Ψ２、反転信号Ψ２が使
われているため、ＣＬＫ信号から見ると４倍周期のクロ
ック信号が生成される。信号Φ１，Φ２，Φ３，Φ４の
位相の関係は回路構成から明らかである。
【００６９】図１２（ａ）は内部基本クロック信号から
実際の回路制御クロック信号ΦＡ，ΦＢ，ΦＣ，ΦＤを
生成する回路構成を示す図である。
【００７０】図１２（ａ）において、信号Φ１，Φ２，
Φ３，Φ４を選択信号Ｘ１〜Ｘ４の値にしたがってどの
様に信号ΦＡ，ΦＢ，ΦＣ，ΦＤに接続されるかを示し
ている。この回路は実際には出力Ｙが信号ΦＡ，ΦＢ，
ΦＣ，ΦＤにしたがって４つ存在する。
【００７１】信号Ｘ１〜Ｘ４となる選択信号Ａ，Ｂ，
Ｃ，Ｄと出力Ｙとなる信号ΦＡ，ΦＢ，ΦＣ，ΦＤの関
係を示したのが図１２（ｂ）である。例えば、Ｙ＝ΦＡ
にはＸ１＝Ａ，Ｘ２＝Ｂ，Ｘ３＝Ｃ，Ｘ４＝Ｄとした回
路が対応する。信号Ａが“Ｈ”で信号Ｂ〜Ｄが“Ｌ”で
あれば、第１２図（ｂ）に示す組合せと回路構成とから
Φ１−ΦＡ，Φ２−ΦＢ，Φ３−ΦＣ，Φ４−ΦＤの対
応関係となることが分かる。
【００７２】図１３（ａ）は基本クロック信号Φ１，Φ
２，Φ３，Φ４の状態によって信号Ａ，Ｂ，Ｃ，Ｄを生
成する回路である。
【００７３】図９からわかる通り、信号Φ３は信号Φ１
の逆相、信号Φ４は信号Φ２の逆相であるので、図１３
（ａ）に示す回路の入力は信号Φ１，Φ２、反転信号Φ
１、反転信号Φ２となっている。信号Φ１，Φ２の状態
の４つの組み合わせによって基本クロック信号の全ての
状態が決まる。この回路は実際には、出力Ｘｉが信号
Ａ，Ｂ，Ｃ，Ｄにしたがって４つ存在する。
【００７４】信号ｘ１〜ｘ４となるアクセスの先頭アド
レスから決まる選択信号α，β，γ，δと出力Ｘｉとな
る信号Ａ，Ｂ，Ｃ，Ｄの関係を示したのが図１３（ｂ）
である。例えば、出力Ｘｉ＝Ａにはｘ１＝α，ｘ２＝
β，ｘ３＝γ，ｘ４＝δとした回路が対応する。先頭ア
ドレスの状態からβが“Ｈ”でα，γ，δが“Ｌ”であ
り、かつその時の基本クロック信号の状態が信号Φ１が
“Ｈ”、信号Φ２が“Ｌ”であれば、図１３（ｂ）に示
す組合せと回路構成とから信号Ａのみが“Ｈ”となる。
【００７５】図１４は先頭アドレスの下位の２ビットＡ
０ｃとＡ１ｃとから信号α，β，γ，δを生成する回路
構成を示す図である。
【００７６】図１４において、下位の２ビットは第７図
でシリアルに順次アクセスされるメモリアレイ、すなわ
ち信号ΦＡ，ΦＢ，ΦＣ，ΦＤに対応している。どのメ
モリアレイからシリアルアクセスが始まるか、その時の
基本クロック信号の状態がどうかで信号ΦＡ，ΦＢ，Φ
Ｃ，ΦＤと基本クロック信号Φ１，Φ２，Φ３，Φ４と
の接続の仕方が決まる。従って、先頭アドレスによる図
１４に示す選択信号を生成する回路が必要になる。この
ことは既に上述した。
【００７７】図１４に示す回路は、先頭アドレスとなる
アドレス信号を取り込む時に、コントロール信号Ｓが一
時的に“Ｈ”となり、アドレスの状態に従って信号α，
β，γ，δの内の一つが一時的に“Ｈ”となる。この信
号にしたがって、図１３（ａ）で信号Ａ〜Ｄのいずれか
が“Ｈ”となる。図１３（ａ）に示す回路構成で入力Ｘ
ｉがラッチになっているのは、信号ｘ１〜ｘ４に対応す
る信号α，β，γ，δが一時的にしか“Ｈ”とならない
ことから、この期間を過ぎても信号Ａ〜Ｄの状態を保持
するためである。
【００７８】以上説明したように基本クロック信号から
信号ΦＡ，ΦＢ，ΦＣ，ΦＤを生成すれば、先頭アドレ
スに関係なく内部のコントロールの位相関係は一定とな
る。
【００７９】次に、シリアルアクセスを行うために指定
部１３に含まれるカウンター回路の構成例を図１５に示
す。
【００８０】図１５のカウンターは、半加算回路２１と
ラッチ回路２２とで構成されており、その他、カウンタ
ーに先頭アドレスをセットするためのコントロール回路
２３と図７に示したカラムデコーダ５への入力となる信
号ＣＮＴ２のためのラッチ回路２４から構成されてい
る。半加算回路２１、ラッチ回路２２，２４は列アドレ
スを構成するビットの数だけ存在する。
【００８１】半加算回路２１の出力をビットとして持つ
アドレスは、入力アドレス（ＩＡｉｓをビットとして持
つアドレス）に＋１したものとなっている。このこと
は、最下位ビットｉ＝０のキャリー入力Ｔ-1がＶDDにな
っており“Ｈ”であることから明らかである。この＋１
された出力を適当な時期にラッチし出力するのがラッチ
回路２２及びコントロール回路２３である。
【００８２】ラッチ回路２２は信号Ｄが立ち上がった時
に半加算回路２１の出力を信号ＣＮＴ１のアドレスビッ
トであるＩＡｉｓとして出力し、次に、再び信号Ｄが立
ち上がるまでその状態をラッチしておく。
【００８３】コントロール回路２３は先頭アドレスをカ
ウンターにセットするとき、信号Ｄをラッチ回路２２に
は伝達せずに、列アドレスを信号ＣＮＴ１としてラッチ
回路２２から出力するようにするコントロール回路であ
る。
【００８４】ラッチ回路２４は信号ＣＮＴ２のアドレス
ビットＩＡｉｓを遅れて信号ΦＢの立ち上がりから信号
ＣＮＴ２のアドレスビットとして出力し、次に、再び信
号ΦＢが立ち上がるまでラッチしておくものである。こ
のような回路構成によって、図９に示す信号ＣＮＴ１，
ＣＮＴ２が得られる。
【００８５】次に、一括読出し／書込み方式の半導体記
憶装置に本発明を適用した場合の実施例を説明する。
【００８６】図１６は本発明の制御方式を、本発明の第
３実施例としての一括データ転送方式の記憶装置に適用
した場合の主要な構成を示す図である。記憶セル群１６
２とデータ入出力部１６４の間に複数個のシリアルレジ
スタから構成されるシリアルレジスタ部１６７があり、
記憶セル群１６２とシリアルレジスタ部１６７との間の
データ転送は全てのシリアルレジスタに対して一斉に一
括して行われる。このシリアルレジスタとデータ入出力
部１６４との間のデータ転送は外部基本クロック信号の
周期に基づいてレジスタごとに順次行われる。これらの
データ転送動作を制御するのがデータ転送制御部１６８
である。同図に示す構成ではデータ入出力部１６４を介
してシリアルに入出力される一連のデータは８ビットと
している。これが記憶セル群１６２とシリアルレジスタ
部１６７との間で一括して転送される。
【００８７】図１７は、図１６に示した一括転送方式の
半導体記憶装置の動作タイミング波形図の一例である。
ＣＥ▲バー▼が下がる（Ｌレベル）ことによって指定さ
れたＣＬＫ１から基本クロック信号の計数が始まる。同
図の例ではＣＬＫ１で行アドレスが取り込まれ、ＣＬＫ
３，１１，１９で一連のアクセスの先頭となるカラムア
ドレスが取り込まれる。前述のインターリーブ方式と本
実施例の一括データ転送方式との違いは、一連のシリア
ルアクセスの先頭アドレスが任意に指定できるわけでは
なく、一括転送のビット分に要するクロックサイクルの
開始サイクルのみ自由に設定できるという点である。ま
たシリアルアクセスを続けようとすれば、一括転送のビ
ット分に必要とする数のクロックサイクル後にカラムア
ドレスを与えなければならない。同図ではデータの出力
の場合をＤｏｕｔとして示してある。ＣＬＫ８からデー
タの出力が始まる。一方、記憶セル群２へのデータ入力
の場合はＤｉｎとして示したように、最初のＣＬＫ１か
らデータを入力できる。これはシリアルレジスタ部にデ
ータを入力している間に記憶セル部の指定を行い、デー
タを一括して記憶セルに転送できるからである。
【００８８】図１８は本発明の第４実施例としての半導
体記憶装置の構成図である。
【００８９】一定のビット数を有するシリアルレジスタ
部を用いて、図１７に示すような連続したシリアルアク
セスを基本クロックを計数することにより制御する場合
に必要な構成を示した図が図１８である。記憶セル群１
８２を選択する指定部は、行指定部１８３と列指定部１
８１から構成され、列指定部１８１により複数の列が一
括して選択される。例えば同図の記憶セル群１８２内の
等に示される各記憶セル部がこれに相当する。こ
の一連の記憶セル部が一括してシリアルレジスタ部Ａ１
８７またはシリアルレジスタ部Ｂ１８８とデータ転送を
行う。データレジスタ部が２個のシリアルレジスタ部１
８７と１８８から構成されている理由は、図１７に示さ
れるように、一括転送可能なビット数以上のビットデー
タのシリアルアクセスを行う必要があるからである。読
出しの場合、ＣＬＫ３で計数部１８５と制御部１８６と
によって制御され取り込まれた列アドレスＣＡに相当す
るセルデータ、例えば記憶セル部のセルデータがシリ
アルレジスタ部Ａ１８７に一括転送される。このデータ
がシリアルアクセスされている間に、ＣＬＫ１１で列ア
ドレスＣＢが取り込まれ、例えば記憶セル部のセルデ
ータがシリアルレジスタ部Ｂ１８８に一括転送される。
シリアルレジスタ部Ａ１８７の最後のデータが出力され
ると引き続きシリアルレジスタ部Ｂ１８８のデータがシ
リアルアクセスされ、この様にして制御部１８６がデー
タの流れを制御する。この様な動作を順次繰り返すこと
によりシリアルアクセスを続けることができる。一方、
書込みの場合は、例えばシリアルレジスタ部Ａ１８７に
基本クロックに従って順次データを書き込む。図１７の
タイミングの場合ではＣＬＫを計数し始めるとともにＣ
ＬＫ１からデータの取り込みを開始する。シリアルレジ
スタ部Ａ１８７にデータを取り込んでいる間（ＣＬＫ
３）で、この取り込まれているデータが書きこまれるで
あろう記憶セルの先頭列アドレスＣＡが同時に取り込ま
れる。シリアルレジスタ部Ａ１８７を構成するレジスタ
の数だけサイクルが進むと引き続きシリアルレジスタ部
Ｂ１８８のレジスタにデータが取り込まれ、シリアルレ
ジスタ部Ａ１８７のデータは、例えば列アドレスＣＡに
相当する記憶セル群１８２内の記憶セル部内のメモリ
セルに一括転送される。シリアルレジスタ部Ｂ１８８の
部分のデータについても同様の動作が続き、これにより
連続したシリアル入力が進行する。
【００９０】ところで図１７の場合にＤｉｎでみられる
ように、必ずしも入力データがシリアルレジスタ部のレ
ジスタの全てを書き込まない内に入力が終了して、一括
転送を行ったり、図１９のタイミングチャートに示すよ
うに入力イネーブル信号の制御によりあるレジスタには
データ入力を行わない等の使用法もある。図１９でＷＥ
▲バー▼がＨレベルにあるＣＬＫではデータを取り込ま
ないようになっている。従ってこの場合、対応するシリ
アルレジスタ部内のレジスタではデータが不確定とな
る。この状態で一括転送をすると転送先の記憶セルへ不
確定データが書き込まれる。これは、データを更新した
いセルにのみ入力するという本来の入力イネーブルの働
きが十分行われなかったことを意味する。これを解決す
るための本発明の第５実施例としての半導体記憶装置に
おけるシリアルレジスタ部の構成を図２０に示した。
【００９１】図２０ではシリアルレジスタ部２０６とデ
ータバスのデータ転送路の間にシリアルレジスタ部２０
６の構成要素であるレジスタの各々に対応したゲートか
ら成るレジスタゲート部２０５を設けている。このゲー
ト２０５はデータ入出力部２０８が書込み状態の時、書
込み信号２０９を受けて動作可能になり、制御部２０３
からの書込みイネーブル信号２０７によって、シリアル
レジスタ部のデータが書き込まれるレジスタに対応する
ゲートがＯＮ状態になる。これによってレジスタとデー
タバス２０１のデータ転送経路が導通状態となり、デー
タが書き込まれないレジスタに対応するゲートは遮断状
態のままとなる。書込みイネーブル信号は例えば図１９
のＷＥ▲バー▼信号の状態によって制御部から作られ
る。このようにレジスタゲートがデータバスへの一括書
込みの際に、データがないレジスタはデータバスにデー
タを転送しないので対応するセルのデータは以前の状態
を保持することができる。読出しの際は、出力データバ
ス２０１からシリアルレジスタ部２０６にデータが一括
転送され、レジスタゲート部２０５は活性化されないま
まであり問題なく読出し動作を行える。
【００９２】以上のような制御方式および構成の半導体
記憶装置であれば、高速モード状態での使用においてク
リティカルなタイミングを必要とする多くのコントロー
ル信号を用いることなくアクセスすることができること
は、高速シリアルクロック信号ＣＬＫで全てがコントロ
ールされることから明らかであり、かつ制御が容易とな
る。
【００９３】また、内部の動作はいくつかのクロック信
号でのインターリーブで行われるため、高速アクセスサ
イクルの数倍の周期で内部の動作をさせれば良く、高速
化に対応した特別な回路技術を必要としないことも明ら
かである。
【００９４】さらに、アクセスでの内部の回路部分動作
の位相がアクセスの先頭アドレスに拠らずに一定となる
ようにしたことで、先頭アドレスに対する何等の制限も
なくなったことも明らかである。
【００９５】また、内部の動作をクロック信号の複数サ
イクルごとにまとめて行う一括転送方式を用いることも
出来るので高速化に対応した特別な回路を必要としない
ことも明らかである。
【００９６】
【発明の効果】以上説明したように、この発明によれ
ば、基本クロック信号における特定されたサイクルから
のサイクル数に基づいて内部動作を制御するようにした
ので、制御が容易で高速なアクセス動作を可能にしたダ
イナミック形，スタティック形，および不揮発性形の半
導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係わる半導体記憶装置の
構成を示す図である。
【図２】図１に示す装置のタイミング波形を示す図であ
る。
【図３】図１に示す装置のタイミング波形を示す図であ
る。
【図４】図１に示す装置のタイミング波形を示す図であ
る。
【図５】図１に示す装置のタイミング波形を示す図であ
る。
【図６】この発明の他の実施例に係わる半導体記憶装置
の構成を示す図である。
【図７】図６に示す装置の要部構成を示す図である。
【図８】図６に示す装置の要部構成を示す図である。
【図９】図６に示す装置における主要な信号のタイミン
グ波形を示す図である。
【図１０】図６に示す装置の要部構成を示す図である。
【図１１】図６に示す装置の要部構成を示す図である。
【図１２】図６に示す装置の要部構成を示す図である。
【図１３】図６に示す装置の要部構成を示す図である。
【図１４】図６に示す装置の要部構成を示す図である。
【図１５】図６に示す装置の要部構成を示す図である。
【図１６】本発明を適用した一括読出し／書込み方式の
半導体記憶装置の構成図である。
【図１７】図１６の半導体記憶装置の動作を示すタイミ
ング波形図である。
【図１８】本発明を適用した複数のデータ保持手段を有
する一括読出し／書込み方式の半導体記憶装置の構成図
である。
【図１９】図１８の半導体記憶装置の動作を示すタイミ
ング波形図である。
【図２０】本発明を適用した一括読出し／書込み方式の
半導体装置の他の実施例の構成図である。
【符号の説明】
１，１０ 記憶装置 ２，１１ 記憶セル群 ３，１３ 指定部 ４ データ入出力部 ５ 計数部 ６，１４ 制御部 １２ 選択部 １６４ データ入出力部 １６７ シリアルレジスタ部 １６８ データ転送制御部 １８２ 記憶メモリセル １８７，１８８ シリアルレジスタ部Ａ，Ｂ ２０５ レジスタゲート部 ２０６ シリアルレジスタ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 ３５４Ｃ Ｈ０１Ｌ 27/10 ４８１ ３６２Ｈ Ｊ ３０１Ｄ (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (56)参考文献 特開 昭62−223891（ＪＰ，Ａ) 特開 平２−250132（ＪＰ，Ａ) 特開 平４−89687（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが行列状に配列されて
    なる記憶セル群と、 前記記憶セル群におけるメモリセルの中から連続したア
    ドレスが割付けられたメモリセルを順次指定してアクセ
    ス可能状態とする指定手段と、 前記指定手段によって指定された連続するメモリセルに
    対する読出しあるいは書込み動作を外部から与えられる
    読出し／書込み信号に基づいて行なうデータ入出力手段
    と、 外部から連続して与えられる基本クロック信号のサイク
    ル数を実質的にカウントする計数手段と、基本クロック信号に非同期の 少なくとも１以上の指定信
    号を外部から受けとり、それぞれの指定信号に応じて前
    記計数手段で基本クロック信号のカウントを開始するた
    めの開始サイクルを指定する制御信号を出力し、指定さ
    れた該開始サイクルから前記計数手段によって少なくと
    も２以上の所定のサイクル数カウントした後に、前記指
    定手段の指定動作及び前記データ入出力手段の読出し／
    書込み動作を制御し、基本クロック信号の１サイクル毎
    に前記データ入出力手段から読出しデータを出力させる
    制御手段と、 を有することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記制御手段は、前記指定信号のうち第
    １の指定信号によって得られる前記基本クロック信号の
    第１の開始サイクルで行アドレスを取り込み、第２の指
    定信号によって得られる前記基本クロック信号の第２の
    開始サイクルで列アドレスを取込むことを特徴とする請
    求項１記載の半導体記憶装置。
  3. 【請求項３】 複数のメモリセルが行列状に配列され
    て、複数のセルブロックからなる記憶セル群と、 外部から連続して与えられる基本クロック信号と前記セ
    ルブロックのアドレスを指定するアドレス信号とにした
    がって得られる選択信号を出力し、これにより前記複数
    のセルブロックを順次インターリーブして選択活性化す
    る選択手段と、 前記アドレス信号と前記選択手段が前記セルブロックを
    選択活性化する選択信号とにしたがって、順次選択活性
    化される各セルブロック内の連続したメモリセルを指定
    してアクセス状態とする指定手段と、 前記指定手段によって指定された前記連続するメモリセ
    ルに対する読出しあるいは書込み動作を外部から与えら
    れる読出し／書込み信号に基づいて行なうデータ入出力
    手段と、 前記基本クロック信号のサイクル数を実質的にカウント
    する計数手段と、 少なくとも１以上の指定信号を外部から受け、それぞれ
    の指定信号毎に基本クロック信号のカウントを開始する
    サイクルである開始サイクルを指定する制御信号を出力
    し、指定された該開始サイクルから前記計数手段によっ
    てカウントされたサイクル数に基づいて、前記選択手段
    の選択活性化動作及び前記指定手段の指定動作と前記デ
    ータ入出力手段の読出し／書込み動作を制御する制御手
    段と、 を有することを特徴とする半導体記憶装置。
  4. 【請求項４】 ｎ（≧２）個のメモリセルから構成され
    た前記セルブロックから順次データを読出す場合には、
    ｉ番目のセルブロックのアクセスを開始した前記基本ク
    ロック信号のサイクルからｍ（自然数）サイクル前にア
    クセス開始されたｘ番目（ｘ＝ｉ−ｍ（ｍｏｄ ｎ），
    ｍｏｄｕｌｕｓ ｎ）のセルブロックからデータを読出
    す制御を行う前記制御手段を有することを特徴とする請
    求項３記載の半導体記憶装置。
  5. 【請求項５】 前記記憶セル群は、ｎ個の小セルブロッ
    クに分割され、ａ個の該小セルブロックからなるＮ個の
    大セルブロックよりなる群で構成され、それぞれの大セ
    ルブロック内の小セルブロックは共通の列デコーダ系列
    に対応し、 前記指定手段の制御のもとに１つの前記列デコーダは、
    基本クロック信号のｎサイクル毎に駆動活性化されてａ
    個の小セルブロック内のメモリセルを順次指定し、 前記Ｎ個の列デコーダ系列の各々は、少なくとも前記基
    本クロック信号の２ａサイクルの間該指定された大セル
    ブロック内のメモリセルの指定状態を保持することを特
    徴とする請求項３または４記載の半導体記憶装置。
  6. 【請求項６】 前記選択手段は、前記基本クロック信号
    から位相のみが異なる複数の内部基本クロック信号を生
    成し、該内部基本クロック信号と最初のセルブロックを
    アクセスするために該セルブロックを指定するアドレス
    信号の一部とからアクセス開始時におけるそれぞれの内
    部基本クロック信号の状態にかかわらず複数のセルブロ
    ックを所定の順序で順次インターリーブして選択活性化
    することを特徴とする請求項３ないし５いずれか１つの
    項記載の半導体記憶装置。
  7. 【請求項７】 複数のメモリセルが行列状に配列されて
    なる記憶セル群と、 外部から連続して与えられる基本クロック信号とアドレ
    ス信号に従って前記記憶セル群内のメモリセルの中から
    連続したアドレスが割り付けられた一定数のメモリセル
    を一定の数ずつまとめて同時に一定数の該メモリセルを
    アクセス可能状態とする指定手段と、 前記指定手段によって指定されたメモリセルからあるい
    は該メモリセルへ転送されるデータを一時的に保持する
    保持手段と、 前記指定手段によって指定された一定数のメモリセルと
    前記保持手段との間のデータの転送を前記基本クロック
    信号と前記指定信号とに従って一括して同時に行う制御
    手段と、 前記基本クロック信号に従って前記保持手段に対し順次
    読出しあるいは書き込み動作を行うデータ入出力手段
    と、 前記基本クロック信号のサイクル数を実質的にカウント
    する計数手段とを有し、 前記制御手段は前記基本クロック信号に非同期の１以上
    の指定信号を外部から受け、それぞれの指定信号に応じ
    て前記計数手段で前記基本クロック信号のカウントを開
    始するための開始サイクルを指定する制御信号を出力
    し、指定された該開始サイクルから前記計数手段によっ
    て少なくとも２以上の所定のサイクル数カウントした後
    に、前記指定手段の指定動作と前記保持手段の動作制御
    と前記データ入出力手段の読出し／書き込み動作を制御
    することにより、前記データ入出力手段から前記基本ク
    ロック信号の１サイクル毎に読出しデータを出力させる
    ことを特徴とする半導体記憶装置。
  8. 【請求項８】 前記保持手段は同等な構成を有する複数
    の部分から構成され、前記制御手段は、前記保持手段の
    一つの構成部分に対してデータが外部との間で基本クロ
    ック信号に従って転送されている期間に前記保持手段の
    他方の構成部分に前記記憶セル群との間でデータ転送を
    行わせるように制御することを特徴とする請求項７記載
    の半導体記憶装置。
  9. 【請求項９】 前記保持手段はデータを記憶保持する複
    数のレジスタから構成されたレジスタ部と、該レジスタ
    部に保持されたデータを前記記憶セル群に一括して同時
    に転送する書込み動作の際に前記各レジスタのデータを
    前記メモリセルへ転送するか否かの制御を行う複数のゲ
    ートから構成されたゲート部からなり、各ゲートは、前
    記各レジスタに一対一に対応していることを特徴とする
    請求項７または８記載の半導体記憶装置。
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