JPS62126440A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62126440A JPS62126440A JP60267707A JP26770785A JPS62126440A JP S62126440 A JPS62126440 A JP S62126440A JP 60267707 A JP60267707 A JP 60267707A JP 26770785 A JP26770785 A JP 26770785A JP S62126440 A JPS62126440 A JP S62126440A
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- JP
- Japan
- Prior art keywords
- counter
- register
- registers
- signal
- microinstruction
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にレジスタを順次繰返
し選択するマイクロ命令を備えたマイクロプログラム制
御方式の情報処理装置に関する。
し選択するマイクロ命令を備えたマイクロプログラム制
御方式の情報処理装置に関する。
従来、この種の情報処理装置は、１個のマイクロ命令の
実効により個々のレジスタを順次１回ずつ選択すること
はできたが、１個のマイクロ命令の実行により、個々の
レジスタを順次１回ずつ選択する動作を複数回繰返して
実行することはできなかった。
実効により個々のレジスタを順次１回ずつ選択すること
はできたが、１個のマイクロ命令の実行により、個々の
レジスタを順次１回ずつ選択する動作を複数回繰返して
実行することはできなかった。
例えば、２個のレジスタＡ、Ｂを１個のマイクロ命令の
実行により、順次、 レジスタＡ レジスタＢ というように選択することはできた。
実行により、順次、 レジスタＡ レジスタＢ というように選択することはできた。
しかし、１個のマイクロ命令の実行により交互に繰返し
レジスタＡ
レジスタＢ
レジスタＡ
レジスタＢ
レジスタＡ
レジスタＢ
というように選択することができなかった。
このため、例えば、フレキシブルディスクのアドレスマ
ーク処理のように、データパターン゛４４８９ Ｈ”を
連続３回繰返して処理する必要がある場合は、” ４４
８９ Ｈ”を処理するマイクロ命令群を３個用意して順
次実行する等の対策が不可欠であった。
ーク処理のように、データパターン゛４４８９ Ｈ”を
連続３回繰返して処理する必要がある場合は、” ４４
８９ Ｈ”を処理するマイクロ命令群を３個用意して順
次実行する等の対策が不可欠であった。
上述した従来の情報処理装置は、１個のマイクロ命令の
実行により個々のレジスタを順次１回ずつ選択する動作
を複数回繰返して実行することができないため、このよ
うなレジスタ選択処理の繰返し動作を実行させる場合、
マイクロ命令の容量が大となるという欠点があった。
実行により個々のレジスタを順次１回ずつ選択する動作
を複数回繰返して実行することができないため、このよ
うなレジスタ選択処理の繰返し動作を実行させる場合、
マイクロ命令の容量が大となるという欠点があった。
本発明の目的は、１個のマイクロ命令の実行により個々
のレジスタを順次１回ずつ選択する動作を複数回繰返し
て実行することができる情報処理装置を提供することに
ある。
のレジスタを順次１回ずつ選択する動作を複数回繰返し
て実行することができる情報処理装置を提供することに
ある。
本発明の情報処理装置は、マイクロプログラムを格納し
た制御メモリ内のアドレスを指定するマイクロ命令プロ
グラムカウンタと、複数のレジスタからなるレジスタ群
と、マイクロ命令を解読して第１のカウンタ選択信号、
第２のカウンタ選択信号、前記レジスタ群のレジスタア
ドレスを指定するレジスタアドレス信号及び前記レジス
タ群のレジスタを選択する回数であるカウンタ選択回数
信号とを少なくとも有する制御信号を発生するデコーダ
と、前記第１のカウンタ選択信号によって選択される第
１のカウンタと、前記第２のカウンタ選択信号によって
選択される第２のカウンタと、前記第１のカウンタの出
力又は前記レジスタアドレス信号のいずれかを選択して
前記レジスタ群に供給するマルチプレクサと、前記カウ
ンタ選択回数信号と前記第２のカウンタの出力を比較し
、比較結果の出力を前記第２のカウンタのリセット端子
と前記マイクロ命令プログラムカウンタとに供給する比
較器とに含む構成を有している。
た制御メモリ内のアドレスを指定するマイクロ命令プロ
グラムカウンタと、複数のレジスタからなるレジスタ群
と、マイクロ命令を解読して第１のカウンタ選択信号、
第２のカウンタ選択信号、前記レジスタ群のレジスタア
ドレスを指定するレジスタアドレス信号及び前記レジス
タ群のレジスタを選択する回数であるカウンタ選択回数
信号とを少なくとも有する制御信号を発生するデコーダ
と、前記第１のカウンタ選択信号によって選択される第
１のカウンタと、前記第２のカウンタ選択信号によって
選択される第２のカウンタと、前記第１のカウンタの出
力又は前記レジスタアドレス信号のいずれかを選択して
前記レジスタ群に供給するマルチプレクサと、前記カウ
ンタ選択回数信号と前記第２のカウンタの出力を比較し
、比較結果の出力を前記第２のカウンタのリセット端子
と前記マイクロ命令プログラムカウンタとに供給する比
較器とに含む構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
この実施例は、マイクロプログラムを格納する制御メモ
リ内のアドレスを指定する４ビツトカウンタからなるマ
イクロ命令プログラムカウンタ１と、複数のレジスタか
らなるレジスタ群３と、マイクロ命令を解読して第１の
カウンタ選択信号４、第２のカウンタ選択信号５、レジ
スタ群３のレジスタアドレスを指定するレジスタアドレ
ス信号６及びレジスタ群３のレジスタを選択する回数で
あるカウンタ選択回数信号７とτ２゛なくとも有する制
御信号を発生するデコーダ２と、第１のカウンタ選択信
号４によって選択される１ビツト・バイナリ・アップカ
ウンタからなる第１のカウンタ８と、第２のカウンタ選
択信号５によって選択される３ビツト・バイナリ・アッ
プカウンタからなる第２のカウンタ９と、第１のカウン
タ８の出力又はレジスタアドレス信号６のいずれかを選
択してレジスタ群３に供給するマルチプレクサ１１と、
カウンタ選択回数信号５と第２のカウンタ９の出力を比
較し、比較結果の出力を第２のカウンタ９のリセット端
子と前記マイクロ命令プログラムカウンタ１とに供給す
る比較器１０とを含んで構成されている なお、１２はマイクロプログラムの格納されている制御
メモリ（図示しない）から取出されたマイクロ命令をデ
コーダ２に入力する１６ビツト幅の入力バス、１３はデ
コーダ２のデコードタイミングを与えるデコードタイミ
ング、信号、１４はしジスタ群３のレジスタを選択する
タイミングを与えるレジスタ選択タイミング信号で１ビ
ツト・バイナリ・アップカウンタからなる第１のカウン
タ８、レジスタ群３．３ビツト・バイナリ・アップカウ
ンタからなる第２のカウンタ９とに供給される。
リ内のアドレスを指定する４ビツトカウンタからなるマ
イクロ命令プログラムカウンタ１と、複数のレジスタか
らなるレジスタ群３と、マイクロ命令を解読して第１の
カウンタ選択信号４、第２のカウンタ選択信号５、レジ
スタ群３のレジスタアドレスを指定するレジスタアドレ
ス信号６及びレジスタ群３のレジスタを選択する回数で
あるカウンタ選択回数信号７とτ２゛なくとも有する制
御信号を発生するデコーダ２と、第１のカウンタ選択信
号４によって選択される１ビツト・バイナリ・アップカ
ウンタからなる第１のカウンタ８と、第２のカウンタ選
択信号５によって選択される３ビツト・バイナリ・アッ
プカウンタからなる第２のカウンタ９と、第１のカウン
タ８の出力又はレジスタアドレス信号６のいずれかを選
択してレジスタ群３に供給するマルチプレクサ１１と、
カウンタ選択回数信号５と第２のカウンタ９の出力を比
較し、比較結果の出力を第２のカウンタ９のリセット端
子と前記マイクロ命令プログラムカウンタ１とに供給す
る比較器１０とを含んで構成されている なお、１２はマイクロプログラムの格納されている制御
メモリ（図示しない）から取出されたマイクロ命令をデ
コーダ２に入力する１６ビツト幅の入力バス、１３はデ
コーダ２のデコードタイミングを与えるデコードタイミ
ング、信号、１４はしジスタ群３のレジスタを選択する
タイミングを与えるレジスタ選択タイミング信号で１ビ
ツト・バイナリ・アップカウンタからなる第１のカウン
タ８、レジスタ群３．３ビツト・バイナリ・アップカウ
ンタからなる第２のカウンタ９とに供給される。
次に、この実施例の動作について説明する。
第２図＜ａ）〜（ｆ）は第１図に示す実施例を動作させ
るときの信号の波形図である。
るときの信号の波形図である。
レジスタを指定するレジスタフィールドとレジスタを選
択する回数を指定するカウントフィールドとを少なくと
も有するマイクロ命令が制御メモリから取出され入力バ
ス１２を経てデコーダ２に入力され、解読されると第２
図（ａ）に示すデコードタイミング信号１３、第２図（
ｂ）に示すレジスタ選択タイミング信号１４に従ってレ
ジスタの選択が開始される。
択する回数を指定するカウントフィールドとを少なくと
も有するマイクロ命令が制御メモリから取出され入力バ
ス１２を経てデコーダ２に入力され、解読されると第２
図（ａ）に示すデコードタイミング信号１３、第２図（
ｂ）に示すレジスタ選択タイミング信号１４に従ってレ
ジスタの選択が開始される。
第２図（ｃ）、（ｄ）に示すように、第１のカウンタ選
択信号４が低レベル゛Ｌパでインアクティブの間は１ビ
ツト・バイナリ・アップカウンタ８はリセット状態とな
り、その出力信号１５はＬ°“である。この時、第２図
（ｅ）に示すように、マルチプレクサ１１はレジスタア
ドレス信号６を選択して出力する。レジスタ群３はレジ
スタアドレス入力信号６をレジスタ選択タイミング信号
１４の立上りエツジでラッチしてアドレス情報を得るの
で第１のカウンタ選択信号４がインチクチイブの間はレ
ジスタ群３はマイクロ命令のコードにより直接アドレシ
ングされる。
択信号４が低レベル゛Ｌパでインアクティブの間は１ビ
ツト・バイナリ・アップカウンタ８はリセット状態とな
り、その出力信号１５はＬ°“である。この時、第２図
（ｅ）に示すように、マルチプレクサ１１はレジスタア
ドレス信号６を選択して出力する。レジスタ群３はレジ
スタアドレス入力信号６をレジスタ選択タイミング信号
１４の立上りエツジでラッチしてアドレス情報を得るの
で第１のカウンタ選択信号４がインチクチイブの間はレ
ジスタ群３はマイクロ命令のコードにより直接アドレシ
ングされる。
時刻■において第１のカウンタ選択信号４がアクティブ
（高レベル゛’Ｈ”）になると、１ビツト・バイナリ・
アップカウンタ８はカウント可能状態となり、その後第
１のカウンタ選択信号４がアクティブの間にレジスタ選
択タイミング信号１４の立下りエツジを検出すると、カ
ウント動作を行い、１ビツト・バイナリ・ア・ツブカウ
ンタ８の出力信号１５のレベルを反転する。また、第１
の選択信号４がアクティブの間マルチプレクサ１１は１
ビツト・バイナリ・アップカウンタ８の出力信号１５を
選択して出力する。このため、レジスタ群３は１ビツト
・バイナリ・アップカウンタ８の出力信号をレジスタ選
択タイミング信号１４の立上りエツジでラッチしてアド
レシングされることになる。レジスタ群３は８ビットレ
ジスタＡと８ビツトレジスタＢとから構成され、マルチ
プレクサ１１の出力信号１６が“Ｌｏ“の時はレジスタ
Ａ。
（高レベル゛’Ｈ”）になると、１ビツト・バイナリ・
アップカウンタ８はカウント可能状態となり、その後第
１のカウンタ選択信号４がアクティブの間にレジスタ選
択タイミング信号１４の立下りエツジを検出すると、カ
ウント動作を行い、１ビツト・バイナリ・ア・ツブカウ
ンタ８の出力信号１５のレベルを反転する。また、第１
の選択信号４がアクティブの間マルチプレクサ１１は１
ビツト・バイナリ・アップカウンタ８の出力信号１５を
選択して出力する。このため、レジスタ群３は１ビツト
・バイナリ・アップカウンタ８の出力信号をレジスタ選
択タイミング信号１４の立上りエツジでラッチしてアド
レシングされることになる。レジスタ群３は８ビットレ
ジスタＡと８ビツトレジスタＢとから構成され、マルチ
プレクサ１１の出力信号１６が“Ｌｏ“の時はレジスタ
Ａ。
” Ｈ”の時はレジスタＢが選択されるので出力信号１
５の反転毎にレジスタＡ、レジスタＢが交互に選択され
ることになる。
５の反転毎にレジスタＡ、レジスタＢが交互に選択され
ることになる。
一方、レジスタ選択サイクルである第２図に示す時間１
Ｍ１１においては第２のカウンタ選択信号５は常に“°
Ｈ”であり、３ビツト・バイナリ・アップカウンタ９は
レジスタ選択タイミング信号１４の立上りエツジ毎にカ
ウント動作を行い、カウント値をカウンタ出力バス１８
に出力する。
Ｍ１１においては第２のカウンタ選択信号５は常に“°
Ｈ”であり、３ビツト・バイナリ・アップカウンタ９は
レジスタ選択タイミング信号１４の立上りエツジ毎にカ
ウント動作を行い、カウント値をカウンタ出力バス１８
に出力する。
第２図（ｆ）に示すように、時刻■の直前で比較器１０
の出力信号がアクティブ（“Ｈ°゛）となり、３ビツト
・バイナリ・アップカウンタ９をリセットしているため
時刻■においてカウンタ出力バス１８の内容は′０°°
である。その後レジスタ選択タイミング信号１４の立上
りエツジ毎にカウンタ出力バス８の内容は１”、２°’
、”３’“、・・・と遷移していく。比較器１０はカウ
ンタ選択回数信号７とカウンタ出力バス１７の内容とを
比較する。 時刻Ｉから時刻■の直後のデコードタイミ
ング信号１３の立上りエツジまで、カウンタ選択回数信
号７は゛６パであるとする。
の出力信号がアクティブ（“Ｈ°゛）となり、３ビツト
・バイナリ・アップカウンタ９をリセットしているため
時刻■においてカウンタ出力バス１８の内容は′０°°
である。その後レジスタ選択タイミング信号１４の立上
りエツジ毎にカウンタ出力バス８の内容は１”、２°’
、”３’“、・・・と遷移していく。比較器１０はカウ
ンタ選択回数信号７とカウンタ出力バス１７の内容とを
比較する。 時刻Ｉから時刻■の直後のデコードタイミ
ング信号１３の立上りエツジまで、カウンタ選択回数信
号７は゛６パであるとする。
時刻■において、３ビ・ソト・バイナリ・アップカウン
タのカウンタ出力バス１７の内容が″６°゛に等しくな
ると、比較器１０の出力は“Ｈ′′となり、３ビツト・
バイナリ・アップカウンタ９はリセットされ、カウンタ
出力バス１７の内容は“０°“に戻り、比較器１０の出
力は゛Ｌパとなり、比較器１０から一つのパルスが発生
したことになる。
タのカウンタ出力バス１７の内容が″６°゛に等しくな
ると、比較器１０の出力は“Ｈ′′となり、３ビツト・
バイナリ・アップカウンタ９はリセットされ、カウンタ
出力バス１７の内容は“０°“に戻り、比較器１０の出
力は゛Ｌパとなり、比較器１０から一つのパルスが発生
したことになる。
このパルスはマイクロ命令プログラムカウンタヘステッ
プ信号として供給されるので、次のマイクロ命令が入力
バス１２に出力される。
プ信号として供給されるので、次のマイクロ命令が入力
バス１２に出力される。
その後デコードタイミング信号１３の立上りで次のマイ
クロ命令がデコードされ、第１のカウンタ選択信号４が
インアクティブになる。
クロ命令がデコードされ、第１のカウンタ選択信号４が
インアクティブになる。
以上説明したように、時刻Ｉから時刻Ｈの間に、レジス
タＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択されることになる。
タＡ レジスタＢ レジスタＡ レジスタＢ レジスタＡ レジスタＢ というように選択されることになる。
以上、第１のカウンタが１ピツＩ〜で、第２のカウンタ
が３ビットの場合について説明したが、第１のカウンタ
が２ビツトのときは、４個のレジスタＡ、Ｂ、Ｃ，Ｄｔ
！−ｉＨ択でき、カウンタ選択回数信号が８ならはレジ
スタＡ、Ｂ、Ｃ，Ｄ、Ａ、Ｂ。
が３ビットの場合について説明したが、第１のカウンタ
が２ビツトのときは、４個のレジスタＡ、Ｂ、Ｃ，Ｄｔ
！−ｉＨ択でき、カウンタ選択回数信号が８ならはレジ
スタＡ、Ｂ、Ｃ，Ｄ、Ａ、Ｂ。
Ｃ９Ｄのように合計８回レジスタを選択できる。
一般に第１のカウンタは１以上の任意の整数をＭとして
、Ｍビットのカウンタとし、第２のカウンタはＭ以上の
整数をＮとして、Ｎビットのカウンタとすることができ
る。カウンタ選択回数信号もマイクロ命令により任意に
設定し得ることはいうまでもない。
、Ｍビットのカウンタとし、第２のカウンタはＭ以上の
整数をＮとして、Ｎビットのカウンタとすることができ
る。カウンタ選択回数信号もマイクロ命令により任意に
設定し得ることはいうまでもない。
以上説明したように本発明は、選択するレジスタの個数
に対応したピッＩ〜の第１のカウンタと、レジスタの；
巽択回数をカウントする第２のカウンタとを設けること
により、１個のマイクロ命令の実行によって個々のレジ
スタを順次１回ずつｉＭ択する動作を複数回繰返して実
行することができるので、レジスタに対して連続して繰
遅し同一処理を実行する場合マイクロ命令の容量を減少
することができるという効果がある。
に対応したピッＩ〜の第１のカウンタと、レジスタの；
巽択回数をカウントする第２のカウンタとを設けること
により、１個のマイクロ命令の実行によって個々のレジ
スタを順次１回ずつｉＭ択する動作を複数回繰返して実
行することができるので、レジスタに対して連続して繰
遅し同一処理を実行する場合マイクロ命令の容量を減少
することができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図（ａ）
〜＜ｒ＞は第１図に示す一実施例を動作させるときの信
号の波形図である。 １・・・４ビットカウンタ、２・・・デコーダ、３・・
・レジスタ群、４・・・第１のカウンタ選択信号、５・
・・第２のカウンタ選択信号、６・・・レジスタアドレ
ス信号、７・・・カウンタ選択回数信号、８・・・１ピ
ツＩ・・バイナリ・アッブカウタからなる第１のカウン
タ、９・・・３ビツト・バイナリ・アップカウンタから
なる第２のカウンタ、１０・・・比較器、１１・・・マ
ルチプレクサ、１２・・・入力バス、１３・・・デコー
ドタイミング信号、１４・・・レジスタ選択タイミング
信号。 Ｓ、τ、ワ・− （−一
〜＜ｒ＞は第１図に示す一実施例を動作させるときの信
号の波形図である。 １・・・４ビットカウンタ、２・・・デコーダ、３・・
・レジスタ群、４・・・第１のカウンタ選択信号、５・
・・第２のカウンタ選択信号、６・・・レジスタアドレ
ス信号、７・・・カウンタ選択回数信号、８・・・１ピ
ツＩ・・バイナリ・アッブカウタからなる第１のカウン
タ、９・・・３ビツト・バイナリ・アップカウンタから
なる第２のカウンタ、１０・・・比較器、１１・・・マ
ルチプレクサ、１２・・・入力バス、１３・・・デコー
ドタイミング信号、１４・・・レジスタ選択タイミング
信号。 Ｓ、τ、ワ・− （−一
Claims (1)
- マイクロプログラムを格納した制御メモリ内のアドレス
を指定するマイクロ命令プログラムカウンタと、複数の
レジスタからなるレジスタ群と、マイクロ命令を解読し
て第１のカウンタ選択信号、第２のカウンタ選択信号、
前記レジスタ群のレジスタアドレスを指定するレジスタ
アドレス信号及び前記レジスタ群のレジスタを選択する
回数であるカウンタ選択回数信号とを少なくとも有する
制御信号を発生するデコーダと、前記第１のカウンタ選
択信号によって選択される第１のカウンタと、前記第２
のカウンタ選択信号によって選択される第２のカウンタ
と、前記第１のカウンタの出力又は前記レジスタアドレ
ス信号のいずれかを選択して前記レジスタ群に供給する
マルチプレクサと、前記カウンタ選択回数信号と前記第
２のカウンタの出力を比較し、比較結果の出力を前記第
２のカウンタのリセット端子と前記マイクロ命令プログ
ラムカウンタとに供給する比較器とを含むことを特徴と
する情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267707A JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
| EP86116503A EP0224267A3 (en) | 1985-11-27 | 1986-11-27 | Data processing apparatus |
| US06/936,063 US4827405A (en) | 1985-11-27 | 1986-11-28 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267707A JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126440A true JPS62126440A (ja) | 1987-06-08 |
| JPH0578855B2 JPH0578855B2 (ja) | 1993-10-29 |
Family
ID=17448425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267707A Granted JPS62126440A (ja) | 1985-11-27 | 1985-11-27 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827405A (ja) |
| EP (1) | EP0224267A3 (ja) |
| JP (1) | JPS62126440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007023494A (ja) * | 2005-07-12 | 2007-02-01 | Chuden Kogyo Kk | 筒状構築物の内面処理作業用システムおよび内面処理作業方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334624A3 (en) * | 1988-03-23 | 1993-03-31 | Du Pont Pixel Systems Limited | Microcoded computer system |
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
| JP3191302B2 (ja) * | 1990-12-28 | 2001-07-23 | 日本電気株式会社 | メモリ回路 |
| US5467473A (en) * | 1993-01-08 | 1995-11-14 | International Business Machines Corporation | Out of order instruction load and store comparison |
| US5802359A (en) * | 1995-03-31 | 1998-09-01 | International Business Machines Corporation | Mapping processor state into a millicode addressable processor state register array |
| JP6234159B2 (ja) | 2013-10-22 | 2017-11-22 | 日東工器株式会社 | 電動ドライバ操作情報表示器、及び操作情報表示機能付き電動ドライバ |
| JP2020086934A (ja) * | 2018-11-26 | 2020-06-04 | 株式会社村田製作所 | カウンタ読み出し回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139642A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5899842A (ja) * | 1981-12-09 | 1983-06-14 | Toshiba Corp | マイクロプログラム制御装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2211141A5 (ja) * | 1972-12-14 | 1974-07-12 | Honeywell Bull | |
| US3938098A (en) * | 1973-12-26 | 1976-02-10 | Xerox Corporation | Input/output connection arrangement for microprogrammable computer |
| JPS5557951A (en) * | 1978-10-24 | 1980-04-30 | Toshiba Corp | Read control system of control memory unit |
| DE2849382C2 (de) * | 1978-11-14 | 1984-04-12 | Raytheon Co., 02173 Lexington, Mass. | Adressiervorrichtung für eine elektrische Recheneinrichtung |
| JPS55138156A (en) * | 1979-04-16 | 1980-10-28 | Hitachi Ltd | Information processor |
| US4430711A (en) * | 1980-05-30 | 1984-02-07 | Signetics Corporation | Central processing unit |
| US4556938A (en) * | 1982-02-22 | 1985-12-03 | International Business Machines Corp. | Microcode control mechanism utilizing programmable microcode repeat counter |
| US4488224A (en) * | 1982-08-10 | 1984-12-11 | Ipl Systems, Inc. | System for controlling data flow |
| US4652997A (en) * | 1985-11-27 | 1987-03-24 | Motorola, Inc. | Method and apparatus for minimizing overhead when executing nested do loops |
-
1985
- 1985-11-27 JP JP60267707A patent/JPS62126440A/ja active Granted
-
1986
- 1986-11-27 EP EP86116503A patent/EP0224267A3/en not_active Withdrawn
- 1986-11-28 US US06/936,063 patent/US4827405A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139642A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5899842A (ja) * | 1981-12-09 | 1983-06-14 | Toshiba Corp | マイクロプログラム制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007023494A (ja) * | 2005-07-12 | 2007-02-01 | Chuden Kogyo Kk | 筒状構築物の内面処理作業用システムおよび内面処理作業方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0224267A3 (en) | 1989-10-11 |
| JPH0578855B2 (ja) | 1993-10-29 |
| EP0224267A2 (en) | 1987-06-03 |
| US4827405A (en) | 1989-05-02 |
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