JP2015508588A - ステートマシンラチスにおけるブール型論理 - Google Patents
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Abstract
Description
Claims (26)
- 各々が複数の行を含む複数のブロックであって、
前記複数の行の各々は複数のプログラム素子を含み、前記複数のプログラマブル素子のうちの特定の一つは、条件の検出に基づいて信号を出力するように構成され、
前記複数のブロックのうちの特定の一つの前記複数の行のうちの少なくとも一つは、前記複数のブロックのうちの前記特定の一つの前記複数の行のうちの任意の行における前記複数のプログラマブル素子のうちの任意のプログラマブル素子へ選択的に結合可能であるように構成されたブール型論理セルをさらに含み、前記ブール型論理セルは、論理関数の結果を出力するように構成され、前記論理関数は、反転もしくは非反転される前記ブール型論理セルの入力をプログラムすることと、反転されるか非反転される前記ブール型論理セルの出力をプログラムすることと、前記ブール型論理セルの最終出力としてANDゲートもしくはORゲートのいずれかをプログラムすることによって判定される、
複数のブロックを含むステートマシンラチスを含む、
ことを特徴とするデバイス。 - 前記複数のブロックのうちの前記特定の一つの前記複数の行のうちの各々は、前記ブール型論理セルを有する当該行の前記複数のプログラマブル素子のうちの任意のものを選択的に結合するように構成された行内回路を含む、
ことを特徴とする請求項1に記載のデバイス。 - 前記複数のブロックのうちの各々は、当該ブロックの前記複数の行のうち任意の行を選択的に結合するように構成されたブロック内回路を含み、当該ブロックの前記複数の行のうちの一つにおける一つのブール型論理セルは、当該ブロックの前記複数の行のうちの別の一つにおける別のブール型論理セルに結合されうる、
ことを特徴とする請求項2に記載のデバイス。 - 前記コアは、前記複数のブロックのうちの任意のブロックを選択的に結合されるように構成されたブロック間回路を含み、前記複数のブロックのうちの前記特定の一つにおける前記ブール型論理セルは、前記行内回路、前記ブロック内回路、前記ブロック間回路を介して前記複数のブロックのうちの別の一つにおけるプログラマブル素子へと選択的に結合されうる、
ことを特徴とする請求項3に記載のデバイス。 - ブール型論理セルを含まない前記複数のブロックのうちの前記特定の一つの前記複数の行のうちの特定の一つは、カウンタを含み、前記カウンタは、行内回路およびブロック内回路を介して前記ブール型論理セルへと選択的に結合可能である、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルは、前記ブール型論理セルの前記入力をマスクするマスキング入力信号を受信するように構成されたマスク入力を含む、
ことを特徴とする請求項1に記載のデバイス。 - 前記入力は16入力のうちの一つを含む、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルはデータ回路の終端を含み、前記データ回路の終端がデータストリーム内の全データが処理されたことを示すデータ信号の終端を受信するとき、前記ブール型論理セルが出力するように前記データ回路の終端が構成される、
ことを特徴とする請求項1に記載のデバイス。 - 前記データ回路の終端は、マスク入力と、データ入力の終端と、出力ANDゲートに接続された出力とを含むORゲートを含み、前記出力ANDゲートは、前記データ信号の終端を前記データ回路の終端が受信するとき、前記論理関数の前記複数の結果を出力する、
ことを特徴とする請求項8に記載のデバイス。 - 前記ブール型論理セルの前記入力が非反転されるようにプログラムされ、前記ブール型論理セルの前記出力が反転されるようにプログラムされ、前記ANDゲートが前記ブール型論理セルの前記最終出力としてプログラムされるとき、前記ブール型論理セルはNAND関数の前記結果を出力するように構成される、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルの前記入力が反転されるようにプログラムされ、前記ブール型論理セルの前記出力が非反転されるようにプログラムされ、前記ANDゲートが前記ブール型論理セルの前記最終出力としてプログラムされるとき、前記ブール型論理セルはNOR関数の前記結果を出力するように構成される、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルの前記入力が非反転されるようにプログラムされ、前記ブール型論理セルの前記出力が反転されるようにプログラムされ、前記ORゲートが前記ブール型論理セルの前記最終出力としてプログラムされるとき、前記ブール型論理セルは、積和の否定出力関数の前記結果を出力するように構成される、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルの前記入力が反転されるようにプログラムされ、前記ブール型論理セルの前記出力が非反転されるようにプログラムされ、前記ORゲートが前記ブール型論理セルの前記最終出力としてプログラムされるとき、前記ブール型論理セルは、和積の否定出力関数の前記結果を出力するように構成される、
ことを特徴とする請求項1に記載のデバイス。 - 前記ブール型論理セルの前記入力が反転されるようにプログラムされ、前記ブール型論理セルの前記出力が反転されるようにプログラムされ、前記ORゲートが前記ブール型論理セルの前記最終出力としてプログラムされるとき、前記ブール型論理セルは、和積関数の前記結果を出力するように構成される、
ことを特徴とする請求項1に記載のデバイス。 - サーバ、パーソナルコンピュータ、ワークステーション、ルータ、ネットワークスイッチ、チップテスト装置、ラップトップ、携帯電話、メディアプレイヤー、ゲーム機もしくは前記パターン認識コアを含むメインフレームコンピュータを含む、
ことを特徴とする請求項1に記載のデバイス。 - ステートマシンラチスにおいてブール型論理セルにおける論理演算を実施する方法であって、
複数の条件を検出するために前記ステートマシンラチスにおけるデータストリームを処理することと、
前記コア内のプログラマブルブール型論理セルにおける前記検出された複数の条件に論理関数を実施することと、
前記論理関数の結果を出力することと、
を含む、ことを特徴とする方法。 - 前記論理関数を実施することは、NAND関数、NOR関数、積和の否定出力関数、もしくは和積の否定出力関数のうちの一つを実施することを含む、
ことを特徴とする請求項16に記載の方法。 - 前記ブール型素子においてデータ信号の終端を受信することを含み、前記データ信号の終端は、前記論理関数が前記全体のデータストリームに対して実施されたことを表す、
ことを特徴とする請求項16に記載の方法。 - 前記データ信号の終端が前記ブール型論理セルで受信されるときのみ、前記結果を出力することを含む、
ことを特徴とする請求項18に記載の方法。 - ステートマシンラチスにおけるブール型論理セルのプログラミング方法であって、複数のプログラマブル論理関数のうちの特定の論理関数を実施するために、前記ブール型論理セルをプログラムすることを含む、
ことを特徴とする方法。 - 特定の論理関数を実施するために前記ブール型論理セル論理セルをプログラムすることは、データストリームのうちの一部に第一の論理関数を実施するために前記ブール型論理セルをプログラムすることと、前記データストリームのうちの別の部分に第二の論理関数を実施するために、前記ブール型論理セルをプログラムすることとを含む、
ことを特徴とする請求項20に記載の方法。 - 特定の論理関数を実施するために前記ブール型論理セルをプログラムすることは、反転されるか非反転される前記ブール型論理セルの第一の入力をプログラムすることと、反転されるか非反転される前記ブール型論理セルの最終出力をプログラムすることと、前記ブール型論理セルの最終論理出力としてANDゲートもしくはORゲートをプログラムすることと、を含む、
ことを特徴とする請求項20に記載の方法。 - ステートマシンラチスにおける複数のプログラマブル素子に選択的に結合されるように構成されたブール型論理セルであって、前記ブール型論理セルは、そこに選択的に結合された前記複数のプログラマブル素子の複数の出力から複数の入力を受信し、前記複数の入力に複数の可能性のある論理関数のうちの選択された論理関数を実施するようにプログラム可能であるように構成される、
ことを特徴とする素子。 - 前記ブール型論理セルは、
全体のデータストリームがブール型論理セルで処理されたことを表すアンカー信号を受信し、
前記アンカー信号が受信された後でのみ、前記選択された論理関数の結果を出力する、
ようにさらに構成される、
ことを特徴とする請求項23に記載の素子。 - 前記ブール型論理セルは、カウンタに選択的に結合されるように構成される、
ことを特徴とする請求項23に記載の素子。 - 前記可能性のある複数の論理関数は、AND関数、積和関数、NAND関数、積和の否定出力関数、NOR関数、和積の否定出力関数、OR関数、和積関数を含む、
ことを特徴とする請求項23に記載の素子。
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