JPH098646A - プログラマブル・アレイ相互接続ラッチ - Google Patents
プログラマブル・アレイ相互接続ラッチInfo
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- G01R31/317—Testing of digital circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】 （修正有）
【課題】 構成される回路ブロックの選択的分離及び試
験を可能にし、中継器回路等との相互接続を有するプロ
グラマブルゲート・アレーを提供する。 【解決手段】 フィールド・プログラマブル・ゲート・
アレイ９０（ＦＰＧＡ）がコンピュータに組込まれる場
合に、ＳＲＡＭ９２にＦＰＧＡのプログラム可能リソー
スを構成するデータがロードされる。電源投入時にデー
タ源９６の構成データがＳＲＡＭ９２の関連メモリセル
にロードされ、ＰＧＡの各種のプログラム可能リソース
１０を駆動する。更に外部コントローラは個々のスキャ
ンチェーンへのデータの入出力を行う。ＰＧＡの選択相
互接続内に組込まれるプログラム可能中継器ラッチは、
ＰＧＡが構成されている回路の特定のブロックの分離及
び試験を可能にする。
験を可能にし、中継器回路等との相互接続を有するプロ
グラマブルゲート・アレーを提供する。 【解決手段】 フィールド・プログラマブル・ゲート・
アレイ９０（ＦＰＧＡ）がコンピュータに組込まれる場
合に、ＳＲＡＭ９２にＦＰＧＡのプログラム可能リソー
スを構成するデータがロードされる。電源投入時にデー
タ源９６の構成データがＳＲＡＭ９２の関連メモリセル
にロードされ、ＰＧＡの各種のプログラム可能リソース
１０を駆動する。更に外部コントローラは個々のスキャ
ンチェーンへのデータの入出力を行う。ＰＧＡの選択相
互接続内に組込まれるプログラム可能中継器ラッチは、
ＰＧＡが構成されている回路の特定のブロックの分離及
び試験を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、概して集積回路素
子に関し、更に詳細には、複数のプログラム可能論理セ
ル及びプログラム可能相互接続ネットワークを有する、
プログラム可能集積回路素子に関する。特に本発明は、
プログラム可能相互接続ネットワークの特定の相互接続
内の、プログラム可能ラッチの設置に関する。
子に関し、更に詳細には、複数のプログラム可能論理セ
ル及びプログラム可能相互接続ネットワークを有する、
プログラム可能集積回路素子に関する。特に本発明は、
プログラム可能相互接続ネットワークの特定の相互接続
内の、プログラム可能ラッチの設置に関する。
【０００２】
【従来の技術】プログラム可能な集積回路は当該技術分
野では周知のものであり、プログラム可能なロジック・
デバイス（ＰＬＤ）、プログラム可能なアレイ・ロジッ
ク（ＰＡＬ）、及びプログラム可能なロジック・アレイ
（ＰＬＡ）が含まれる。これらのプログラム可能な回路
のそれぞれは、入力ＡＮＤ論理プレーン及びその後に付
くＯＲ論理プレーンを備える。出力関数は、入力条件の
積を加算したものとして計算される。論理プレーンは一
般にプログラム可能であり、したがってこれらプレーン
の当初の全体的なレイアウトは、特定の用途のためにカ
ストマイズできる。
野では周知のものであり、プログラム可能なロジック・
デバイス（ＰＬＤ）、プログラム可能なアレイ・ロジッ
ク（ＰＡＬ）、及びプログラム可能なロジック・アレイ
（ＰＬＡ）が含まれる。これらのプログラム可能な回路
のそれぞれは、入力ＡＮＤ論理プレーン及びその後に付
くＯＲ論理プレーンを備える。出力関数は、入力条件の
積を加算したものとして計算される。論理プレーンは一
般にプログラム可能であり、したがってこれらプレーン
の当初の全体的なレイアウトは、特定の用途のためにカ
ストマイズできる。
【０００３】プログラム可能な回路に対する更に一般的
なアプローチは、プログラマブル・ゲート・アレイ（Ｐ
ＧＡ）中に個別の特定の機能のものでない論理セルの配
列を設けることである。セルを相互接続し、配列にデー
タを入力し、配列から出力を取り出すために、一般にプ
ログラム可能な相互接続ネットワークが設けられる。カ
ストマイゼーション、即ち一般には共通なものとして設
計される論理セル、及び相互接続ネットワークをプログ
ラムすることは、特定の用途に対して行われる。そのよ
うな配列の１つは、マスク式プログラマブル・ゲート・
アレイ（ＭＰＧＡ）であり、この配列では、セル及び配
線ネットワークの構成が、集積回路に最後の金属化層を
付着させるときに行われる。変形のアプローチでは、金
属化パターンをカストマイズするためにレーザが方向づ
けられたエネルギを用いる。このような配列のもう１つ
は、フィールド・プログラマブル・ゲート・アレイ（Ｆ
ＰＧＡ）であり、この配列では、構成は「フィールド」
でユーザが行うことができる。こうした構成は、電気的
にプログラム可能な可溶性の結線、アンチフューズ、メ
モリ制御トランジスタ、又はフローティング・ゲート・
トランジスタの使用によりもたらされる。
なアプローチは、プログラマブル・ゲート・アレイ（Ｐ
ＧＡ）中に個別の特定の機能のものでない論理セルの配
列を設けることである。セルを相互接続し、配列にデー
タを入力し、配列から出力を取り出すために、一般にプ
ログラム可能な相互接続ネットワークが設けられる。カ
ストマイゼーション、即ち一般には共通なものとして設
計される論理セル、及び相互接続ネットワークをプログ
ラムすることは、特定の用途に対して行われる。そのよ
うな配列の１つは、マスク式プログラマブル・ゲート・
アレイ（ＭＰＧＡ）であり、この配列では、セル及び配
線ネットワークの構成が、集積回路に最後の金属化層を
付着させるときに行われる。変形のアプローチでは、金
属化パターンをカストマイズするためにレーザが方向づ
けられたエネルギを用いる。このような配列のもう１つ
は、フィールド・プログラマブル・ゲート・アレイ（Ｆ
ＰＧＡ）であり、この配列では、構成は「フィールド」
でユーザが行うことができる。こうした構成は、電気的
にプログラム可能な可溶性の結線、アンチフューズ、メ
モリ制御トランジスタ、又はフローティング・ゲート・
トランジスタの使用によりもたらされる。
【０００４】目的の回路を提供するためにプログラマブ
ル・アレイが構成されると、論理回路全体の中の特定の
モジュールを分離して試験することが望ましい。特定モ
ジュールの試験方法の１つには、プログラマブル・アレ
イの選択入出力ピン間に、特定モジュールをもつ、プロ
グラマブル・アレイを再構成することが含まれる。試験
データが、選択入出力ピンを介して特定モジュールへ渡
される。しかし、特定モジュールを選択入出力ピン間で
直接インターフェースする必要なしに、構成されるプロ
グラマブル・アレイ内のプログラム可能境界を使用し
て、特定モジュールを残りの論理回路から分離する方法
のほうが望ましい。特定モジュールの境界に関連付けら
れたプログラム可能相互接続ネットワークの特定の相互
接続が、特定モジュールの分離及び試験のために選択的
にオープンされ、アクセスされるのが理想的である。
ル・アレイが構成されると、論理回路全体の中の特定の
モジュールを分離して試験することが望ましい。特定モ
ジュールの試験方法の１つには、プログラマブル・アレ
イの選択入出力ピン間に、特定モジュールをもつ、プロ
グラマブル・アレイを再構成することが含まれる。試験
データが、選択入出力ピンを介して特定モジュールへ渡
される。しかし、特定モジュールを選択入出力ピン間で
直接インターフェースする必要なしに、構成されるプロ
グラマブル・アレイ内のプログラム可能境界を使用し
て、特定モジュールを残りの論理回路から分離する方法
のほうが望ましい。特定モジュールの境界に関連付けら
れたプログラム可能相互接続ネットワークの特定の相互
接続が、特定モジュールの分離及び試験のために選択的
にオープンされ、アクセスされるのが理想的である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、プロ
グラマブル・ゲート・アレイの相互接続ネットワーク
の、改良されたプログラム可能相互接続を提供すること
にある。本発明の更に別の目的は、プログラマブル・ゲ
ート・アレイ内の構成回路の特定のブロックの分離及び
試験のために、プログラマブル・ゲート・アレイのプロ
グラム可能相互接続ネットワークの相互接続内の、改良
された回路を提供することにある。本発明の更にもう１
つの目的は、フィールド・プログラマブル・ゲート・ア
レイの選択プログラム可能リソースの境界スキャン分離
及び試験を可能にする、改良された装置及び方法を提供
することにある。
グラマブル・ゲート・アレイの相互接続ネットワーク
の、改良されたプログラム可能相互接続を提供すること
にある。本発明の更に別の目的は、プログラマブル・ゲ
ート・アレイ内の構成回路の特定のブロックの分離及び
試験のために、プログラマブル・ゲート・アレイのプロ
グラム可能相互接続ネットワークの相互接続内の、改良
された回路を提供することにある。本発明の更にもう１
つの目的は、フィールド・プログラマブル・ゲート・ア
レイの選択プログラム可能リソースの境界スキャン分離
及び試験を可能にする、改良された装置及び方法を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の１つの実施例で
は、集積回路は複数のプログラム可能論理回路、及びプ
ログラム可能論理回路を接続するためのプログラム可能
相互接続ネットワークをもつ。プログラム可能インター
フェース回路が、プログラム可能相互接続ネットワーク
内で接続される。プログラム可能インターフェース回路
は、少なくとも１つのデータ入力ノード、及び少なくと
も１つのデータ出力ノードをもつ。回路は、データ入力
ノード及びデータ出力ノード間で接続され、データ入力
ノードでの論理状態と関連するバッファリングされた出
力信号を、データ出力ノードへ選択的に与える。信号記
憶回路もデータ入力ノードに接続され、データ入力ノー
ドから受信される論理状態を選択的に記憶する。
は、集積回路は複数のプログラム可能論理回路、及びプ
ログラム可能論理回路を接続するためのプログラム可能
相互接続ネットワークをもつ。プログラム可能インター
フェース回路が、プログラム可能相互接続ネットワーク
内で接続される。プログラム可能インターフェース回路
は、少なくとも１つのデータ入力ノード、及び少なくと
も１つのデータ出力ノードをもつ。回路は、データ入力
ノード及びデータ出力ノード間で接続され、データ入力
ノードでの論理状態と関連するバッファリングされた出
力信号を、データ出力ノードへ選択的に与える。信号記
憶回路もデータ入力ノードに接続され、データ入力ノー
ドから受信される論理状態を選択的に記憶する。
【０００７】本発明のこの実施例の更に別の面では、プ
ログラム可能インターフェース回路は、二次入力ノード
及び二次出力を更に含む。信号記憶回路は、データ入力
ノード又は二次入力ノードのいずれかから受信された論
理状態を選択的に記憶するための、選択的記憶素子を含
む。追加回路が、記憶された論理状態を表すデータを二
次出力ノードへ与える。
ログラム可能インターフェース回路は、二次入力ノード
及び二次出力を更に含む。信号記憶回路は、データ入力
ノード又は二次入力ノードのいずれかから受信された論
理状態を選択的に記憶するための、選択的記憶素子を含
む。追加回路が、記憶された論理状態を表すデータを二
次出力ノードへ与える。
【０００８】本発明の更に別の面に従って、プログラム
可能インターフェース回路は、記憶された論理状態を表
すデータを、データ出力ノードへ選択的に提供するため
の回路を更に含む。
可能インターフェース回路は、記憶された論理状態を表
すデータを、データ出力ノードへ選択的に提供するため
の回路を更に含む。
【０００９】本発明のこの実施例の好ましい面では、選
択回路が信号記憶回路を制御信号パス又は試験制御信号
パスへ選択的に接続させるので、その結果、信号記憶回
路を集積回路の試験又は操作の間のそれぞれのいずれに
も使用できる。
択回路が信号記憶回路を制御信号パス又は試験制御信号
パスへ選択的に接続させるので、その結果、信号記憶回
路を集積回路の試験又は操作の間のそれぞれのいずれに
も使用できる。
【００１０】本発明のこの実施例の更に別の面では、信
号記憶回路はＬＳＳＤレジスタ・ラッチを含む。ＬＳＳ
Ｄレジスタ・ラッチは、直列入力データを受信するため
の二次入力ノード、及び直列出力データを送信するため
の二次出力ノードをもつ。一次及び二次ラッチは、それ
ぞれ一次及び二次ラッチ・データを保存する。第１の選
択カプラが、データ入力ノードと一次ラッチとの間に配
置され、第１のクロック信号に従って、データ入力ノー
ドの一次データを一次ラッチに選択的に結合し、その結
果、一次データを一次ラッチ・データとして取込む。第
２の選択カプラが、二次入力ノードと一次ラッチとの間
に配置され、第２のクロックに従って、二次入力ノード
の直列入力データを一次ラッチに選択的に結合し、その
結果、直列入力データを一次ラッチ・データとして取込
む。更に、第３の選択カプラが、一次ラッチと二次ラッ
チとの間に配置され、第３のクロックに従って、一次ラ
ッチの一次ラッチ・データを二次ラッチに選択的に結合
する。このようにして、二次ラッチの二次ラッチ・デー
タが、一次ラッチ・データに従って更新される。二次ラ
ッチの二次ラッチ・データは、二次出力ノードにおいて
直列出力データとして提供される。好ましくは、信号記
憶回路が、二次ラッチ・データを表す出力信号をデータ
出力ノードへ選択的に出力するためのプログラム可能出
力を更に含み、そこでデータがプログラム可能選択信号
に従って選択的に出力される。
号記憶回路はＬＳＳＤレジスタ・ラッチを含む。ＬＳＳ
Ｄレジスタ・ラッチは、直列入力データを受信するため
の二次入力ノード、及び直列出力データを送信するため
の二次出力ノードをもつ。一次及び二次ラッチは、それ
ぞれ一次及び二次ラッチ・データを保存する。第１の選
択カプラが、データ入力ノードと一次ラッチとの間に配
置され、第１のクロック信号に従って、データ入力ノー
ドの一次データを一次ラッチに選択的に結合し、その結
果、一次データを一次ラッチ・データとして取込む。第
２の選択カプラが、二次入力ノードと一次ラッチとの間
に配置され、第２のクロックに従って、二次入力ノード
の直列入力データを一次ラッチに選択的に結合し、その
結果、直列入力データを一次ラッチ・データとして取込
む。更に、第３の選択カプラが、一次ラッチと二次ラッ
チとの間に配置され、第３のクロックに従って、一次ラ
ッチの一次ラッチ・データを二次ラッチに選択的に結合
する。このようにして、二次ラッチの二次ラッチ・デー
タが、一次ラッチ・データに従って更新される。二次ラ
ッチの二次ラッチ・データは、二次出力ノードにおいて
直列出力データとして提供される。好ましくは、信号記
憶回路が、二次ラッチ・データを表す出力信号をデータ
出力ノードへ選択的に出力するためのプログラム可能出
力を更に含み、そこでデータがプログラム可能選択信号
に従って選択的に出力される。
【００１１】本発明の第２の実施例に従い、集積回路の
操作方法が提供される。複数のプログラム可能論理回
路、プログラム可能論理回路の接続のためのプログラム
可能相互接続ネットワーク、所定のプログラム可能相互
接続内で信号を選択的にバッファリングするためのプロ
グラム可能バッファ、及び所定のプログラム可能相互接
続のデータを選択的に取込み、記憶するための第１の直
列スキャン・チェーンの信号記憶回路をもつ集積回路が
設けられる。複数の論理回路の選択プログラム可能論理
回路が、選択プログラム可能相互接続により構成され、
プログラム可能バッファ及び信号記憶回路と関連付けら
れた、所定のプログラム可能相互接続を含む構成された
論理回路を提供する。既知データが構成される論理回路
に与えられ、そこで信号記憶回路が選択的に操作され、
構成された論理回路の処理の結果生ずる所定のプログラ
ム可能相互接続のデータを取込む。その後、取込まれた
データが第１のスキャン・チェーンからスキャンされ
る。
操作方法が提供される。複数のプログラム可能論理回
路、プログラム可能論理回路の接続のためのプログラム
可能相互接続ネットワーク、所定のプログラム可能相互
接続内で信号を選択的にバッファリングするためのプロ
グラム可能バッファ、及び所定のプログラム可能相互接
続のデータを選択的に取込み、記憶するための第１の直
列スキャン・チェーンの信号記憶回路をもつ集積回路が
設けられる。複数の論理回路の選択プログラム可能論理
回路が、選択プログラム可能相互接続により構成され、
プログラム可能バッファ及び信号記憶回路と関連付けら
れた、所定のプログラム可能相互接続を含む構成された
論理回路を提供する。既知データが構成される論理回路
に与えられ、そこで信号記憶回路が選択的に操作され、
構成された論理回路の処理の結果生ずる所定のプログラ
ム可能相互接続のデータを取込む。その後、取込まれた
データが第１のスキャン・チェーンからスキャンされ
る。
【００１２】本発明のこの第２の実施例の代替的な面で
は、集積回路は第２のスキャン・チェーンの第２の信号
記憶回路も含み、既知データを構成論理回路に選択的に
適用する。したがって、既知データを構成される論理回
路へ適用する場合、既知データは最初に第２のスキャン
・チェーンにスキャンされ、その後、第２のスキャン・
チェーンの信号記憶回路から構成される論理回路へ転送
される。
は、集積回路は第２のスキャン・チェーンの第２の信号
記憶回路も含み、既知データを構成論理回路に選択的に
適用する。したがって、既知データを構成される論理回
路へ適用する場合、既知データは最初に第２のスキャン
・チェーンにスキャンされ、その後、第２のスキャン・
チェーンの信号記憶回路から構成される論理回路へ転送
される。
【００１３】本発明の第３の実施例に従い、複数のプロ
グラム可能論理回路、プログラム可能論理回路の接続の
ためのプログラム可能相互接続ネットワーク、プログラ
ム可能相互接続ネットワークの所定のプログラム可能相
互接続と関連付けられた信号を、選択的にバッファリン
グするためのプログラム可能バッファ、及び出力データ
を前記所定のプログラム可能相互接続へ選択的に提供す
るための、直列スキャン・チェーンの信号記憶回路をも
つ集積回路の操作方法を提供する。プログラム可能バッ
ファ、及び信号記憶回路に関連付けられた所定のプログ
ラム可能相互接続を含む、前記プログラム可能相互接続
ネットワークの選択プログラム可能相互接続と一緒に、
複数の論理回路の選択プログラム可能論理回路を構成す
ることにより、構成された論理回路が設けられる。信号
記憶回路に関連付けられた直列スキャン・チェーンを介
して、既知データがその信号記憶回路に直列にスキャン
される。構成される論理回路への入力データとして、既
知データを所定のプログラム可能相互接続へ転送するた
めに、信号記憶回路が選択的に操作される。
グラム可能論理回路、プログラム可能論理回路の接続の
ためのプログラム可能相互接続ネットワーク、プログラ
ム可能相互接続ネットワークの所定のプログラム可能相
互接続と関連付けられた信号を、選択的にバッファリン
グするためのプログラム可能バッファ、及び出力データ
を前記所定のプログラム可能相互接続へ選択的に提供す
るための、直列スキャン・チェーンの信号記憶回路をも
つ集積回路の操作方法を提供する。プログラム可能バッ
ファ、及び信号記憶回路に関連付けられた所定のプログ
ラム可能相互接続を含む、前記プログラム可能相互接続
ネットワークの選択プログラム可能相互接続と一緒に、
複数の論理回路の選択プログラム可能論理回路を構成す
ることにより、構成された論理回路が設けられる。信号
記憶回路に関連付けられた直列スキャン・チェーンを介
して、既知データがその信号記憶回路に直列にスキャン
される。構成される論理回路への入力データとして、既
知データを所定のプログラム可能相互接続へ転送するた
めに、信号記憶回路が選択的に操作される。
【００１４】本発明のこの第３の実施例の更に別の面で
は、入力データが構成された論理回路により処理され、
そして処理の結果生ずる出力データが、第２の直列スキ
ャン・チェーンの第２の信号記憶回路に取込まれる。
は、入力データが構成された論理回路により処理され、
そして処理の結果生ずる出力データが、第２の直列スキ
ャン・チェーンの第２の信号記憶回路に取込まれる。
【００１５】本発明の第４の実施例に従い、プログラマ
ブル・ゲート・アレイは、複数のプログラム可能論理回
路及び複数のプログラム可能相互接続を含む。複数のプ
ログラム可能相互接続の少なくとも１つのプログラム可
能相互接続内に、中継器ラッチ回路が設けられる。中継
器ラッチは、関連するプログラム可能相互接続の第１及
び第２の部分とそれぞれ結合する、第１及び第２のノー
ドをもつ。プログラム可能結合回路が、第１及び第２の
ノード間に配置され、第１の選択信号に従って信号をノ
ード間で選択的に伝達する。ＬＳＳＤレジスタも第１及
び第２のノード間に配置される。ＬＳＳＤレジスタは、
一次データを受信するための第１のノードと結合された
一次入力、及び直列データを受信するための直列入力を
有す。第１のラッチは、入力データとして、一次入力の
一次データをＣクロックのパルスの結果として取込む
か、又は直列入力の直列データをＡクロックのパルスの
結果として取込む。第２のラッチは、Ｂクロックのパル
スを受信すると、第１のラッチが取込んだデータに対応
するデータをラッチ・データとしてその中にラッチす
る。第２のラッチのラッチ・データと対応する直列出力
データが、ＬＳＳＤレジスタの直列出力に提供される。
プログラム可能一次出力は、ラッチ・データに対応する
一次出力データを第２のノードへ選択的に提供する。一
次出力データは、プログラム可能一次出力が、第２の選
択信号により使用可能になると、第２のノードへ出力さ
れる。
ブル・ゲート・アレイは、複数のプログラム可能論理回
路及び複数のプログラム可能相互接続を含む。複数のプ
ログラム可能相互接続の少なくとも１つのプログラム可
能相互接続内に、中継器ラッチ回路が設けられる。中継
器ラッチは、関連するプログラム可能相互接続の第１及
び第２の部分とそれぞれ結合する、第１及び第２のノー
ドをもつ。プログラム可能結合回路が、第１及び第２の
ノード間に配置され、第１の選択信号に従って信号をノ
ード間で選択的に伝達する。ＬＳＳＤレジスタも第１及
び第２のノード間に配置される。ＬＳＳＤレジスタは、
一次データを受信するための第１のノードと結合された
一次入力、及び直列データを受信するための直列入力を
有す。第１のラッチは、入力データとして、一次入力の
一次データをＣクロックのパルスの結果として取込む
か、又は直列入力の直列データをＡクロックのパルスの
結果として取込む。第２のラッチは、Ｂクロックのパル
スを受信すると、第１のラッチが取込んだデータに対応
するデータをラッチ・データとしてその中にラッチす
る。第２のラッチのラッチ・データと対応する直列出力
データが、ＬＳＳＤレジスタの直列出力に提供される。
プログラム可能一次出力は、ラッチ・データに対応する
一次出力データを第２のノードへ選択的に提供する。一
次出力データは、プログラム可能一次出力が、第２の選
択信号により使用可能になると、第２のノードへ出力さ
れる。
【００１６】本発明のこの第４の実施例の更に別の面で
は、プログラム可能結合回路は、第１及び第２のノード
間に、更に通過ゲートを配置する。通過ゲートは、第３
の選択信号に従って、選択的に使用可能になる。
は、プログラム可能結合回路は、第１及び第２のノード
間に、更に通過ゲートを配置する。通過ゲートは、第３
の選択信号に従って、選択的に使用可能になる。
【００１７】本発明のこの第４の実施例の好ましい面で
は、複数のメモリ・セルがプログラマブル・ゲート・ア
レイの個別のプログラム可能リソースに関連付けられ
る。複数のメモリ・セルの第１のメモリ・セルは、プロ
グラム可能結合回路と関係付けられ、そこに記憶された
データに従って第１の選択信号を提供する。複数のメモ
リ・セルの第２のメモリ・セルは、ＬＳＳＤレジスタの
プログラム可能一次出力と関係付けられ、そこに記憶さ
れたデータに従って第２の選択信号を提供する。
は、複数のメモリ・セルがプログラマブル・ゲート・ア
レイの個別のプログラム可能リソースに関連付けられ
る。複数のメモリ・セルの第１のメモリ・セルは、プロ
グラム可能結合回路と関係付けられ、そこに記憶された
データに従って第１の選択信号を提供する。複数のメモ
リ・セルの第２のメモリ・セルは、ＬＳＳＤレジスタの
プログラム可能一次出力と関係付けられ、そこに記憶さ
れたデータに従って第２の選択信号を提供する。
【００１８】本発明のこの第４の実施例の更に別の面で
は、ＬＳＳＤレジスタは、直列スキャン・チェーンの複
数のＬＳＳＤレジスタの中の１つであり、個々のＡ、
Ｂ、Ｃクロックを共用し、個々のプログラム可能一次出
力用に独立した選択ラインをもつ。
は、ＬＳＳＤレジスタは、直列スキャン・チェーンの複
数のＬＳＳＤレジスタの中の１つであり、個々のＡ、
Ｂ、Ｃクロックを共用し、個々のプログラム可能一次出
力用に独立した選択ラインをもつ。
【００１９】本発明のこの第４の実施例のもう１つ別の
面では、機能用クロック線又は試験用クロック線のいず
れかをＬＳＳＤレジスタに二者択一的に結合するため
の、プログラム可能セレクタが設けられる。したがっ
て、ＬＳＳＤレジスタは、プログラマブル・ゲート・ア
レイの関連する論理回路の機能操作中は機能用クロック
により計時され、あるいは代替的にプログラマブル・ゲ
ート・アレイの試験中は試験用クロックにより計時され
る。
面では、機能用クロック線又は試験用クロック線のいず
れかをＬＳＳＤレジスタに二者択一的に結合するため
の、プログラム可能セレクタが設けられる。したがっ
て、ＬＳＳＤレジスタは、プログラマブル・ゲート・ア
レイの関連する論理回路の機能操作中は機能用クロック
により計時され、あるいは代替的にプログラマブル・ゲ
ート・アレイの試験中は試験用クロックにより計時され
る。
【００２０】
【発明の実施の形態】図１を参照すると、複数の論理セ
ルを含むプログラマブル・ゲート・アレイ１０のレイア
ウトが示されている。この特定の実施例では、複数のプ
ログラム可能論理セルは、セクタ１２に分割されている
５６×５６配列のセルから成っている。個々のセクタ１
２は、８×８のセル・グループによって画定されてい
る。配列の周辺に沿って入出力ピン１４も示されてお
り、これらはデータの入力及び出力に使われる。更にこ
れらのいくつかのピンは、クロック・ピン、リセット・
ピン、又は配列１０のプログラム可能リソースをプログ
ラムするための構成用ピンの用途に専用とされる。この
配列の入出力部分は、米国特許申請、主題「ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ
ＲＥＳＯＵＲＣＥ」に従って実現できる。
ルを含むプログラマブル・ゲート・アレイ１０のレイア
ウトが示されている。この特定の実施例では、複数のプ
ログラム可能論理セルは、セクタ１２に分割されている
５６×５６配列のセルから成っている。個々のセクタ１
２は、８×８のセル・グループによって画定されてい
る。配列の周辺に沿って入出力ピン１４も示されてお
り、これらはデータの入力及び出力に使われる。更にこ
れらのいくつかのピンは、クロック・ピン、リセット・
ピン、又は配列１０のプログラム可能リソースをプログ
ラムするための構成用ピンの用途に専用とされる。この
配列の入出力部分は、米国特許申請、主題「ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｉ／Ｏ−ＲＯＵＴＩＮＧ
ＲＥＳＯＵＲＣＥ」に従って実現できる。
【００２１】図２を参照すると、論理１６1,1から１６
8,8によって成るプログラム可能論理セルの単一セクタ
１２が示されている。論理セル１６1,6は、垂直方向の
相互接続導体１８ａ及び１８ｂ、ならびに水平方向の相
互接続導体２０ａ及び２０ｂによって囲まれていること
が示されている。それぞれの水平方向及び垂直方向の相
互接続導体は、配列の関連する行及び列の間に配置さ
れ、配列内のいずれかの２つの論理セル間、及びこれと
入出力ピンとの間の接続を行う。相互接続導体はバスと
呼ばれることもあり、一緒になってプログラマブル・ア
レイの全体的な相互接続ネットワークを形成する。加え
てバス折り返し点（示されてない）が、特定の垂直相互
接続導体と特定の水平相互接続導体との間に、プログラ
ム可能な相互接続を提供するために用いられることもあ
る。相互接続ネットワークは、米国特許申請、主題「Ｐ
ＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ ＩＮＴＥＲＣＯ
ＮＮＥＣＴ ＮＥＴＷＯＲＫ」に従って実現することが
できる。
8,8によって成るプログラム可能論理セルの単一セクタ
１２が示されている。論理セル１６1,6は、垂直方向の
相互接続導体１８ａ及び１８ｂ、ならびに水平方向の相
互接続導体２０ａ及び２０ｂによって囲まれていること
が示されている。それぞれの水平方向及び垂直方向の相
互接続導体は、配列の関連する行及び列の間に配置さ
れ、配列内のいずれかの２つの論理セル間、及びこれと
入出力ピンとの間の接続を行う。相互接続導体はバスと
呼ばれることもあり、一緒になってプログラマブル・ア
レイの全体的な相互接続ネットワークを形成する。加え
てバス折り返し点（示されてない）が、特定の垂直相互
接続導体と特定の水平相互接続導体との間に、プログラ
ム可能な相互接続を提供するために用いられることもあ
る。相互接続ネットワークは、米国特許申請、主題「Ｐ
ＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ ＩＮＴＥＲＣＯ
ＮＮＥＣＴ ＮＥＴＷＯＲＫ」に従って実現することが
できる。
【００２２】個々の論理セル１６は、図３、４、及び５
に示すように、複数の論理素子及び内部相互接続を含
む。プログラム可能入力マルチプレクサ２４ａ〜２４ｄ
は、論理セルを囲むローカル・バスＬ１、Ｌ２、Ｌ３、
Ｌ４のそれぞれからの複数の入力を受信する。更にマル
チプレクサへの入力のいくつかは近隣の論理セルへの直
接接続Ｆ、Ｇを提供し、又はクロック、フィードバッ
ク、及び論理１又は論理０信号との結合を行う。
に示すように、複数の論理素子及び内部相互接続を含
む。プログラム可能入力マルチプレクサ２４ａ〜２４ｄ
は、論理セルを囲むローカル・バスＬ１、Ｌ２、Ｌ３、
Ｌ４のそれぞれからの複数の入力を受信する。更にマル
チプレクサへの入力のいくつかは近隣の論理セルへの直
接接続Ｆ、Ｇを提供し、又はクロック、フィードバッ
ク、及び論理１又は論理０信号との結合を行う。
【００２３】個々の入力マルチプレクサは、スタティッ
クＲＡＭのプログラム可能ビットによって駆動され、論
理セル１６の内部論理にどの入力が結合するのかを選択
するための選択ラインをもつ。プログラム可能入力マル
チプレクサ２４ａは１６の入力をもち、したがって１６
の入力のどの１つが自身の出力Ｅに送られるのかを選択
するために、４つのプログラム可能ビットを必要とす
る。プログラム可能入力マルチプレクサ２４ｂは、８入
力の１つを選択して自身の出力Ｆに送るために、マルチ
プレクサを構成するための関連するプログラム可能ビッ
トに従って構成される。プログラム可能入力マルチプレ
クサ２４ｃは、マルチプレクサ２４ｄと共に１６入力を
もち、したがってそれぞれのマルチプレクサは、４つの
構成用ビットを必要とする。
クＲＡＭのプログラム可能ビットによって駆動され、論
理セル１６の内部論理にどの入力が結合するのかを選択
するための選択ラインをもつ。プログラム可能入力マル
チプレクサ２４ａは１６の入力をもち、したがって１６
の入力のどの１つが自身の出力Ｅに送られるのかを選択
するために、４つのプログラム可能ビットを必要とす
る。プログラム可能入力マルチプレクサ２４ｂは、８入
力の１つを選択して自身の出力Ｆに送るために、マルチ
プレクサを構成するための関連するプログラム可能ビッ
トに従って構成される。プログラム可能入力マルチプレ
クサ２４ｃは、マルチプレクサ２４ｄと共に１６入力を
もち、したがってそれぞれのマルチプレクサは、４つの
構成用ビットを必要とする。
【００２４】各マルチプレクサからの出力は、それぞれ
のＮＡＮＤ／ＮＯＲ論理素子２２に送られる。このと
き、関連する反転回路２６のプログラミング状態に従
い、反転なしに直接送信されるか、又は反転して間接的
に送信されるかいずれかである。プログラム可能ＮＡＮ
Ｄ／ＮＯＲゲート２２の論理は、それらが関連する構成
データに従って決定される。論理素子２２からの出力
Ｉ、Ｊは、追加の論理素子２７、２９及びマルチプレク
サ２８、３０と結合される。フリップ・フロップ２５
は、論理素子２９からＤ入力信号、及び関連するリセッ
ト及びクロック信号を受信する。
のＮＡＮＤ／ＮＯＲ論理素子２２に送られる。このと
き、関連する反転回路２６のプログラミング状態に従
い、反転なしに直接送信されるか、又は反転して間接的
に送信されるかいずれかである。プログラム可能ＮＡＮ
Ｄ／ＮＯＲゲート２２の論理は、それらが関連する構成
データに従って決定される。論理素子２２からの出力
Ｉ、Ｊは、追加の論理素子２７、２９及びマルチプレク
サ２８、３０と結合される。フリップ・フロップ２５
は、論理素子２９からＤ入力信号、及び関連するリセッ
ト及びクロック信号を受信する。
【００２５】出力マルチプレクサ２８は４つの入力をも
つ。それらは論理素子２２からの出力Ｉ、論理素子２７
からの出力の反転回路を経由したもの、フリップ・フロ
ップ２５からの出力、及びマルチプレクサ３０からの出
力である。マルチプレクサ２８は自身の構成データに従
って構成され、その出力はトライ・ステイト・バッファ
３２を介して、プログラム可能出力マルチプレクサ３４
に結合されている。マルチプレクサ２８の出力は反転バ
ッファを介して、北、東、西、南、にある近接の論理セ
ルに直接接続信号Ｆを供給する。マルチプレクサ３０も
４つの入力をもつ。それらは論理素子２２からの出力
Ｊ、論理素子２９及び２７からの２つの出力、ならびに
マルチプレクサ２８からの出力である。マルチプレクサ
３０の出力は、反転バッファを介して近接論理セルに直
接接続信号Ｇを供給する。
つ。それらは論理素子２２からの出力Ｉ、論理素子２７
からの出力の反転回路を経由したもの、フリップ・フロ
ップ２５からの出力、及びマルチプレクサ３０からの出
力である。マルチプレクサ２８は自身の構成データに従
って構成され、その出力はトライ・ステイト・バッファ
３２を介して、プログラム可能出力マルチプレクサ３４
に結合されている。マルチプレクサ２８の出力は反転バ
ッファを介して、北、東、西、南、にある近接の論理セ
ルに直接接続信号Ｆを供給する。マルチプレクサ３０も
４つの入力をもつ。それらは論理素子２２からの出力
Ｊ、論理素子２９及び２７からの２つの出力、ならびに
マルチプレクサ２８からの出力である。マルチプレクサ
３０の出力は、反転バッファを介して近接論理セルに直
接接続信号Ｇを供給する。
【００２６】通過ゲート・マルチプレクサは、ローカル
・バスへの論理セルの相互接続を行う入出力マルチプレ
クサとして用いられる。これらのマルチプレクサは、静
的ランダム・アクセス・メモリ（ＳＲＡＭ）セルによっ
て制御される。ＳＲＡＭセルは、通過ゲート・マルチプ
レクサ内の通過ゲートに直接に、又は間接に（デコーダ
を経由）結合され、通過ゲートの状態を制御する。例え
ば論理セル１６ａは、論理セルの多数の側面に存在する
入力接続Ｅを制御する、プログラム可能入力マルチプレ
クサ２４ａを含む。この開示の特定の実施例では、個々
の潜在的バスから伝送ゲートのソース／ドレインの組み
合わせに単一の接続がされ、そして伝送ゲートのソース
／ドレインの組み合わせは、論理セルの入力ノードに結
合されている。１６のこのような伝送ゲートが、１６：
１通過ゲート・マルチプレクサに存在する。ソフトウェ
ア及びデコード論理回路が、ただ１つの特定の通過ゲー
トが、いずれかの単一入力ノードに接続されることを保
証する。
・バスへの論理セルの相互接続を行う入出力マルチプレ
クサとして用いられる。これらのマルチプレクサは、静
的ランダム・アクセス・メモリ（ＳＲＡＭ）セルによっ
て制御される。ＳＲＡＭセルは、通過ゲート・マルチプ
レクサ内の通過ゲートに直接に、又は間接に（デコーダ
を経由）結合され、通過ゲートの状態を制御する。例え
ば論理セル１６ａは、論理セルの多数の側面に存在する
入力接続Ｅを制御する、プログラム可能入力マルチプレ
クサ２４ａを含む。この開示の特定の実施例では、個々
の潜在的バスから伝送ゲートのソース／ドレインの組み
合わせに単一の接続がされ、そして伝送ゲートのソース
／ドレインの組み合わせは、論理セルの入力ノードに結
合されている。１６のこのような伝送ゲートが、１６：
１通過ゲート・マルチプレクサに存在する。ソフトウェ
ア及びデコード論理回路が、ただ１つの特定の通過ゲー
トが、いずれかの単一入力ノードに接続されることを保
証する。
【００２７】出力マルチプレクサ３４は、論理セルの多
数サイドにおいて関連するローカル・バスＬ１〜Ｌ４へ
の１６の出力をもつ。トライ・ステイト・バッファ３２
からの出力信号は、マルチプレクサの構成ビットに従っ
て１６の出力の中の１つに選択的に結合される。論理セ
ル１６の内部論理及び相互接続のこれ以上の説明は、米
国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＯＧ
ＩＣ ＣＥＬＬ」に記述されている。
数サイドにおいて関連するローカル・バスＬ１〜Ｌ４へ
の１６の出力をもつ。トライ・ステイト・バッファ３２
からの出力信号は、マルチプレクサの構成ビットに従っ
て１６の出力の中の１つに選択的に結合される。論理セ
ル１６の内部論理及び相互接続のこれ以上の説明は、米
国特許申請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＯＧ
ＩＣ ＣＥＬＬ」に記述されている。
【００２８】図４に示すように、個々のコア・セルの対
角線に位置する２つの角（かど）に、プログラム可能な
バス折り返し点３８が設けられ、スーパ・バス以外のす
べてのバスに対して、垂直バスを水平バスに結合するこ
とを可能にする。コア・セル１６を取囲むバス配線間に
プログラム可能バス折り返し点を構成するための構成デ
ータは、所定の論理セルに対する関連する配線構成デー
タ中に含まれる。
角線に位置する２つの角（かど）に、プログラム可能な
バス折り返し点３８が設けられ、スーパ・バス以外のす
べてのバスに対して、垂直バスを水平バスに結合するこ
とを可能にする。コア・セル１６を取囲むバス配線間に
プログラム可能バス折り返し点を構成するための構成デ
ータは、所定の論理セルに対する関連する配線構成デー
タ中に含まれる。
【００２９】図４及び図５を参照すると、水平バス及び
垂直バスが、フィールド・プログラマブル・ゲート・ア
レイ内で論理セル１６のそれぞれを取囲んでいる。これ
らのバスは４つのローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ
４、２つの直通バスＥ１、Ｅ２、及び１つのスーパ・バ
スＳ１を含んでいる。個々のセクタの境界において、例
えば８つの論理セル毎にローカル・バス、直通バス、及
びスーパ・バス配線間の切り替えを行うため、及びフィ
ールド・プログラマブル・ゲート・アレイの多数のセク
タにわたってバスの信号をバッファリングするために、
中継器のグループ３６がバス配線の中間に置かれる。更
に、特定の中継器グループは中継器ラッチを含み、関連
するローカル・バスからのデータの選択的取込み、及び
そのローカル・バスへのデータの選択的送付を可能にす
る。中継器グループの各中継器は、関連する構成データ
によりプログラム可能であり、複数の中継機構成の１つ
を備える。
垂直バスが、フィールド・プログラマブル・ゲート・ア
レイ内で論理セル１６のそれぞれを取囲んでいる。これ
らのバスは４つのローカル・バスＬ１、Ｌ２、Ｌ３、Ｌ
４、２つの直通バスＥ１、Ｅ２、及び１つのスーパ・バ
スＳ１を含んでいる。個々のセクタの境界において、例
えば８つの論理セル毎にローカル・バス、直通バス、及
びスーパ・バス配線間の切り替えを行うため、及びフィ
ールド・プログラマブル・ゲート・アレイの多数のセク
タにわたってバスの信号をバッファリングするために、
中継器のグループ３６がバス配線の中間に置かれる。更
に、特定の中継器グループは中継器ラッチを含み、関連
するローカル・バスからのデータの選択的取込み、及び
そのローカル・バスへのデータの選択的送付を可能にす
る。中継器グループの各中継器は、関連する構成データ
によりプログラム可能であり、複数の中継機構成の１つ
を備える。
【００３０】プログラマブル・ゲート・アレイ内のコア
・セルの行の片側に関連付けられるバスのグループを、
図６及び図７に示す。中継器回路、例えば３６ａが、８
個のコア・セル毎の間隔で、各セクタ境界においてロー
カル・バスＬ１及び直通バスＥ１と関連付けられる。更
に、ローカル・バスＬ１はジャンパ５３を含み、これは
ローカル・バスを小さなバス・セグメントへ選択的に分
割することを可能にする。中継器ラッチ５０が（矢印で
示す）、ローカル・バスと関連付けられた各中継器回路
に並列に設けられる。例えば中継器ラッチ５０1は、ロ
ーカル・バスＬ１の部分５２と部分５６との間に結合さ
れたＬＳＳＤレジスタを含む。同様に、図で示すように
同じような中継器ラッチ５０2、５０3、５０4が中継器
回路３６ｂ及び３６ｃ内でローカル・バスＬ２、Ｌ３及
びＬ４とそれぞれ関連付けられる。
・セルの行の片側に関連付けられるバスのグループを、
図６及び図７に示す。中継器回路、例えば３６ａが、８
個のコア・セル毎の間隔で、各セクタ境界においてロー
カル・バスＬ１及び直通バスＥ１と関連付けられる。更
に、ローカル・バスＬ１はジャンパ５３を含み、これは
ローカル・バスを小さなバス・セグメントへ選択的に分
割することを可能にする。中継器ラッチ５０が（矢印で
示す）、ローカル・バスと関連付けられた各中継器回路
に並列に設けられる。例えば中継器ラッチ５０1は、ロ
ーカル・バスＬ１の部分５２と部分５６との間に結合さ
れたＬＳＳＤレジスタを含む。同様に、図で示すように
同じような中継器ラッチ５０2、５０3、５０4が中継器
回路３６ｂ及び３６ｃ内でローカル・バスＬ２、Ｌ３及
びＬ４とそれぞれ関連付けられる。
【００３１】図７を参照すると、中継器回路、例えば中
継器回路３６ａの各種ノードを相互接続する点線が、４
つの各ノード、５２、５４、５６、５８間の可能なバッ
ファ構成を示す。中継器回路３６ａに含まれる各種のプ
ログラム可能トライ・ステイト・バッファ６２、６４
（図８を参照）は、多様な構成を可能にする。フィール
ド・プログラマブル・ゲート・アレイ内の各行２０及び
各列１８のバスは、行バス２０ａ（図２）に対応する構
造を含む。
継器回路３６ａの各種ノードを相互接続する点線が、４
つの各ノード、５２、５４、５６、５８間の可能なバッ
ファ構成を示す。中継器回路３６ａに含まれる各種のプ
ログラム可能トライ・ステイト・バッファ６２、６４
（図８を参照）は、多様な構成を可能にする。フィール
ド・プログラマブル・ゲート・アレイ内の各行２０及び
各列１８のバスは、行バス２０ａ（図２）に対応する構
造を含む。
【００３２】図９は、中継器３６ａに関連付けられたい
くつかのプログラム可能リソースの詳細を示す。通過ゲ
ート６０は、ノード５２及びノード５６との間のチャネ
ルのそれぞれと結合された２つのＦＥＴ素子からなる。
通過ゲート６０のＦＥＴのゲートは、選択信号ＰＳ０
（及びその補数）により使用可能にされる。トライ・ス
テイト・バッファ６２の入力は、ノード５２に結合さ
れ、出力はノード５６に結合される。バッファ６２のト
ライ・ステイト・イネーブルは、第２の選択信号ＰＳ１
を受信するために結合される。第２のトライ・ステイト
・バッファ６４は、ノード５２と５６との間で反対向き
に結合され、そのトライ・ステイト・イネーブルは第３
の選択信号ＰＳ２を受信して使用可能にされる。
くつかのプログラム可能リソースの詳細を示す。通過ゲ
ート６０は、ノード５２及びノード５６との間のチャネ
ルのそれぞれと結合された２つのＦＥＴ素子からなる。
通過ゲート６０のＦＥＴのゲートは、選択信号ＰＳ０
（及びその補数）により使用可能にされる。トライ・ス
テイト・バッファ６２の入力は、ノード５２に結合さ
れ、出力はノード５６に結合される。バッファ６２のト
ライ・ステイト・イネーブルは、第２の選択信号ＰＳ１
を受信するために結合される。第２のトライ・ステイト
・バッファ６４は、ノード５２と５６との間で反対向き
に結合され、そのトライ・ステイト・イネーブルは第３
の選択信号ＰＳ２を受信して使用可能にされる。
【００３３】中継器ラッチ５０（図９及び図１０を参
照）は、一次入力Ｄinをもち、ローカル・バスＬ１のノ
ード５２から入力データを受信する。中継器ラッチ５０
の一次出力Ｄoutが、ローカル・バスＬ１のノード５６
に結合される。二次入力及び二次出力のＳin及びＳout
が、それぞれ直列スキャン・チェーンの直列データの受
信及び送信のために設けられ、この中に中継器ラッチ５
０が組込まれる。中継器ラッチ５０は、Ａ、Ｂ、及びＣ
クロックの受信のために３つのクロック入力をもち、こ
れらが中継器ラッチのＬＳＳＤ操作を可能にする。中継
器ラッチのトライ・ステイト・イネーブルがトライ・ス
テイト・イネーブル信号ＴＳＥ（及びその補数）の受信
のために結合され、中継器ラッチがその一次出力Ｄout
へデータを提供することを可能にする。
照）は、一次入力Ｄinをもち、ローカル・バスＬ１のノ
ード５２から入力データを受信する。中継器ラッチ５０
の一次出力Ｄoutが、ローカル・バスＬ１のノード５６
に結合される。二次入力及び二次出力のＳin及びＳout
が、それぞれ直列スキャン・チェーンの直列データの受
信及び送信のために設けられ、この中に中継器ラッチ５
０が組込まれる。中継器ラッチ５０は、Ａ、Ｂ、及びＣ
クロックの受信のために３つのクロック入力をもち、こ
れらが中継器ラッチのＬＳＳＤ操作を可能にする。中継
器ラッチのトライ・ステイト・イネーブルがトライ・ス
テイト・イネーブル信号ＴＳＥ（及びその補数）の受信
のために結合され、中継器ラッチがその一次出力Ｄout
へデータを提供することを可能にする。
【００３４】図１０は、中継器ラッチ５０の代表的な構
成図を示す。通過ゲート７０及び７２が、一次入力Ｄin
及び二次入力Ｓinそれぞれを、反転回路７４及び７６を
含む第１のラッチに選択的に結合させる。通過ゲート７
８が第１のラッチ７４、７６と、反転回路８０、８２を
含む第２のラッチとの間に設けられる。第２のラッチ８
０、８２の出力が、二次出力Ｓout及びトライ・ステイ
ト反転回路８４の入力にも与えられる。トライ・ステイ
ト反転回路８４の出力は、トライ・ステイト・イネーブ
ル信号ＴＳＥにより使用可能になったときに、一次出力
Ｄoutをドライブし、第２のラッチのデータをノード５
６へ送信する。
成図を示す。通過ゲート７０及び７２が、一次入力Ｄin
及び二次入力Ｓinそれぞれを、反転回路７４及び７６を
含む第１のラッチに選択的に結合させる。通過ゲート７
８が第１のラッチ７４、７６と、反転回路８０、８２を
含む第２のラッチとの間に設けられる。第２のラッチ８
０、８２の出力が、二次出力Ｓout及びトライ・ステイ
ト反転回路８４の入力にも与えられる。トライ・ステイ
ト反転回路８４の出力は、トライ・ステイト・イネーブ
ル信号ＴＳＥにより使用可能になったときに、一次出力
Ｄoutをドライブし、第２のラッチのデータをノード５
６へ送信する。
【００３５】図１１の直列スキャン・チェーン５１の例
のような直列スキャン・チェーンに直列データを入力す
るために、中継器ラッチ５０はＡクロック入力でクロッ
ク・パルスを受信する。Ａクロック・パルスはＮＦＥＴ
７２のゲートに与えられ、二次入力Ｓinのデータの第１
のラッチ７４、７６への転送を可能にする。代替的に一
次入力Ｄinのデータを取込むには、一次入力Ｄinからの
データを第１のラッチ７４、７６へ転送するために、Ｃ
クロック・パルスがＮＦＥＴ７０のゲートに与えられ
る。データを第１のラッチから第２のラッチへシフトす
るためには、Ｂクロック・パルスがＮＦＥＴ７８のゲー
トに与えられ、その結果第２のラッチのラッチ・データ
が第１のラッチに取込まれたデータに従って更新され
る。第２のラッチのラッチ・データを一次出力Ｄoutに
出力するには、トライ・ステイト反転回路８４を使用可
能にするトライ・ステイト・イネーブル信号ＴＳＥを与
えるように、中継器ラッチ５０用の構成データをプログ
ラムする。代替の方法としては、一次入力Ｄinと関連付
けられた一次データ経路に反転回路（表示されていな
い）が設けられ、一次入力から一次出力へ伝達されるデ
ータが全体として反転されることを防ぐ。但し、本発明
のこの実施例では、回路構成を生成する合成ソフトウェ
アが、単一トライ・ステイト反転回路８４により生ずる
一次入力と一次出力との間の極性反転を許容できる。
のような直列スキャン・チェーンに直列データを入力す
るために、中継器ラッチ５０はＡクロック入力でクロッ
ク・パルスを受信する。Ａクロック・パルスはＮＦＥＴ
７２のゲートに与えられ、二次入力Ｓinのデータの第１
のラッチ７４、７６への転送を可能にする。代替的に一
次入力Ｄinのデータを取込むには、一次入力Ｄinからの
データを第１のラッチ７４、７６へ転送するために、Ｃ
クロック・パルスがＮＦＥＴ７０のゲートに与えられ
る。データを第１のラッチから第２のラッチへシフトす
るためには、Ｂクロック・パルスがＮＦＥＴ７８のゲー
トに与えられ、その結果第２のラッチのラッチ・データ
が第１のラッチに取込まれたデータに従って更新され
る。第２のラッチのラッチ・データを一次出力Ｄoutに
出力するには、トライ・ステイト反転回路８４を使用可
能にするトライ・ステイト・イネーブル信号ＴＳＥを与
えるように、中継器ラッチ５０用の構成データをプログ
ラムする。代替の方法としては、一次入力Ｄinと関連付
けられた一次データ経路に反転回路（表示されていな
い）が設けられ、一次入力から一次出力へ伝達されるデ
ータが全体として反転されることを防ぐ。但し、本発明
のこの実施例では、回路構成を生成する合成ソフトウェ
アが、単一トライ・ステイト反転回路８４により生ずる
一次入力と一次出力との間の極性反転を許容できる。
【００３６】図１０の構成図は、本発明の範囲で提供で
きるＬＳＳＤタイプのラッチ・レジスタの実施例の１つ
を示すにすぎないことに留意されたい。第２のラッチの
データを、プログラマブル・ゲート・アレイの分配相互
接続に関連付けられた一次出力Ｄoutへ選択的に結合す
るために、プログラム可能トライ・ステイト出力が含ま
れるならば、他のＬＳＳＤレジスタも使用できる。本開
示で使用されるように、ＬＳＳＤは、レベル・センシテ
ィブ・スキャン・デザインを表す。既知のＬＳＳＤ技術
及び回路は、本発明の代理人に譲渡された、Ｅｉｃｈｅ
ｌｂｅｒｇｅｒによる米国特許第３，７８３，２５４
号、主題「ＬＥＶＥＬ ＳＥＮＳＩＴＩＶＥ ＬＯＧＩ
Ｃ ＳＹＳＴＥＭ」、及びＲ．Ｗ．Ｂａｓｓｅｔｔ、外
によるＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃ
ｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ、Ｖｏｌ １４、Ｎ
ｏ．２／４、１９９０年３月／５月、主題「Ｂｏｕｎｄ
ａｒｙ−Ｓｃａｎ Ｄｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅ
ｓ ｆｏｒ Ｅｆｆｅｃｔｉｖｅ ＬＳＳＤ ＡＳＩＣ
Ｔｅｓｔｉｎｇ」などに記載されている。
きるＬＳＳＤタイプのラッチ・レジスタの実施例の１つ
を示すにすぎないことに留意されたい。第２のラッチの
データを、プログラマブル・ゲート・アレイの分配相互
接続に関連付けられた一次出力Ｄoutへ選択的に結合す
るために、プログラム可能トライ・ステイト出力が含ま
れるならば、他のＬＳＳＤレジスタも使用できる。本開
示で使用されるように、ＬＳＳＤは、レベル・センシテ
ィブ・スキャン・デザインを表す。既知のＬＳＳＤ技術
及び回路は、本発明の代理人に譲渡された、Ｅｉｃｈｅ
ｌｂｅｒｇｅｒによる米国特許第３，７８３，２５４
号、主題「ＬＥＶＥＬ ＳＥＮＳＩＴＩＶＥ ＬＯＧＩ
Ｃ ＳＹＳＴＥＭ」、及びＲ．Ｗ．Ｂａｓｓｅｔｔ、外
によるＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃ
ｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ、Ｖｏｌ １４、Ｎ
ｏ．２／４、１９９０年３月／５月、主題「Ｂｏｕｎｄ
ａｒｙ−Ｓｃａｎ Ｄｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅ
ｓ ｆｏｒ Ｅｆｆｅｃｔｉｖｅ ＬＳＳＤ ＡＳＩＣ
Ｔｅｓｔｉｎｇ」などに記載されている。
【００３７】図７、図１１、及び図１２を参照すると、
本発明の好ましい実施例で、複数の中継器ラッチが次々
につながり、直列スキャン・チェーン５１を構成する。
直列スキャン・チェーンは、個々の中継器ラッチへの直
列データ入力及びそこからの直列データ出力の直列スキ
ャニングを可能にする。個々の直列中継器ラッチ、例え
ば中継器ラッチ５０1は、その後の中継器ラッチ、例え
ば５０2の直列入力Ｓinと接続される個々の直列出力Ｓo
utをもつ。スキャン・チェーン５１の第１の中継器ラッ
チ５０1の直列入力Ｓinは、スキャン・チェーン５１の
スキャン入力ＳＩを提供する。スキャン・チェーンの最
後の中継器ラッチ５０24の直列出力Ｓoutは、スキャン
・チェーン５１のスキャン出力ＳＯを提供する。スキャ
ン・チェーン５１内の各中継器ラッチは、Ａ、Ｂ、Ｃク
ロック入力を共用し、そのＬＳＳＤ操作用のＡ、Ｂ、Ｃ
クロックのそれぞれを受信する。これと対照的に、関連
する中継器ラッチの一次出力Ｄoutを提供する各トライ
・ステイト反転回路は、構成メモリ９２の独自のメモリ
・セルを割り当てられる。したがって、関連する中継器
ラッチの各トライ・ステイト反転回路は、関連するメモ
リ・セル内の構成データに従って提供される、それ独自
のトライ・ステイト・イネーブル信号により、他とは独
立して使用可能になる。
本発明の好ましい実施例で、複数の中継器ラッチが次々
につながり、直列スキャン・チェーン５１を構成する。
直列スキャン・チェーンは、個々の中継器ラッチへの直
列データ入力及びそこからの直列データ出力の直列スキ
ャニングを可能にする。個々の直列中継器ラッチ、例え
ば中継器ラッチ５０1は、その後の中継器ラッチ、例え
ば５０2の直列入力Ｓinと接続される個々の直列出力Ｓo
utをもつ。スキャン・チェーン５１の第１の中継器ラッ
チ５０1の直列入力Ｓinは、スキャン・チェーン５１の
スキャン入力ＳＩを提供する。スキャン・チェーンの最
後の中継器ラッチ５０24の直列出力Ｓoutは、スキャン
・チェーン５１のスキャン出力ＳＯを提供する。スキャ
ン・チェーン５１内の各中継器ラッチは、Ａ、Ｂ、Ｃク
ロック入力を共用し、そのＬＳＳＤ操作用のＡ、Ｂ、Ｃ
クロックのそれぞれを受信する。これと対照的に、関連
する中継器ラッチの一次出力Ｄoutを提供する各トライ
・ステイト反転回路は、構成メモリ９２の独自のメモリ
・セルを割り当てられる。したがって、関連する中継器
ラッチの各トライ・ステイト反転回路は、関連するメモ
リ・セル内の構成データに従って提供される、それ独自
のトライ・ステイト・イネーブル信号により、他とは独
立して使用可能になる。
【００３８】本発明の好ましい実施例では、中継器ラッ
チは個々の行バス２０内の個別の並列スキャン・チェー
ンに一列に並べられる。同様に、追加中継器ラッチも、
個々の垂直の列バス１８（これらのバスは、図２に示
す）内の個々の並列スキャン・チェーンに一列に並べら
れる。好ましくは、個々のスキャン・チェーンのスキャ
ン・アウトＳＯ及びスキャン・インＳＩが、プログラマ
ブル・ゲート・アレイの機能ラインの中から、プログラ
マブル・ゲート・アレイの関連する行及び列に近接する
個々の入出力ポート１４に、選択的に多重化される（表
示されていない）のが望ましい。
チは個々の行バス２０内の個別の並列スキャン・チェー
ンに一列に並べられる。同様に、追加中継器ラッチも、
個々の垂直の列バス１８（これらのバスは、図２に示
す）内の個々の並列スキャン・チェーンに一列に並べら
れる。好ましくは、個々のスキャン・チェーンのスキャ
ン・アウトＳＯ及びスキャン・インＳＩが、プログラマ
ブル・ゲート・アレイの機能ラインの中から、プログラ
マブル・ゲート・アレイの関連する行及び列に近接する
個々の入出力ポート１４に、選択的に多重化される（表
示されていない）のが望ましい。
【００３９】操作では、プログラマブル・ゲート・アレ
イ内の論理セル１６の選択グループが、所望の論理回路
に従って構成され、相互接続される。構成される論理回
路の境界に関連付けられる各相互接続は、関連する中継
器ラッチ５０を含む。好ましくは、構成される論理回路
の相互接続入力は、関連する第１のスキャン・チェーン
５１（図１２）の中継器ラッチにより交差され、直列ス
キャンされた入力データを構成される論理回路の入力に
送付することを可能にし、一方で構成される論理回路の
相互接続出力が第２のスキャン・チェーンの中継器ラッ
チ（表示されていない）と交差する。個々のスキャン・
チェーンのスキャン入力ＳＩ及びスキャン出力ＳＯが、
プログラマブル・ゲート・アレイの入出力ポートで他の
機能ラインと共用される場合、個々の第１及び第２のス
キャン・チェーンのスキャン入力及びスキャン出力をア
クセスするために、関連する二重使用入力ポートを構成
するための適切なプログラミングが必要である。
イ内の論理セル１６の選択グループが、所望の論理回路
に従って構成され、相互接続される。構成される論理回
路の境界に関連付けられる各相互接続は、関連する中継
器ラッチ５０を含む。好ましくは、構成される論理回路
の相互接続入力は、関連する第１のスキャン・チェーン
５１（図１２）の中継器ラッチにより交差され、直列ス
キャンされた入力データを構成される論理回路の入力に
送付することを可能にし、一方で構成される論理回路の
相互接続出力が第２のスキャン・チェーンの中継器ラッ
チ（表示されていない）と交差する。個々のスキャン・
チェーンのスキャン入力ＳＩ及びスキャン出力ＳＯが、
プログラマブル・ゲート・アレイの入出力ポートで他の
機能ラインと共用される場合、個々の第１及び第２のス
キャン・チェーンのスキャン入力及びスキャン出力をア
クセスするために、関連する二重使用入力ポートを構成
するための適切なプログラミングが必要である。
【００４０】一旦適切に構成されると、試験ベクトルが
Ａ、Ｂクロックそれぞれの作用により第１のスキャン・
チェーンにスキャン・インされ、一方トライ・ステイト
・バッファ６２、６４、及び関連する中継器回路の通過
ゲート６０は使用不能にされる。試験ベクトルが第１の
スキャン・チェーンにスキャン・インされた後で、第１
のスキャン・チェーンの各中継器ラッチのトライ・ステ
イト反転回路８４が使用可能にされ、試験ベクトルを構
成される論理回路の入力に送付する。構成される回路に
よる適切な処理の後、Ｃクロックの適切な作用により、
第２のスキャン・チェーンの関連する中継器ラッチの第
１のラッチに、構成された回路の処理の結果生ずるデー
タ出力が取込まれる。構成された論理回路の処理の結果
生ずる出力データを取込んだ後で、取込みデータはＡ、
Ｂクロックそれぞれの作用により第２のスキャン・チェ
ーンからスキャン・アウトされる。スキャン・アウトさ
れた結果のデータは、次に、構成された論理回路の適切
な機能性を判定するために、所定の予想データと分析比
較される。
Ａ、Ｂクロックそれぞれの作用により第１のスキャン・
チェーンにスキャン・インされ、一方トライ・ステイト
・バッファ６２、６４、及び関連する中継器回路の通過
ゲート６０は使用不能にされる。試験ベクトルが第１の
スキャン・チェーンにスキャン・インされた後で、第１
のスキャン・チェーンの各中継器ラッチのトライ・ステ
イト反転回路８４が使用可能にされ、試験ベクトルを構
成される論理回路の入力に送付する。構成される回路に
よる適切な処理の後、Ｃクロックの適切な作用により、
第２のスキャン・チェーンの関連する中継器ラッチの第
１のラッチに、構成された回路の処理の結果生ずるデー
タ出力が取込まれる。構成された論理回路の処理の結果
生ずる出力データを取込んだ後で、取込みデータはＡ、
Ｂクロックそれぞれの作用により第２のスキャン・チェ
ーンからスキャン・アウトされる。スキャン・アウトさ
れた結果のデータは、次に、構成された論理回路の適切
な機能性を判定するために、所定の予想データと分析比
較される。
【００４１】上記の操作の中で、構成される論理回路を
プログラマブル・ゲート・アレイの他の部分から分離す
るために、構成される論理回路の相互接続が開放され
た。次に試験データが構成される論理回路に与えられ、
そこからの結果データが境界スキャン・チェーンを介し
て得られた。したがって、構成される論理回路はプログ
ラマブル・ゲート・アレイの他の部分からは独立して試
験される。
プログラマブル・ゲート・アレイの他の部分から分離す
るために、構成される論理回路の相互接続が開放され
た。次に試験データが構成される論理回路に与えられ、
そこからの結果データが境界スキャン・チェーンを介し
て得られた。したがって、構成される論理回路はプログ
ラマブル・ゲート・アレイの他の部分からは独立して試
験される。
【００４２】図１２及び図１３を参照すると、各セクタ
の各列は、クロック及びリセット信号を論理セル１６の
フリップ・フロップ２５へ分配するための分配ネットワ
ークをもつ。列クロック線１０６は、関連する列クロッ
ク・マルチプレクサ１０２の出力からクロック信号を受
信し、このクロック信号を所定のセクタの所定の列の各
論理セル１６のフリップ・フロップ２５に分配する。マ
ルチプレクサ１０２は、それ自身の列又は最大２列離れ
た列のクロック信号から１つのクロック信号を選択する
ように構成される。同様の回路及び信号ラインが、さま
ざまな列の論理セルのフリップ・フロップ２５にリセッ
ト信号を分配するために設けられる。
の各列は、クロック及びリセット信号を論理セル１６の
フリップ・フロップ２５へ分配するための分配ネットワ
ークをもつ。列クロック線１０６は、関連する列クロッ
ク・マルチプレクサ１０２の出力からクロック信号を受
信し、このクロック信号を所定のセクタの所定の列の各
論理セル１６のフリップ・フロップ２５に分配する。マ
ルチプレクサ１０２は、それ自身の列又は最大２列離れ
た列のクロック信号から１つのクロック信号を選択する
ように構成される。同様の回路及び信号ラインが、さま
ざまな列の論理セルのフリップ・フロップ２５にリセッ
ト信号を分配するために設けられる。
【００４３】フィールド・プログラマブル・ゲート・ア
レイの各列と関連付けられ、複数のセクタにわたる、グ
ローバル列クロック線１０４が設けられ、関連するグロ
ーバル列マルチプレクサ１００からのクロック信号を分
配する。グローバル・マルチプレクサ１００は、多数の
システム・クロック１１２及び関連する内部で生成され
たクロック１０１の中から１つのクロックを選択的に結
合し、個々のグローバル列クロック線１０４をドライブ
する。フィールド・プログラマブル・ゲート・アレイ内
のクロック、及びリセット・ネットワークの構成及びプ
ログラミングに関するこれ以上の情報は、米国特許申
請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｃ
ＬＯＣＫ／ＲＥＳＥＴ ＲＥＳＯＵＲＣＥ」に記載され
ている。
レイの各列と関連付けられ、複数のセクタにわたる、グ
ローバル列クロック線１０４が設けられ、関連するグロ
ーバル列マルチプレクサ１００からのクロック信号を分
配する。グローバル・マルチプレクサ１００は、多数の
システム・クロック１１２及び関連する内部で生成され
たクロック１０１の中から１つのクロックを選択的に結
合し、個々のグローバル列クロック線１０４をドライブ
する。フィールド・プログラマブル・ゲート・アレイ内
のクロック、及びリセット・ネットワークの構成及びプ
ログラミングに関するこれ以上の情報は、米国特許申
請、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＡＲＲＡＹ Ｃ
ＬＯＣＫ／ＲＥＳＥＴ ＲＥＳＯＵＲＣＥ」に記載され
ている。
【００４４】本発明の代替実施例では、マルチプレクサ
１０８（図１２を参照）が、操作制御信号パス１１２の
システム・クロック、又は試験制御信号パス１１０の試
験クロックを、スキャン・チェーン５１の中継器ラッチ
５０のＡ、Ｂ、Ｃ入力１１４に選択的に結合する。した
がって、プログラマブル・ゲート・アレイの試験中に、
試験クロック１１０のＡ、Ｂ、Ｃクロックにより与えら
れる適切な計時を用いて中継器ラッチ５０1、５０
2．．．を使用できる。代替的に、中継器ラッチ５０1、
５０2．．．を、プログラマブル・ゲート・アレイの機
能操作中に、他の論理セル１６と共に使用し、システム
・クロック１１２が提供する適切な計時によりデータの
ラッチ及び処理を実行できる。
１０８（図１２を参照）が、操作制御信号パス１１２の
システム・クロック、又は試験制御信号パス１１０の試
験クロックを、スキャン・チェーン５１の中継器ラッチ
５０のＡ、Ｂ、Ｃ入力１１４に選択的に結合する。した
がって、プログラマブル・ゲート・アレイの試験中に、
試験クロック１１０のＡ、Ｂ、Ｃクロックにより与えら
れる適切な計時を用いて中継器ラッチ５０1、５０
2．．．を使用できる。代替的に、中継器ラッチ５０1、
５０2．．．を、プログラマブル・ゲート・アレイの機
能操作中に、他の論理セル１６と共に使用し、システム
・クロック１１２が提供する適切な計時によりデータの
ラッチ及び処理を実行できる。
【００４５】一般的に、中継器ラッチが他の論理セル１
６と共に機能上で使用される場合、中継器ラッチのＣ及
びＢクロック入力だけが計時され、一方で中継器ラッチ
のトライ・ステイト反転回路８４が、そのラッチ・デー
タを関連する相互接続へ送付するために使用可能にされ
る。更に、単一のクロックから、２つの個別のクロック
をＣ及びＢ入力のために生成することが可能である。単
一クロックの非反転信号が中継器ラッチのＣ入力に送付
され、一方中継器ラッチのＢ入力はその単一クロックの
反転信号を受信する。このような操作を行うために、マ
ルチプレクサ１０８は、中継器ラッチ５０のＢ及びＣ入
力と結合された２つの出力ライン１１４をもち、マルチ
プレクサの２つの入力は、試験クロック１１０のＢ及び
Ｃクロックと結合され、代替する２つの入力はシステム
・クロック１１２の関連するクロック線と結合される。
マルチプレクサの代替入力と結合された、システム・ク
ロック１１２の２つの関連するクロックは、単一クロッ
クでも与えられる。ここで、その非反転信号が１つのク
ロック線と結合され、もう１つのクロック線は反転回路
を介した（表示されていない）同じ信号によりドライブ
される。
６と共に機能上で使用される場合、中継器ラッチのＣ及
びＢクロック入力だけが計時され、一方で中継器ラッチ
のトライ・ステイト反転回路８４が、そのラッチ・デー
タを関連する相互接続へ送付するために使用可能にされ
る。更に、単一のクロックから、２つの個別のクロック
をＣ及びＢ入力のために生成することが可能である。単
一クロックの非反転信号が中継器ラッチのＣ入力に送付
され、一方中継器ラッチのＢ入力はその単一クロックの
反転信号を受信する。このような操作を行うために、マ
ルチプレクサ１０８は、中継器ラッチ５０のＢ及びＣ入
力と結合された２つの出力ライン１１４をもち、マルチ
プレクサの２つの入力は、試験クロック１１０のＢ及び
Ｃクロックと結合され、代替する２つの入力はシステム
・クロック１１２の関連するクロック線と結合される。
マルチプレクサの代替入力と結合された、システム・ク
ロック１１２の２つの関連するクロックは、単一クロッ
クでも与えられる。ここで、その非反転信号が１つのク
ロック線と結合され、もう１つのクロック線は反転回路
を介した（表示されていない）同じ信号によりドライブ
される。
【００４６】配列（ａｒｒａｙ）をプログラム可能にす
るために、多様な技術が当分野に知識のある当業者には
知られている。マスクを使ったプログラミング技術は、
最後の金属化層の付着をカストマイズすることを含み、
この金属化層は、カストマイズされないときは共通に設
計された集積回路に使われるものである。（例えば、Ｃ
ｏｘ、外に発行された米国特許第３，９９３，９１９
号、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＡＴＣＨ Ａ
ＮＤ ＯＴＨＥＲ ＣＩＲＣＵＩＴＳ ＦＯＲＬＯＧＩ
Ｃ ＡＲＲＡＹＳ」、１９７６年１１月２３日付、及び
Ｆｉｔｚｇｅｒａｌｄに発行された米国特許第４，７４
２，３８３号、主題「ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ
ＦＥＴ ＭＡＳＴＥＲＳＬＩＣＥ ＣＥＬＬ」、１９８
８年５月３日付、を参照されたい。これら双方の特許は
本申請と同じ出願人に譲渡されている。）レーザを使っ
たプログラミング技術は、金属化層の付着後に金属化層
をカストマイズすることを含む。（例えば、Ｒａｆｆｅ
ｌ、外による主題「Ａ ＷＡＦＥＲ−ＳＣＡＬＥ ＤＩ
ＧＩＴＡＬ ＩＮＴＥＧＲＡＴＯＲ ＵＳＩＮＧＲＥＳ
ＴＲＵＣＴＵＲＡＢＬＥ ＶＬＳＩ」、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２０、Ｎｏ．１、１９８５年２
月、頁３９９を参照されたい。）溶融可能リンク、又は
アンチ・フューズも用いられ、これらは恒久的な（揮発
性でない）プログラミングを行う。（例えば、Ｍｉｌｌ
ａｎによる主題「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ
Ｓ」、ＭｃＧｒａｗ−Ｈｉｌｌ社、１９７９年出版、頁
１９６、及びＥｌｇａｍａｌ、外に発行された米国特許
第４，７５８，７４５号、主題「ＵＳＥＲ ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
Ｔ ＩＮＴＥＲＣＯＮＮＥＣＴ ＡＲＣＨＩＴＥＣＴＵ
ＲＥ ＡＮＤ ＴＥＳＴ ＭＥＴＨＯＤ」、１９８８年
７月１９日付を参照されたい。）消去可能プログラム可
能読み出し専用メモリ（ＥＰＲＯＭ）素子、及び電気的
に消去可能なプログラム可能読み出し専用メモリ（ＥＥ
ＰＲＯＭ）素子も用いられ、半恒久的なプログラミング
を提供する。ＥＰＲＯＭ及びＥＥＰＲＯＭは両方とも電
気的にプログラム可能であり、電源が切れてもそれらの
状態を保持する。しかしこれらの素子を再プログラムす
るためには、特別な消去手順が用いられる。（例えば、
Ｗｏｏｄ、外による主題「ＡＮ ＥＬＥＣＴＲＩＣＡＬ
ＬＹ ＡＬＴＥＲＡＢＬＥ ＰＬＡ ＦＯＲ ＦＡＳＴ
ＴＵＲＮＡＲＯＵＮＤ ＴＩＭＥ ＶＬＳＩ ＤＥＶ
ＥＬＯＰＭＥＮＴ ＨＡＲＤＷＡＲＥ」、ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃ
ｕｉｔｓ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５、１９８１年
１０月、頁５７０を参照されたい。）最後に揮発性のラ
ンダム・アクセス・メモリ（ＲＡＭ）素子も使用可能で
あり、これらは完全にプログラム可能及び再プログラム
可能であるが、電源が切れるとそのプログラム状態が失
われる。（例えば、Ｂａｌａｓｕｂｒａｍａｎｉａｎ、
外に発行された米国特許第４，１７７，４５２号、１９
７９年１２月４日付を参照されたい。この特許は本申請
と同じ出願人に譲渡されている。）配列をプログラムす
るこれらの技術及び他の技術は、当分野の当業者には周
知のものであり、又Ｓ．Ｂｒｏｗｎ、Ｒ．Ｆｒａｎｃｉ
ｓ、Ｊ．Ｒｏｓｅ及びＺ．Ｖｒａｎｅｓｉｃによる主版
物、主題「ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ Ｇ
ＡＴＥ ＡＲＲＡＹＳ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍ
ｉｃ Ｐｕｂｌｉｓｈｅｒｓ １９９２年発行にも全体
的に記述されている。
るために、多様な技術が当分野に知識のある当業者には
知られている。マスクを使ったプログラミング技術は、
最後の金属化層の付着をカストマイズすることを含み、
この金属化層は、カストマイズされないときは共通に設
計された集積回路に使われるものである。（例えば、Ｃ
ｏｘ、外に発行された米国特許第３，９９３，９１９
号、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＡＴＣＨ Ａ
ＮＤ ＯＴＨＥＲ ＣＩＲＣＵＩＴＳ ＦＯＲＬＯＧＩ
Ｃ ＡＲＲＡＹＳ」、１９７６年１１月２３日付、及び
Ｆｉｔｚｇｅｒａｌｄに発行された米国特許第４，７４
２，３８３号、主題「ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ
ＦＥＴ ＭＡＳＴＥＲＳＬＩＣＥ ＣＥＬＬ」、１９８
８年５月３日付、を参照されたい。これら双方の特許は
本申請と同じ出願人に譲渡されている。）レーザを使っ
たプログラミング技術は、金属化層の付着後に金属化層
をカストマイズすることを含む。（例えば、Ｒａｆｆｅ
ｌ、外による主題「Ａ ＷＡＦＥＲ−ＳＣＡＬＥ ＤＩ
ＧＩＴＡＬ ＩＮＴＥＧＲＡＴＯＲ ＵＳＩＮＧＲＥＳ
ＴＲＵＣＴＵＲＡＢＬＥ ＶＬＳＩ」、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２０、Ｎｏ．１、１９８５年２
月、頁３９９を参照されたい。）溶融可能リンク、又は
アンチ・フューズも用いられ、これらは恒久的な（揮発
性でない）プログラミングを行う。（例えば、Ｍｉｌｌ
ａｎによる主題「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ
Ｓ」、ＭｃＧｒａｗ−Ｈｉｌｌ社、１９７９年出版、頁
１９６、及びＥｌｇａｍａｌ、外に発行された米国特許
第４，７５８，７４５号、主題「ＵＳＥＲ ＰＲＯＧＲ
ＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
Ｔ ＩＮＴＥＲＣＯＮＮＥＣＴ ＡＲＣＨＩＴＥＣＴＵ
ＲＥ ＡＮＤ ＴＥＳＴ ＭＥＴＨＯＤ」、１９８８年
７月１９日付を参照されたい。）消去可能プログラム可
能読み出し専用メモリ（ＥＰＲＯＭ）素子、及び電気的
に消去可能なプログラム可能読み出し専用メモリ（ＥＥ
ＰＲＯＭ）素子も用いられ、半恒久的なプログラミング
を提供する。ＥＰＲＯＭ及びＥＥＰＲＯＭは両方とも電
気的にプログラム可能であり、電源が切れてもそれらの
状態を保持する。しかしこれらの素子を再プログラムす
るためには、特別な消去手順が用いられる。（例えば、
Ｗｏｏｄ、外による主題「ＡＮ ＥＬＥＣＴＲＩＣＡＬ
ＬＹ ＡＬＴＥＲＡＢＬＥ ＰＬＡ ＦＯＲ ＦＡＳＴ
ＴＵＲＮＡＲＯＵＮＤ ＴＩＭＥ ＶＬＳＩ ＤＥＶ
ＥＬＯＰＭＥＮＴ ＨＡＲＤＷＡＲＥ」、ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃ
ｕｉｔｓ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５、１９８１年
１０月、頁５７０を参照されたい。）最後に揮発性のラ
ンダム・アクセス・メモリ（ＲＡＭ）素子も使用可能で
あり、これらは完全にプログラム可能及び再プログラム
可能であるが、電源が切れるとそのプログラム状態が失
われる。（例えば、Ｂａｌａｓｕｂｒａｍａｎｉａｎ、
外に発行された米国特許第４，１７７，４５２号、１９
７９年１２月４日付を参照されたい。この特許は本申請
と同じ出願人に譲渡されている。）配列をプログラムす
るこれらの技術及び他の技術は、当分野の当業者には周
知のものであり、又Ｓ．Ｂｒｏｗｎ、Ｒ．Ｆｒａｎｃｉ
ｓ、Ｊ．Ｒｏｓｅ及びＺ．Ｖｒａｎｅｓｉｃによる主版
物、主題「ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ Ｇ
ＡＴＥ ＡＲＲＡＹＳ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍ
ｉｃ Ｐｕｂｌｉｓｈｅｒｓ １９９２年発行にも全体
的に記述されている。
【００４７】配列をプログラムするための本発明の好ま
しい方法は、ユーザがプログラムするＳＲＡＭメモリ・
セルを含む。配列は、主題「ＡＰＰＬＩＣＡＴＩＯＮ
ＮＯＴＥ ＡＴ６０００ ＳＥＲＩＥＳ ＣＯＮＦＩＧ
ＵＲＡＴＩＯＮ」の出版物、１９９３年５月発行、改定
１Ｂ、Ａｔｍｅｌ Ｃｏｒｐｏｒａｔｉｏｎ社発行、で
開示されている技術に従って構成される。ＳＲＡＭのメ
モリ・セルは、関連する論理ビット・マップに従ってフ
ィールド・プログラマブル・ゲート・アレイ、ＦＰＧＡ
のプログラム可能リソースに割り当てられる。
しい方法は、ユーザがプログラムするＳＲＡＭメモリ・
セルを含む。配列は、主題「ＡＰＰＬＩＣＡＴＩＯＮ
ＮＯＴＥ ＡＴ６０００ ＳＥＲＩＥＳ ＣＯＮＦＩＧ
ＵＲＡＴＩＯＮ」の出版物、１９９３年５月発行、改定
１Ｂ、Ａｔｍｅｌ Ｃｏｒｐｏｒａｔｉｏｎ社発行、で
開示されている技術に従って構成される。ＳＲＡＭのメ
モリ・セルは、関連する論理ビット・マップに従ってフ
ィールド・プログラマブル・ゲート・アレイ、ＦＰＧＡ
のプログラム可能リソースに割り当てられる。
【００４８】図１１を参照すると、フィールド・プログ
ラマブル・ゲート・アレイ９０（ＦＰＧＡ）がコンピュ
ータ・システムに組込まれる場合、ＦＰＧＡ用のＳＲＡ
Ｍ９２にＦＰＧＡのプログラム可能リソースを構成する
ための所定の構成データがロードされる。電源投入時
に、データ源９６の構成データが、例えばＥＥＰＲＯＭ
からダウンロードされ、ＳＲＡＭの関連するメモリ・セ
ルにロードされ、プログラマブル・ゲート・アレイの各
種のプログラム可能リソースをドライブする。
ラマブル・ゲート・アレイ９０（ＦＰＧＡ）がコンピュ
ータ・システムに組込まれる場合、ＦＰＧＡ用のＳＲＡ
Ｍ９２にＦＰＧＡのプログラム可能リソースを構成する
ための所定の構成データがロードされる。電源投入時
に、データ源９６の構成データが、例えばＥＥＰＲＯＭ
からダウンロードされ、ＳＲＡＭの関連するメモリ・セ
ルにロードされ、プログラマブル・ゲート・アレイの各
種のプログラム可能リソースをドライブする。
【００４９】代替として、外部コントローラ（表示され
ていない）がフィールド・プログラマブル・ゲート・ア
レイとインターフェースされ、構成データを提供する。
通常はＦＰＧＡの機能操作中には試験操作は実施されな
いので、このような試験に関連する構成データは、標準
ブートアップ・メモリ素子内には含まれない。その代わ
り、このような試験操作を可能にするための構成データ
を提供するために、一般的に品質保証試験システムの一
部である外部コントローラが、フィールド・プログラマ
ブル・ゲート・アレイのＳＲＡＭ９２をアドレス指定
し、相互接続及び中継器ラッチを構成するために、その
中に適切な構成データをロードする。このようにして、
上で説明したように試験が可能になる。更に、外部コン
トローラは、個々のスキャン・チェーンへのデータのス
キャン・イン及びそこからのデータのスキャン・アウ
ト、ならびに適切なスキャン・チェーンへのデータの取
込みに必要なＡ、Ｂ、Ｃクロックを提供する。システム
・クロックは、必要に応じて、所定の構成される論理回
路内の各種の論理セルの機能操作用に提供される。
ていない）がフィールド・プログラマブル・ゲート・ア
レイとインターフェースされ、構成データを提供する。
通常はＦＰＧＡの機能操作中には試験操作は実施されな
いので、このような試験に関連する構成データは、標準
ブートアップ・メモリ素子内には含まれない。その代わ
り、このような試験操作を可能にするための構成データ
を提供するために、一般的に品質保証試験システムの一
部である外部コントローラが、フィールド・プログラマ
ブル・ゲート・アレイのＳＲＡＭ９２をアドレス指定
し、相互接続及び中継器ラッチを構成するために、その
中に適切な構成データをロードする。このようにして、
上で説明したように試験が可能になる。更に、外部コン
トローラは、個々のスキャン・チェーンへのデータのス
キャン・イン及びそこからのデータのスキャン・アウ
ト、ならびに適切なスキャン・チェーンへのデータの取
込みに必要なＡ、Ｂ、Ｃクロックを提供する。システム
・クロックは、必要に応じて、所定の構成される論理回
路内の各種の論理セルの機能操作用に提供される。
【００５０】したがって、上記で開示したものは、プロ
グラマブル・ゲート・アレイの選択相互接続内に組込ま
れるプログラム可能中継器ラッチであり、これは、プロ
グラマブル・ゲート・アレイの構成される回路の特定の
ブロックの分離及び試験を可能にする。更に、この他に
も、プログラム可能中継器ラッチは、プログラマブル・
ゲート・アレイの関連する構成される回路と機能的に協
調動作する機能素子としても使用できる。
グラマブル・ゲート・アレイの選択相互接続内に組込ま
れるプログラム可能中継器ラッチであり、これは、プロ
グラマブル・ゲート・アレイの構成される回路の特定の
ブロックの分離及び試験を可能にする。更に、この他に
も、プログラム可能中継器ラッチは、プログラマブル・
ゲート・アレイの関連する構成される回路と機能的に協
調動作する機能素子としても使用できる。
【００５１】本発明を、特に好ましい実施例を参照にし
て開示し、説明したが、本発明の意図及び範囲を逸脱す
ることなく、その中に形態及び詳細について各種の他の
変更が可能であることは、当分野に知識をもつ当業者に
は明かであろう。
て開示し、説明したが、本発明の意図及び範囲を逸脱す
ることなく、その中に形態及び詳細について各種の他の
変更が可能であることは、当分野に知識をもつ当業者に
は明かであろう。
【００５２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５３】（１） 複数のプログラム可能論理回路
と、前記プログラム可能論理回路の接続のためのプログ
ラム可能相互接続ネットワークと、前記プログラム可能
相互接続ネットワーク内に接続される少なくとも１つの
プログラム可能インターフェース回路とを有する集積回
路であって、前記プログラム可能インターフェース回路
が、少なくとも１つの入力ノード及び少なくとも１つの
出力ノードと、前記入力ノードと前記出力ノードとの間
に接続され、前記入力ノードにおける論理状態に関連す
るバッファリングされた出力信号を前記出力ノードへ選
択的に与えるための回路と、前記入力ノードから受信し
た論理状態を選択的に記憶するために、前記入力ノード
に接続される信号記憶回路と、を含む集積回路。 （２） 前記プログラム可能インターフェース回路が二
次入力ノード及び二次出力ノードを更に含み、前記信号
記憶回路が、前記入力ノード又は前記二次入力ノードの
いずれかから受信した論理状態を選択的に記憶するため
に、前記入力ノード又は前記二次入力ノードと選択的に
結合される一次選択ラッチと、前記一次選択ラッチと選
択的に結合され、更に前記二次出力ノードにラッチされ
たデータを与えるために、前記二次出力ノードに結合さ
れる二次選択ラッチであって、前記ラッチされたデータ
は、前記一次選択ラッチの事前に記憶された論理状態を
表すものである二次選択ラッチと、を更に含む、（１）
に記載の集積回路。 （３） 前期プログラム可能インターフェース回路が、
前記ラッチされたデータを表すデータを前記出力ノード
へ選択的に与えるために、前記出力ノードと選択的に結
合されるプログラム可能ドライバを更に含む、（２）に
記載の集積回路。 （４） 前記複数のプログラム可能論理回路の各々が信
号記憶ラッチを含む、（１）に記載の集積回路。 （５） 前記集積回路が複数の操作制御信号パス及び複
数の試験制御信号パスを更に含み、前記集積回路が、前
記複数の操作制御信号パスの少なくとも１つの選択操作
制御信号パスと、前記複数の試験制御信号パスの少なく
とも１つの選択試験制御信号パスで構成されるグループ
の、少なくとも１つの信号パスを前記信号記憶回路に選
択的に接続し、その結果前記信号記憶回路が前記集積回
路の試験時、又は前記集積回路の操作時に選択的に使用
できるプログラム可能カプラとを更に含む、（１）に記
載の集積回路。 （６） 前記信号記憶回路が、直列入力データの受信の
ための二次入力ノードと、直列出力データの送信のため
の二次出力ノードと、一次及び二次のラッチされるデー
タそれぞれを保存する一次及び二次ラッチと、前記入力
ノードと前記一次ラッチとの間に配置される第１の選択
カプラであって、前記第１の選択カプラが、第１のクロ
ック信号に従って前記入力ノードの一次データを前記一
次ラッチに選択的に結合し、その結果一次データが前記
一次のラッチされるデータとして取込まれる、第１の選
択カプラと、前記二次入力ノードと前記一次ラッチとの
間に配置される第２の選択カプラであって、前記第２の
選択カプラが、第２のクロック信号に従って前記二次入
力ノードの直列入力データを前記一次ラッチに選択的に
結合し、その結果直列入力データが前記一次のラッチさ
れたデータとして取込まれる、第２の選択カプラと、前
記一次ラッチと前記二次ラッチとの間に配置される第３
の選択カプラであって、前記第３の選択カプラが、第３
のクロック信号に従って前記一次ラッチを前記二次ラッ
チに選択的に結合し、その結果前記二次ラッチの二次ラ
ッチされたデータを前記一次ラッチされたデータに従っ
て更新し、二次ラッチされたデータを表すデータが前記
二次出力ノードにおいて直列出力データとして提供され
る、第３の選択カプラと、を含む、（１）に記載の集積
回路。 （７） 前記信号記憶回路が、前記二次ラッチされたデ
ータを表す出力信号を前記出力ノードへ選択的に出力す
るためのプログラム可能出力手段と、第１のプログラム
可能選択信号に従って前記出力信号を選択的に出力する
ためのプログラム可能出力手段と、を更に含む、（６）
に記載の集積回路。 （８） 前記プログラム可能出力がトライ・ステイト反
転回路を含み、その入力は前記二次ラッチされたデータ
を受信するために前記二次ラッチに結合され、そのトラ
イ・ステイト・イネーブルは、前記第１のプログラム可
能選択信号によりドライブするように結合され、更にそ
の出力は前記第１のプログラム可能選択信号により使用
可能にされたときに、前記出力信号を提供するために前
記出力ノードに結合される、（７）に記載の集積回路。 （９） 前記入力ノード及び前記出力ノード間に接続さ
れる前記回路が、入力が前記入力ノードに結合され、出
力が前記出力ノードに結合されるトライ・ステイト・バ
ッファを含み、更にそのトライ・ステイト・イネーブル
は、第２のプログラム可能選択信号を受信するように結
合される、（７）に記載の集積回路。 （１０） 前記信号記憶回路がスキャン・チェーンの一
部である、（１）に記載の集積回路。 （１１） 前記回路の選択性を制御するための第１の構
成データを提供する第１のデータ源と、前記信号記憶回
路の選択性を制御するための第２の構成データを提供す
る第２のデータ源と、を更に含む、（１）に記載の集積
回路。 （１２） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの所定の
プログラム可能相互接続内において、信号を選択的にバ
ッファリングするためのプログラム可能バッファと、前
記所定のプログラム可能相互接続のデータを選択的に取
込み、記憶するための第１の直列スキャン・チェーンの
信号記憶回路とを有する集積回路を提供するステップ
と、所望の論理設計を実施するために、構成される論理
回路として、前記複数の論理回路の選択プログラム可能
論理回路と、前記所定のプログラム可能相互接続を含む
前記プログラム可能相互接続ネットワークの、選択プロ
グラム可能相互接続とを構成するステップと、前記構成
される論理回路にその励振用に既知データを与えるステ
ップと、前記既知データによる励振に応答する前記構成
される論理回路の処理の結果生ずる、前記所定のプログ
ラム可能相互接続のデータを、前記第１のスキャン・チ
ェーンの前記信号記憶回路に取込むために、前記信号記
憶回路を選択的に操作するステップと、前記第１のスキ
ャン・チェーンから前記取込みデータをスキャン・アウ
トするステップと、を含む方法。 （１３） 前記集積回路が、前記既知データを受信し、
更に前記既知データを前記構成される論理回路に選択的
に与えるために、第２のスキャン・チェーンの第２の信
号記憶回路をも含み、前記構成される論理回路に既知デ
ータを与える前記ステップが、既知データを前記第２の
スキャン・チェーンにスキャン・インすること、及び前
記第２のスキャン・チェーンの前記第２の信号記憶回路
から、既知データを励振用に前記構成される論理回路に
転送するために、前記第２の信号記憶回路を選択的に操
作することとを含む、（１２）に記載の方法。 （１４） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの所定の
プログラム可能相互接続内において、信号を選択的にバ
ッファリングするためのプログラム可能バッファと、前
記所定のプログラム可能相互接続にデータを選択的に提
供するための直列スキャン・チェーンの信号記憶回路と
を有する集積回路を提供するステップと、所望の論理設
計を実施するために、構成される論理回路として、前記
複数の論理回路の選択プログラム可能論理回路、及び前
記所定のプログラム可能相互接続を含む前記プログラム
可能相互接続ネットワークの、選択プログラム可能相互
接続を構成するステップと、前記直列スキャン・チェー
ンを介して前記信号記憶回路に既知データを直列にスキ
ャン・インするステップと、前記既知データを前記構成
される論理回路への入力データとして、前記所定のプロ
グラム可能相互接続に与えるために、前記信号記憶回路
を選択的に操作するステップと、を含む方法。 （１５） 前記構成される論理回路による前記入力デー
タを処理することと、前記構成される論理回路の前記処
理の結果生ずる出力データを、第２の直列スキャン・チ
ェーンの第２の信号記憶回路に取込むことと、を更に含
む、（１４）に記載の方法。 （１６） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの個々の
相互接続内に関連する信号を選択的にバッファリングす
るための、プログラム可能バッファと、関連する前記プ
ログラム可能相互接続のデータを選択的に取込み記憶す
るため、又はその記憶されたデータを関連する前記プロ
グラム可能相互接続に選択的に出力するための、個々の
プログラム可能バッファと並列となる、複数の信号記憶
回路とを有する集積回路を提供するステップと、所望の
論理設計を実施するために、構成される論理回路とし
て、前記複数の論理回路の選択プログラム可能論理回
路、及び前記プログラム可能相互接続ネットワークの選
択プログラム可能相互接続を構成するステップと、前記
構成される論理回路の少なくとも１つの入力線にわたる
入力直列スキャン・チェーンとして、前記複数の信号記
憶回路の第１の選択信号記憶回路を構成するステップ
と、前記構成される論理回路の少なくとも１つの出力線
にわたる出力直列スキャン・チェーンとして、前記複数
の信号記憶回路の第２の選択信号記憶回路を構成するス
テップと、前記入力直列スキャン・チェーンに既知デー
タをスキャン・インするステップと、前記構成される論
理回路の少なくとも１つの入力線と関連づけて、選択プ
ログラム可能相互接続のプログラム可能バッファを選択
的に使用不能にするステップと、前記既知データを前記
構成される論理回路に与えるために、前記入力直列スキ
ャン・チェーンの前記第１の選択信号記憶回路を選択的
に使用可能にするステップと、前記構成される論理回路
で前記既知データを処理するステップと、前記構成され
る論理回路の結果として、前記少なくとも１つの出力線
で出力データを取込むために、前記出力直列スキャン・
チェーンの前記第２の選択信号記憶回路を選択的に操作
するステップと、前記出力直列スキャン・チェーンから
前記取込みデータをスキャン・アウトするために、前記
出力直列スキャン・チェーンの前記第２の選択信号記憶
回路を選択的に操作するステップと、を含む方法。 （１７） 複数のプログラム可能論理回路と、複数のプ
ログラム可能相互接続とを有するプログラマブル・ゲー
ト・アレイ（ＰＧＡ）であって、前記複数のプログラム
可能相互接続の少なくとも１つのプログラム可能相互接
続が、その中に配置された中継器／ラッチ回路を含み、
前記中継器／ラッチ回路が、前記少なくとも１つのプロ
グラム可能相互接続の第１の部分に結合される第１のノ
ードと、前記少なくとも１つのプログラム可能相互接続
の第２の部分に結合される第２のノードと、前記第１及
び第２のノード間に配置され、第１の選択信号に従って
その間に信号を選択的に伝達するためのプログラム可能
結合回路と、前記第１及び第２のノード間に配置される
ＬＳＳＤレジスタと、を含み、前記ＬＳＳＤレジスタ
が、一次データを受信するために前記第１のノードに結
合される一次入力と、直列データを受信するための直列
入力と、Ｃクロックのパルスにより有効になる前記一次
入力の一次データ、又はＡクロックのパルスにより有効
になる前記直列入力の直列データのいずれかを、取込み
データとして選択的に取込むために、前記一次入力又は
前記直列入力に選択的に結合される第１の選択ラッチ
と、前記第１の選択ラッチの前記取込みデータに対応し
て、ラッチされるデータとしてその中にデータをラッチ
するために、前記第１の選択的ラッチに選択的に結合さ
れる第２の選択ラッチであって、前記ラッチされるデー
タのラッチ操作はＢクロックのパルスに有効になる、第
２の選択ラッチと、前記第２の選択ラッチの前記ラッチ
されるデータに対応して、直列出力データを送信するた
めの直列出力と、前記ラッチされるデータに対応して、
前記第２のノードへ一次出力データを選択的に出力する
ためのプログラム可能一次出力であって、前記一次出力
データは第２の選択信号に従って前記第２のノードへ選
択的に送付される、プログラム可能一次出力と、を有す
る、プログラマブル・ゲート・アレイ。 （１８） 前記プログラム可能結合回路が、トライ・ス
テイト・バッファを含み、その入力は前記第１のノード
に結合され、その出力は前記第２のノードに結合され、
更にそのトライ・ステイト・イネーブルは前記第１の選
択信号を受信するために結合されるトライ・ステイト・
バッファである、（１７）に記載のＰＧＡ。 （１９） 前記プログラム可能結合回路が、第２のトラ
イ・ステイト・バッファを更に含み、その入力は前記第
２のノードに結合され、その出力は前記第１のノードに
結合され、更にそのトライ・ステイト・イネーブルは第
３の選択信号を受信するために結合されるトライ・ステ
イト・バッファである、（１８）に記載のＰＧＡ。 （２０） 前記トライ・ステイト・バッファがトライ・
ステイト反転回路を含む、（１８）に記載のＰＧＡ。 （２１） 前記プログラム可能結合回路が、前記第１の
ノードと前記第２のノード間に配置される通過ゲートを
更に含み、前記通過ゲートが第３の選択信号に従って前
記第１のノードを前記第２のノードに選択的に結合す
る、（１８）に記載のＰＧＡ。 （２２） 前記ＰＧＡの個々のプログラム可能リソース
に関連付けられる複数のメモリ・セルと、前記複数のメ
モリ・セルの第１のメモリ・セルであって、前記第１の
メモリ・セルが前記プログラム可能結合回路と関連付け
られ、更に前記第１のメモリ・セルに記憶されるデータ
に従って前記第１の選択信号を提供する、前記第１のメ
モリ・セルと、前記複数のメモリ・セルの第２のメモリ
・セルであって、前記第２のメモリ・セルが前記ＬＳＳ
Ｄレジスタの前記プログラム可能一次出力と関連付けら
れ、更に前記第２のメモリ・セルに記憶されるデータに
従って前記第２の選択信号を提供する、第２のメモリ・
セルと、を更に含む、（１７）に記載のＰＧＡ。 （２３） 前記第１及び第２のノード間に信号を伝達す
るために、前記プログラム可能結合回路を構成するよう
に、前記第１のメモリ・セルにデータがロードされてお
り、前記第２のノードに前記ＬＳＳＤレジスタの一次出
力データを与えるために、前記ＬＳＳＤレジスタの前記
プログラム可能一次出力を構成するように、前記第２の
メモリ・セルにデータがロードされている、プログラム
済みの（２２）に記載のＰＧＡ。 （２４） （２２）に記載のＰＧＡを使用するコンピュ
ータ・システムであって、前記プログラム可能結合回
路、及び前記ＬＳＳＤレジスタの前記プログラム可能一
次出力の所望の構成状態に従い、前記第１及び第２のメ
モリ・セルそれぞれの中に前記関連する記憶データとし
て記憶するために、所定の第１及び第２の構成データを
提供するための構成手段を更に含む、コンピュータ・シ
ステム。 （２５） 前記構成手段が、ＲＡＭ、ＲＯＭ、ＥＰＲＯ
Ｍ及びＥＥＰＲＯＭからなるグループのメモリ素子を含
み、前記メモリ素子が、前記プログラム可能結合回路、
及び前記ＬＳＳＤレジスタの前記プログラム可能一次出
力を含む、前記ＰＧＡのプログラム可能リソースに割当
てられるデータ構造体メモリ・マップを含む、（２４）
に記載のコンピュータ・システム。 （２６） 前記ＬＳＳＤレジスタの前記プログラム可能
一次出力がトライ・ステイト・バッファを含み、その出
力は前記第２のノードに結合され、その入力は前記ラッ
チされたデータを受信するために結合され、更にそのト
ライ・ステイト・イネーブルは前記第２の選択信号を受
信するために結合される、（１７）に記載のＰＧＡ。 （２７） 前記ＬＳＳＤレジスタが、直列スキャン・チ
ェーンを設ける複数のＬＳＳＤレジスタの１つであり、
前記複数のＬＳＳＤレジスタの隣接するＬＳＳＤレジス
タが、近傍の直列出力／入力に結合される個々の直列入
力／出力を有し、前記直列スキャン・チェーンの前記複
数のＬＳＳＤレジスタがＡ、Ｂ、Ｃクロックそれぞれを
共用し、更に個々のプログラム可能一次出力用に個別の
前記第２の選択信号を受信する、（１７）に記載のＰＧ
Ａ。 （２８） 前記複数のプログラム可能論理回路の関連す
る構成される論理回路を計時するために、前記関連する
構成される論理回路の機能操作中に、各種のシステム・
クロック信号を伝達するための複数の機能クロック線
と、前記ＬＳＳＤレジスタを計時するために、前記ＰＧ
Ａの試験中に試験クロック信号を伝達するための複数の
試験クロック線と、前記複数の機能クロック線の少なく
とも１つの選択機能クロック線、又は前記の複数の試験
クロック線の少なくとも１つの選択試験クロック線のい
ずれかを、前記ＬＳＳＤレジスタの関連する前記Ａ、
Ｂ、Ｃクロックとして関連付けて、二者択一的に前記Ｌ
ＳＳＤレジスタに結合させるためのプログラム可能選択
手段であって、その結果前記ＬＳＳＤレジスタが、前記
ＰＧＡの機能操作中には、関連する少なくとも１つの機
能クロック信号により計時され、あるいは前記ＰＧＡの
試験中には、関連する少なくとも１つの試験クロック信
号により代わって計時される、プログラム可能選択手段
と、を更に含む、（１７）に記載のＰＧＡ。 （２９） 前記プログラム可能選択手段が、前記ＬＳＳ
ＤレジスタのＣ及びＢクロックを選択的に提供する、
（２８）に記載のＰＧＡ。 （３０） 前記プログラム可能選択手段がマルチプレク
サを含む、（２８）に記載のＰＧＡ。
と、前記プログラム可能論理回路の接続のためのプログ
ラム可能相互接続ネットワークと、前記プログラム可能
相互接続ネットワーク内に接続される少なくとも１つの
プログラム可能インターフェース回路とを有する集積回
路であって、前記プログラム可能インターフェース回路
が、少なくとも１つの入力ノード及び少なくとも１つの
出力ノードと、前記入力ノードと前記出力ノードとの間
に接続され、前記入力ノードにおける論理状態に関連す
るバッファリングされた出力信号を前記出力ノードへ選
択的に与えるための回路と、前記入力ノードから受信し
た論理状態を選択的に記憶するために、前記入力ノード
に接続される信号記憶回路と、を含む集積回路。 （２） 前記プログラム可能インターフェース回路が二
次入力ノード及び二次出力ノードを更に含み、前記信号
記憶回路が、前記入力ノード又は前記二次入力ノードの
いずれかから受信した論理状態を選択的に記憶するため
に、前記入力ノード又は前記二次入力ノードと選択的に
結合される一次選択ラッチと、前記一次選択ラッチと選
択的に結合され、更に前記二次出力ノードにラッチされ
たデータを与えるために、前記二次出力ノードに結合さ
れる二次選択ラッチであって、前記ラッチされたデータ
は、前記一次選択ラッチの事前に記憶された論理状態を
表すものである二次選択ラッチと、を更に含む、（１）
に記載の集積回路。 （３） 前期プログラム可能インターフェース回路が、
前記ラッチされたデータを表すデータを前記出力ノード
へ選択的に与えるために、前記出力ノードと選択的に結
合されるプログラム可能ドライバを更に含む、（２）に
記載の集積回路。 （４） 前記複数のプログラム可能論理回路の各々が信
号記憶ラッチを含む、（１）に記載の集積回路。 （５） 前記集積回路が複数の操作制御信号パス及び複
数の試験制御信号パスを更に含み、前記集積回路が、前
記複数の操作制御信号パスの少なくとも１つの選択操作
制御信号パスと、前記複数の試験制御信号パスの少なく
とも１つの選択試験制御信号パスで構成されるグループ
の、少なくとも１つの信号パスを前記信号記憶回路に選
択的に接続し、その結果前記信号記憶回路が前記集積回
路の試験時、又は前記集積回路の操作時に選択的に使用
できるプログラム可能カプラとを更に含む、（１）に記
載の集積回路。 （６） 前記信号記憶回路が、直列入力データの受信の
ための二次入力ノードと、直列出力データの送信のため
の二次出力ノードと、一次及び二次のラッチされるデー
タそれぞれを保存する一次及び二次ラッチと、前記入力
ノードと前記一次ラッチとの間に配置される第１の選択
カプラであって、前記第１の選択カプラが、第１のクロ
ック信号に従って前記入力ノードの一次データを前記一
次ラッチに選択的に結合し、その結果一次データが前記
一次のラッチされるデータとして取込まれる、第１の選
択カプラと、前記二次入力ノードと前記一次ラッチとの
間に配置される第２の選択カプラであって、前記第２の
選択カプラが、第２のクロック信号に従って前記二次入
力ノードの直列入力データを前記一次ラッチに選択的に
結合し、その結果直列入力データが前記一次のラッチさ
れたデータとして取込まれる、第２の選択カプラと、前
記一次ラッチと前記二次ラッチとの間に配置される第３
の選択カプラであって、前記第３の選択カプラが、第３
のクロック信号に従って前記一次ラッチを前記二次ラッ
チに選択的に結合し、その結果前記二次ラッチの二次ラ
ッチされたデータを前記一次ラッチされたデータに従っ
て更新し、二次ラッチされたデータを表すデータが前記
二次出力ノードにおいて直列出力データとして提供され
る、第３の選択カプラと、を含む、（１）に記載の集積
回路。 （７） 前記信号記憶回路が、前記二次ラッチされたデ
ータを表す出力信号を前記出力ノードへ選択的に出力す
るためのプログラム可能出力手段と、第１のプログラム
可能選択信号に従って前記出力信号を選択的に出力する
ためのプログラム可能出力手段と、を更に含む、（６）
に記載の集積回路。 （８） 前記プログラム可能出力がトライ・ステイト反
転回路を含み、その入力は前記二次ラッチされたデータ
を受信するために前記二次ラッチに結合され、そのトラ
イ・ステイト・イネーブルは、前記第１のプログラム可
能選択信号によりドライブするように結合され、更にそ
の出力は前記第１のプログラム可能選択信号により使用
可能にされたときに、前記出力信号を提供するために前
記出力ノードに結合される、（７）に記載の集積回路。 （９） 前記入力ノード及び前記出力ノード間に接続さ
れる前記回路が、入力が前記入力ノードに結合され、出
力が前記出力ノードに結合されるトライ・ステイト・バ
ッファを含み、更にそのトライ・ステイト・イネーブル
は、第２のプログラム可能選択信号を受信するように結
合される、（７）に記載の集積回路。 （１０） 前記信号記憶回路がスキャン・チェーンの一
部である、（１）に記載の集積回路。 （１１） 前記回路の選択性を制御するための第１の構
成データを提供する第１のデータ源と、前記信号記憶回
路の選択性を制御するための第２の構成データを提供す
る第２のデータ源と、を更に含む、（１）に記載の集積
回路。 （１２） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの所定の
プログラム可能相互接続内において、信号を選択的にバ
ッファリングするためのプログラム可能バッファと、前
記所定のプログラム可能相互接続のデータを選択的に取
込み、記憶するための第１の直列スキャン・チェーンの
信号記憶回路とを有する集積回路を提供するステップ
と、所望の論理設計を実施するために、構成される論理
回路として、前記複数の論理回路の選択プログラム可能
論理回路と、前記所定のプログラム可能相互接続を含む
前記プログラム可能相互接続ネットワークの、選択プロ
グラム可能相互接続とを構成するステップと、前記構成
される論理回路にその励振用に既知データを与えるステ
ップと、前記既知データによる励振に応答する前記構成
される論理回路の処理の結果生ずる、前記所定のプログ
ラム可能相互接続のデータを、前記第１のスキャン・チ
ェーンの前記信号記憶回路に取込むために、前記信号記
憶回路を選択的に操作するステップと、前記第１のスキ
ャン・チェーンから前記取込みデータをスキャン・アウ
トするステップと、を含む方法。 （１３） 前記集積回路が、前記既知データを受信し、
更に前記既知データを前記構成される論理回路に選択的
に与えるために、第２のスキャン・チェーンの第２の信
号記憶回路をも含み、前記構成される論理回路に既知デ
ータを与える前記ステップが、既知データを前記第２の
スキャン・チェーンにスキャン・インすること、及び前
記第２のスキャン・チェーンの前記第２の信号記憶回路
から、既知データを励振用に前記構成される論理回路に
転送するために、前記第２の信号記憶回路を選択的に操
作することとを含む、（１２）に記載の方法。 （１４） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの所定の
プログラム可能相互接続内において、信号を選択的にバ
ッファリングするためのプログラム可能バッファと、前
記所定のプログラム可能相互接続にデータを選択的に提
供するための直列スキャン・チェーンの信号記憶回路と
を有する集積回路を提供するステップと、所望の論理設
計を実施するために、構成される論理回路として、前記
複数の論理回路の選択プログラム可能論理回路、及び前
記所定のプログラム可能相互接続を含む前記プログラム
可能相互接続ネットワークの、選択プログラム可能相互
接続を構成するステップと、前記直列スキャン・チェー
ンを介して前記信号記憶回路に既知データを直列にスキ
ャン・インするステップと、前記既知データを前記構成
される論理回路への入力データとして、前記所定のプロ
グラム可能相互接続に与えるために、前記信号記憶回路
を選択的に操作するステップと、を含む方法。 （１５） 前記構成される論理回路による前記入力デー
タを処理することと、前記構成される論理回路の前記処
理の結果生ずる出力データを、第２の直列スキャン・チ
ェーンの第２の信号記憶回路に取込むことと、を更に含
む、（１４）に記載の方法。 （１６） 集積回路を操作する方法であって、複数のプ
ログラム可能論理回路と、前記プログラム可能論理回路
を接続するためのプログラム可能相互接続ネットワーク
と、前記プログラム可能相互接続ネットワークの個々の
相互接続内に関連する信号を選択的にバッファリングす
るための、プログラム可能バッファと、関連する前記プ
ログラム可能相互接続のデータを選択的に取込み記憶す
るため、又はその記憶されたデータを関連する前記プロ
グラム可能相互接続に選択的に出力するための、個々の
プログラム可能バッファと並列となる、複数の信号記憶
回路とを有する集積回路を提供するステップと、所望の
論理設計を実施するために、構成される論理回路とし
て、前記複数の論理回路の選択プログラム可能論理回
路、及び前記プログラム可能相互接続ネットワークの選
択プログラム可能相互接続を構成するステップと、前記
構成される論理回路の少なくとも１つの入力線にわたる
入力直列スキャン・チェーンとして、前記複数の信号記
憶回路の第１の選択信号記憶回路を構成するステップ
と、前記構成される論理回路の少なくとも１つの出力線
にわたる出力直列スキャン・チェーンとして、前記複数
の信号記憶回路の第２の選択信号記憶回路を構成するス
テップと、前記入力直列スキャン・チェーンに既知デー
タをスキャン・インするステップと、前記構成される論
理回路の少なくとも１つの入力線と関連づけて、選択プ
ログラム可能相互接続のプログラム可能バッファを選択
的に使用不能にするステップと、前記既知データを前記
構成される論理回路に与えるために、前記入力直列スキ
ャン・チェーンの前記第１の選択信号記憶回路を選択的
に使用可能にするステップと、前記構成される論理回路
で前記既知データを処理するステップと、前記構成され
る論理回路の結果として、前記少なくとも１つの出力線
で出力データを取込むために、前記出力直列スキャン・
チェーンの前記第２の選択信号記憶回路を選択的に操作
するステップと、前記出力直列スキャン・チェーンから
前記取込みデータをスキャン・アウトするために、前記
出力直列スキャン・チェーンの前記第２の選択信号記憶
回路を選択的に操作するステップと、を含む方法。 （１７） 複数のプログラム可能論理回路と、複数のプ
ログラム可能相互接続とを有するプログラマブル・ゲー
ト・アレイ（ＰＧＡ）であって、前記複数のプログラム
可能相互接続の少なくとも１つのプログラム可能相互接
続が、その中に配置された中継器／ラッチ回路を含み、
前記中継器／ラッチ回路が、前記少なくとも１つのプロ
グラム可能相互接続の第１の部分に結合される第１のノ
ードと、前記少なくとも１つのプログラム可能相互接続
の第２の部分に結合される第２のノードと、前記第１及
び第２のノード間に配置され、第１の選択信号に従って
その間に信号を選択的に伝達するためのプログラム可能
結合回路と、前記第１及び第２のノード間に配置される
ＬＳＳＤレジスタと、を含み、前記ＬＳＳＤレジスタ
が、一次データを受信するために前記第１のノードに結
合される一次入力と、直列データを受信するための直列
入力と、Ｃクロックのパルスにより有効になる前記一次
入力の一次データ、又はＡクロックのパルスにより有効
になる前記直列入力の直列データのいずれかを、取込み
データとして選択的に取込むために、前記一次入力又は
前記直列入力に選択的に結合される第１の選択ラッチ
と、前記第１の選択ラッチの前記取込みデータに対応し
て、ラッチされるデータとしてその中にデータをラッチ
するために、前記第１の選択的ラッチに選択的に結合さ
れる第２の選択ラッチであって、前記ラッチされるデー
タのラッチ操作はＢクロックのパルスに有効になる、第
２の選択ラッチと、前記第２の選択ラッチの前記ラッチ
されるデータに対応して、直列出力データを送信するた
めの直列出力と、前記ラッチされるデータに対応して、
前記第２のノードへ一次出力データを選択的に出力する
ためのプログラム可能一次出力であって、前記一次出力
データは第２の選択信号に従って前記第２のノードへ選
択的に送付される、プログラム可能一次出力と、を有す
る、プログラマブル・ゲート・アレイ。 （１８） 前記プログラム可能結合回路が、トライ・ス
テイト・バッファを含み、その入力は前記第１のノード
に結合され、その出力は前記第２のノードに結合され、
更にそのトライ・ステイト・イネーブルは前記第１の選
択信号を受信するために結合されるトライ・ステイト・
バッファである、（１７）に記載のＰＧＡ。 （１９） 前記プログラム可能結合回路が、第２のトラ
イ・ステイト・バッファを更に含み、その入力は前記第
２のノードに結合され、その出力は前記第１のノードに
結合され、更にそのトライ・ステイト・イネーブルは第
３の選択信号を受信するために結合されるトライ・ステ
イト・バッファである、（１８）に記載のＰＧＡ。 （２０） 前記トライ・ステイト・バッファがトライ・
ステイト反転回路を含む、（１８）に記載のＰＧＡ。 （２１） 前記プログラム可能結合回路が、前記第１の
ノードと前記第２のノード間に配置される通過ゲートを
更に含み、前記通過ゲートが第３の選択信号に従って前
記第１のノードを前記第２のノードに選択的に結合す
る、（１８）に記載のＰＧＡ。 （２２） 前記ＰＧＡの個々のプログラム可能リソース
に関連付けられる複数のメモリ・セルと、前記複数のメ
モリ・セルの第１のメモリ・セルであって、前記第１の
メモリ・セルが前記プログラム可能結合回路と関連付け
られ、更に前記第１のメモリ・セルに記憶されるデータ
に従って前記第１の選択信号を提供する、前記第１のメ
モリ・セルと、前記複数のメモリ・セルの第２のメモリ
・セルであって、前記第２のメモリ・セルが前記ＬＳＳ
Ｄレジスタの前記プログラム可能一次出力と関連付けら
れ、更に前記第２のメモリ・セルに記憶されるデータに
従って前記第２の選択信号を提供する、第２のメモリ・
セルと、を更に含む、（１７）に記載のＰＧＡ。 （２３） 前記第１及び第２のノード間に信号を伝達す
るために、前記プログラム可能結合回路を構成するよう
に、前記第１のメモリ・セルにデータがロードされてお
り、前記第２のノードに前記ＬＳＳＤレジスタの一次出
力データを与えるために、前記ＬＳＳＤレジスタの前記
プログラム可能一次出力を構成するように、前記第２の
メモリ・セルにデータがロードされている、プログラム
済みの（２２）に記載のＰＧＡ。 （２４） （２２）に記載のＰＧＡを使用するコンピュ
ータ・システムであって、前記プログラム可能結合回
路、及び前記ＬＳＳＤレジスタの前記プログラム可能一
次出力の所望の構成状態に従い、前記第１及び第２のメ
モリ・セルそれぞれの中に前記関連する記憶データとし
て記憶するために、所定の第１及び第２の構成データを
提供するための構成手段を更に含む、コンピュータ・シ
ステム。 （２５） 前記構成手段が、ＲＡＭ、ＲＯＭ、ＥＰＲＯ
Ｍ及びＥＥＰＲＯＭからなるグループのメモリ素子を含
み、前記メモリ素子が、前記プログラム可能結合回路、
及び前記ＬＳＳＤレジスタの前記プログラム可能一次出
力を含む、前記ＰＧＡのプログラム可能リソースに割当
てられるデータ構造体メモリ・マップを含む、（２４）
に記載のコンピュータ・システム。 （２６） 前記ＬＳＳＤレジスタの前記プログラム可能
一次出力がトライ・ステイト・バッファを含み、その出
力は前記第２のノードに結合され、その入力は前記ラッ
チされたデータを受信するために結合され、更にそのト
ライ・ステイト・イネーブルは前記第２の選択信号を受
信するために結合される、（１７）に記載のＰＧＡ。 （２７） 前記ＬＳＳＤレジスタが、直列スキャン・チ
ェーンを設ける複数のＬＳＳＤレジスタの１つであり、
前記複数のＬＳＳＤレジスタの隣接するＬＳＳＤレジス
タが、近傍の直列出力／入力に結合される個々の直列入
力／出力を有し、前記直列スキャン・チェーンの前記複
数のＬＳＳＤレジスタがＡ、Ｂ、Ｃクロックそれぞれを
共用し、更に個々のプログラム可能一次出力用に個別の
前記第２の選択信号を受信する、（１７）に記載のＰＧ
Ａ。 （２８） 前記複数のプログラム可能論理回路の関連す
る構成される論理回路を計時するために、前記関連する
構成される論理回路の機能操作中に、各種のシステム・
クロック信号を伝達するための複数の機能クロック線
と、前記ＬＳＳＤレジスタを計時するために、前記ＰＧ
Ａの試験中に試験クロック信号を伝達するための複数の
試験クロック線と、前記複数の機能クロック線の少なく
とも１つの選択機能クロック線、又は前記の複数の試験
クロック線の少なくとも１つの選択試験クロック線のい
ずれかを、前記ＬＳＳＤレジスタの関連する前記Ａ、
Ｂ、Ｃクロックとして関連付けて、二者択一的に前記Ｌ
ＳＳＤレジスタに結合させるためのプログラム可能選択
手段であって、その結果前記ＬＳＳＤレジスタが、前記
ＰＧＡの機能操作中には、関連する少なくとも１つの機
能クロック信号により計時され、あるいは前記ＰＧＡの
試験中には、関連する少なくとも１つの試験クロック信
号により代わって計時される、プログラム可能選択手段
と、を更に含む、（１７）に記載のＰＧＡ。 （２９） 前記プログラム可能選択手段が、前記ＬＳＳ
ＤレジスタのＣ及びＢクロックを選択的に提供する、
（２８）に記載のＰＧＡ。 （３０） 前記プログラム可能選択手段がマルチプレク
サを含む、（２８）に記載のＰＧＡ。
【図１】複数のプログラム可能論理セルを中に配置し
た、プログラマブル・ゲート・アレイを示す図である。
た、プログラマブル・ゲート・アレイを示す図である。
【図２】中に配置される複数のプログラム可能論理セ
ル、及び論理セルを選択的に接続するためのプログラム
可能相互接続ネットワークを有する、プログラマブル・
ゲート・アレイのセクタ部分を示す図である。
ル、及び論理セルを選択的に接続するためのプログラム
可能相互接続ネットワークを有する、プログラマブル・
ゲート・アレイのセクタ部分を示す図である。
【図３】プログラム可能論理素子及び論理セルの相互接
続を示すブロック図である。
続を示すブロック図である。
【図４】４つの論理セル、ならびにそれらに関連するバ
ス配置及び４つの個別セクタの境界に配置されたバス中
継器を示す図である。
ス配置及び４つの個別セクタの境界に配置されたバス中
継器を示す図である。
【図５】図４の単一論理セルとこれに関連する周囲のバ
ス配置を示す図である。
ス配置を示す図である。
【図６】プログラマブル・ゲート・アレイ内の論理セル
の行に沿ったプログラム可能バス配置相互接続の中継器
及びジャンパ回路を示すブロック図である。
の行に沿ったプログラム可能バス配置相互接続の中継器
及びジャンパ回路を示すブロック図である。
【図７】図６の中継器回路の構成オプションを示す詳細
なブロック図である。
なブロック図である。
【図８】本発明に基づく中継器ラッチを有する中継器回
路の機能ブロック図である。
路の機能ブロック図である。
【図９】図８の中継器のいくつかの素子の詳細を示す部
分的ブロック図である。
分的ブロック図である。
【図１０】中継器ラッチの構造図である。
【図１１】構成データの受信のために外部回路とインタ
ーフェースするプログラマブル・ゲート・アレイのブロ
ック図である。
ーフェースするプログラマブル・ゲート・アレイのブロ
ック図である。
【図１２】試験クロック又はシステム・クロックのいず
れかを受信するために、選択的に結合されるスキャン・
チェーンの中継器ラッチを示すブロック図である。
れかを受信するために、選択的に結合されるスキャン・
チェーンの中継器ラッチを示すブロック図である。
【図１３】クロック線に結合された論理セルのラッチを
示す図である。
示す図である。
１０ プログラマブル・ゲ
ート・アレイ １２ セクタ １４ 入出力ピン １６ 論理セル １６1、1〜１６8、8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入力
マルチプレクサ ２５ フリップ・フロップ ２６ 反転回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステイト・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ 中継器 ３６ａ、３６ｂ、３６ｃ 中継器回路 ３８ バス折り返し点 ５０ 中継器ラッチ ５０1、５０2、５０3、５０4、５０5、５０24 中
継器ラッチ ５１ 直列スキャン・チェ
ーン ５２、５２1、５２2 ローカル・バス ５３ ジャンパ ５４ ローカル・バス ５６、５６1、５６2 ローカル・バス ５８ ローカル・バス ６０ 通過ゲート ６２、６４ プログラム可能トラ
イ・ステイト・ バッファ ７０、７２ 通過ゲート（ＮＦＥ
Ｔ） ７４、７６ 第１ラッチ（反転回
路より構成） ７８ 通過ゲート（ＮＦＥ
Ｔ） ８０、８２ 第２ラッチ（反転回
路より構成） ８４ トライ・ステイト反
転回路 ９０ フィールド・プログ
ラマブル・ゲート・アレイ ９２ 構成メモリ（ＳＲＡ
Ｍ） ９４ コントローラ ９６ データ源 １００ グローバル列マルチ
プレクサ １０１ 内部生成クロック １０２ 列クロック・マルチ
プレクサ １０４ グローバル列クロッ
ク線 １０６ 列クロック線 １０８ マルチプレクサ １１０ 試験クロック（試験
制御信号パス） １１２ システム・クロック
（操作制御信号パス） １１４ Ａ、Ｂ、Ｃ入力
ート・アレイ １２ セクタ １４ 入出力ピン １６ 論理セル １６1、1〜１６8、8 論理セル １６ａ、１６ｂ、１６ｃ、１６ｄ 論理セル １８ａ、１８ｂ 垂直相互接続導体 ２０ａ、２０ｂ 水平相互接続導体 ２２ プログラム可能ＮＡ
ＮＤ／ＮＯＲ論理素子 ２４ａ、２４ｂ、２４ｃ、２４ｄ プログラム可能入力
マルチプレクサ ２５ フリップ・フロップ ２６ 反転回路 ２７ 論理素子 ２８ 出力マルチプレクサ ２９ 論理素子 ３０ 出力マルチプレクサ ３２ トライ・ステイト・
バッファ ３４ プログラム可能出力
マルチプレクサ ３６ 中継器 ３６ａ、３６ｂ、３６ｃ 中継器回路 ３８ バス折り返し点 ５０ 中継器ラッチ ５０1、５０2、５０3、５０4、５０5、５０24 中
継器ラッチ ５１ 直列スキャン・チェ
ーン ５２、５２1、５２2 ローカル・バス ５３ ジャンパ ５４ ローカル・バス ５６、５６1、５６2 ローカル・バス ５８ ローカル・バス ６０ 通過ゲート ６２、６４ プログラム可能トラ
イ・ステイト・ バッファ ７０、７２ 通過ゲート（ＮＦＥ
Ｔ） ７４、７６ 第１ラッチ（反転回
路より構成） ７８ 通過ゲート（ＮＦＥ
Ｔ） ８０、８２ 第２ラッチ（反転回
路より構成） ８４ トライ・ステイト反
転回路 ９０ フィールド・プログ
ラマブル・ゲート・アレイ ９２ 構成メモリ（ＳＲＡ
Ｍ） ９４ コントローラ ９６ データ源 １００ グローバル列マルチ
プレクサ １０１ 内部生成クロック １０２ 列クロック・マルチ
プレクサ １０４ グローバル列クロッ
ク線 １０６ 列クロック線 １０８ マルチプレクサ １１０ 試験クロック（試験
制御信号パス） １１２ システム・クロック
（操作制御信号パス） １１４ Ａ、Ｂ、Ｃ入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・レイ・キーザー アメリカ合衆国05446、バーモント州コル チェスター、ヘリテジ・レイン ８ (72)発明者 ウェンデル・レイ・ラーセン アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、センター・ロー ド 16 (72)発明者 ブライアン・ワース アメリカ合衆国05468、バーモント州ミル トン、アンドリア・レイン 32
Claims (11)
- 【請求項１】複数のプログラム可能論理回路と、前記プ
ログラム可能論理回路の接続のためのプログラム可能相
互接続ネットワークと、前記プログラム可能相互接続ネ
ットワーク内に接続される少なくとも１つのプログラム
可能インターフェース回路とを有する集積回路であっ
て、前記プログラム可能インターフェース回路が、 少なくとも１つの入力ノード及び少なくとも１つの出力
ノードと、 前記入力ノードと前記出力ノードとの間に接続され、前
記入力ノードにおける論理状態に関連するバッファリン
グされた出力信号を前記出力ノードへ選択的に与えるた
めの回路と、 前記入力ノードから受信した論理状態を選択的に記憶す
るために、前記入力ノードに接続される信号記憶回路
と、を含む集積回路。 - 【請求項２】前記プログラム可能インターフェース回路
が二次入力ノード及び二次出力ノードを更に含み、前記
信号記憶回路が、 前記入力ノード又は前記二次入力ノードのいずれかから
受信した論理状態を選択的に記憶するために、前記入力
ノード又は前記二次入力ノードと選択的に結合される一
次選択ラッチと、 前記一次選択ラッチと選択的に結合され、更に前記二次
出力ノードにラッチされたデータを与えるために、前記
二次出力ノードに結合される二次選択ラッチであって、
前記ラッチされたデータは、前記一次選択ラッチの事前
に記憶された論理状態を表すものである二次選択ラッチ
と、を更に含む、請求項１に記載の集積回路。 - 【請求項３】前記複数のプログラム可能論理回路の各々
が信号記憶ラッチを含む、請求項１に記載の集積回路。 - 【請求項４】前記集積回路が複数の操作制御信号パス及
び複数の試験制御信号パスを更に含み、前記集積回路
が、 前記複数の操作制御信号パスの少なくとも１つの選択操
作制御信号パスと、前記複数の試験制御信号パスの少な
くとも１つの選択試験制御信号パスで構成されるグルー
プの、少なくとも１つの信号パスを前記信号記憶回路に
選択的に接続し、その結果前記信号記憶回路が前記集積
回路の試験時、又は前記集積回路の操作時に選択的に使
用できるプログラム可能カプラとを更に含む、請求項１
に記載の集積回路。 - 【請求項５】前記信号記憶回路が、 直列入力データの受信のための二次入力ノードと、 直列出力データの送信のための二次出力ノードと、 一次及び二次のラッチされるデータそれぞれを保存する
一次及び二次ラッチと、 前記入力ノードと前記一次ラッチとの間に配置される第
１の選択カプラであって、前記第１の選択カプラが、第
１のクロック信号に従って前記入力ノードの一次データ
を前記一次ラッチに選択的に結合し、その結果一次デー
タが前記一次のラッチされるデータとして取込まれる、
第１の選択カプラと、 前記二次入力ノードと前記一次ラッチとの間に配置され
る第２の選択カプラであって、前記第２の選択カプラ
が、第２のクロック信号に従って前記二次入力ノードの
直列入力データを前記一次ラッチに選択的に結合し、そ
の結果直列入力データが前記一次のラッチされたデータ
として取込まれる、第２の選択カプラと、 前記一次ラッチと前記二次ラッチとの間に配置される第
３の選択カプラであって、前記第３の選択カプラが、第
３のクロック信号に従って前記一次ラッチを前記二次ラ
ッチに選択的に結合し、その結果前記二次ラッチの二次
ラッチされたデータを前記一次ラッチされたデータに従
って更新し、二次ラッチされたデータを表すデータが前
記二次出力ノードにおいて直列出力データとして提供さ
れる、第３の選択カプラと、を含む、請求項１に記載の
集積回路。 - 【請求項６】前記信号記憶回路がスキャン・チェーンの
一部である、請求項１に記載の集積回路。 - 【請求項７】前記回路の選択性を制御するための第１の
構成データを提供する第１のデータ源と、 前記信号記憶回路の選択性を制御するための第２の構成
データを提供する第２のデータ源と、を更に含む、請求
項１に記載の集積回路。 - 【請求項８】集積回路を操作する方法であって、 複数のプログラム可能論理回路と、前記プログラム可能
論理回路を接続するためのプログラム可能相互接続ネッ
トワークと、前記プログラム可能相互接続ネットワーク
の所定のプログラム可能相互接続内において、信号を選
択的にバッファリングするためのプログラム可能バッフ
ァと、前記所定のプログラム可能相互接続のデータを選
択的に取込み、記憶するための第１の直列スキャン・チ
ェーンの信号記憶回路とを有する集積回路を提供するス
テップと、 所望の論理設計を実施するために、構成される論理回路
として、前記複数の論理回路の選択プログラム可能論理
回路と、前記所定のプログラム可能相互接続を含む前記
プログラム可能相互接続ネットワークの、選択プログラ
ム可能相互接続とを構成するステップと、 前記構成される論理回路にその励振用に既知データを与
えるステップと、 前記既知データによる励振に応答する前記構成される論
理回路の処理の結果生ずる、前記所定のプログラム可能
相互接続のデータを、前記第１のスキャン・チェーンの
前記信号記憶回路に取込むために、前記信号記憶回路を
選択的に操作するステップと、 前記第１のスキャン・チェーンから前記取込みデータを
スキャン・アウトするステップと、を含む方法。 - 【請求項９】集積回路を操作する方法であって、 複数のプログラム可能論理回路と、前記プログラム可能
論理回路を接続するためのプログラム可能相互接続ネッ
トワークと、前記プログラム可能相互接続ネットワーク
の所定のプログラム可能相互接続内において、信号を選
択的にバッファリングするためのプログラム可能バッフ
ァと、前記所定のプログラム可能相互接続にデータを選
択的に提供するための直列スキャン・チェーンの信号記
憶回路とを有する集積回路を提供するステップと、 所望の論理設計を実施するために、構成される論理回路
として、前記複数の論理回路の選択プログラム可能論理
回路、及び前記所定のプログラム可能相互接続を含む前
記プログラム可能相互接続ネットワークの、選択プログ
ラム可能相互接続を構成するステップと、 前記直列スキャン・チェーンを介して前記信号記憶回路
に既知データを直列にスキャン・インするステップと、 前記既知データを前記構成される論理回路への入力デー
タとして、前記所定のプログラム可能相互接続に与える
ために、前記信号記憶回路を選択的に操作するステップ
と、を含む方法。 - 【請求項１０】集積回路を操作する方法であって、 複数のプログラム可能論理回路と、前記プログラム可能
論理回路を接続するためのプログラム可能相互接続ネッ
トワークと、前記プログラム可能相互接続ネットワーク
の個々の相互接続内に関連する信号を選択的にバッファ
リングするための、プログラム可能バッファと、関連す
る前記プログラム可能相互接続のデータを選択的に取込
み記憶するため、又はその記憶されたデータを関連する
前記プログラム可能相互接続に選択的に出力するため
の、個々のプログラム可能バッファと並列となる、複数
の信号記憶回路とを有する集積回路を提供するステップ
と、 所望の論理設計を実施するために、構成される論理回路
として、前記複数の論理回路の選択プログラム可能論理
回路、及び前記プログラム可能相互接続ネットワークの
選択プログラム可能相互接続を構成するステップと、 前記構成される論理回路の少なくとも１つの入力線にわ
たる入力直列スキャン・チェーンとして、前記複数の信
号記憶回路の第１の選択信号記憶回路を構成するステッ
プと、 前記構成される論理回路の少なくとも１つの出力線にわ
たる出力直列スキャン・チェーンとして、前記複数の信
号記憶回路の第２の選択信号記憶回路を構成するステッ
プと、 前記入力直列スキャン・チェーンに既知データをスキャ
ン・インするステップと、 前記構成される論理回路の少なくとも１つの入力線と関
連づけて、選択プログラム可能相互接続のプログラム可
能バッファを選択的に使用不能にするステップと、 前記既知データを前記構成される論理回路に与えるため
に、前記入力直列スキャン・チェーンの前記第１の選択
信号記憶回路を選択的に使用可能にするステップと、 前記構成される論理回路で前記既知データを処理するス
テップと、 前記構成される論理回路の結果として、前記少なくとも
１つの出力線で出力データを取込むために、前記出力直
列スキャン・チェーンの前記第２の選択信号記憶回路を
選択的に操作するステップと、 前記出力直列スキャン・チェーンから前記取込みデータ
をスキャン・アウトするために、前記出力直列スキャン
・チェーンの前記第２の選択信号記憶回路を選択的に操
作するステップと、を含む方法。 - 【請求項１１】複数のプログラム可能論理回路と、複数
のプログラム可能相互接続とを有するプログラマブル・
ゲート・アレイ（ＰＧＡ）であって、前記複数のプログ
ラム可能相互接続の少なくとも１つのプログラム可能相
互接続が、その中に配置された中継器／ラッチ回路を含
み、前記中継器／ラッチ回路が、 前記少なくとも１つのプログラム可能相互接続の第１の
部分に結合される第１のノードと、 前記少なくとも１つのプログラム可能相互接続の第２の
部分に結合される第２のノードと、 前記第１及び第２のノード間に配置され、第１の選択信
号に従ってその間に信号を選択的に伝達するためのプロ
グラム可能結合回路と、 前記第１及び第２のノード間に配置されるＬＳＳＤレジ
スタと、を含み、前記ＬＳＳＤレジスタが、 一次データを受信するために前記第１のノードに結合さ
れる一次入力と、 直列データを受信するための直列入力と、 Ｃクロックのパルスにより有効になる前記一次入力の一
次データ、又はＡクロックのパルスにより有効になる前
記直列入力の直列データのいずれかを、取込みデータと
して選択的に取込むために、前記一次入力又は前記直列
入力に選択的に結合される第１の選択ラッチと、 前記第１の選択ラッチの前記取込みデータに対応して、
ラッチされるデータとしてその中にデータをラッチする
ために、前記第１の選択的ラッチに選択的に結合される
第２の選択ラッチであって、前記ラッチされるデータの
ラッチ操作はＢクロックのパルスに有効になる、第２の
選択ラッチと、 前記第２の選択ラッチの前記ラッチされるデータに対応
して、直列出力データを送信するための直列出力と、 前記ラッチされるデータに対応して、前記第２のノード
へ一次出力データを選択的に出力するためのプログラム
可能一次出力であって、前記一次出力データは第２の選
択信号に従って前記第２のノードへ選択的に送付され
る、プログラム可能一次出力と、を有する、プログラマ
ブル・ゲート・アレイ。
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