JP3484296B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3484296B2 JP3484296B2 JP16964396A JP16964396A JP3484296B2 JP 3484296 B2 JP3484296 B2 JP 3484296B2 JP 16964396 A JP16964396 A JP 16964396A JP 16964396 A JP16964396 A JP 16964396A JP 3484296 B2 JP3484296 B2 JP 3484296B2
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- semiconductor integrated
- integrated circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Description
相互に接続されたCPU,メモリ,及び使用者が任意に
論理回路をプログラム可能なユーザロジック部を内蔵す
る半導体集積回路に関する。
論理回路をプログラムしたユーザロジック部を備えた特
定用途向け半導体集積回路(ASIC)において、より
高機能な処理を実現するために、CPUやメモリを内蔵
したものが知られている。
リが内蔵されたASICでは、ユーザロジック部をCP
Uからの制御信号によって動作させるように構成した場
合、ユーザロジック部を外部から任意に動作させること
ができず、ユーザロジック部単体の動作を検証すること
が困難であったり、不良が発生した場合に、CPU,メ
モリ,ユーザロジック部のいずれが原因であるのか、不
良箇所を特定することが困難であるという問題があっ
た。
ユーザロジック部の動作を検証したり、内部の不良箇所
を特定することが容易な半導体集積回路を提供すること
を目的とする。
を達成するためになされた請求項1に記載の発明は、内
部バスを介して相互に接続されたCPU,ROM,RA
M,及び使用者が任意に論理回路をプログラム可能なユ
ーザロジック部を内蔵する半導体集積回路において、外
部からの設定に従って、記ユーザロジック部と上記RO
Mとの間の信号の入出力を禁止する第1の禁止手段と、
外部からの設定に従って、上記ユーザロジック部と上記
CPU及び上記ROM並びにRAMの両メモリとの間の
信号の入出力を禁止する第2の禁止手段と、外部からの
設定に従って、前記第1の禁止手段の動作と第2の禁止
手段の動作と両禁止手段が作用しない通常の動作とのい
ずれかを選択する切換手段と、上記第2の禁止手段によ
って禁止される信号と同等の外部信号を、上記ユーザロ
ジック部に入出力することが可能な外部端子と、を備え
たことを特徴とする。
の禁止手段によって、ユーザロジック部から、CPU,
ROM,RAMのうちのROMだけを切り離すことが可
能なように構成されている。また、第2の禁止手段によ
って、ユーザロジック部を、CPU及びROM並びにR
AMの両メモリから切り離すことが可能なようにされて
いると共に、第2の禁止手段によって禁止される信号、
即ちCPU及びメモリからの信号と同等の外部信号を外
部端子を介して、ユーザロジック部に入出力することが
可能なようにされている。そして、切換手段により、前
記第1の禁止手段の動作と第2の禁止手段の動作と両禁
止手段が作用しない通常の動作とのいずれかを選択でき
るようになっている。
ば、ユーザロジック部から、CPU,ROM,RAMの
うちのROMだけを切り離して、効率よくデバッグを行
うことができるとともに、ユーザロジック部を、当該半
導体集積回路に内蔵されたCPUを介することなく、単
体で動作させることができ、また、外部端子を介して当
該半導体集積回路の外部にCPU,メモリ,エミュレー
タ等を接続することもできる。
ザロジック部単体の動作を容易に検証することができ、
ユーザロジック部単体のデバッグや、異常発生時におけ
る不良箇所(CPU,ROM、RAM、又はユーザロジ
ック部のいずれか)の特定を速やかに行うことができ
る。
に記載の半導体集積回路において、上記第2の禁止手段
により上記ユーザロジック部と上記CPU及び上記RO
M並びにRAMの両メモリとの間の信号の入出力が禁止
されていない時には、上記外部端子を介して入出力され
る信号を、上記外部信号以外の入出力信号として上記ユ
ーザロジック部に入出力する信号切換手段を設けたこと
を特徴とする。
の禁止手段の状態に応じて、ユーザロジック部からの入
出力信号、又は外部信号のいずれかが、同一の外部端子
を介して入出力されるようにされている。
ば、外部信号の入出力用に専用の外部端子を設ける場合
に比べて、外部端子の総数を少なくすることができ、延
いては、チップサイズを小型化することができる。
または請求項2に記載の半導体集積回路において、上記
ユーザロジック部は、前段からのデータを順次入力して
所定の処理を実行する複数の処理ブロックからなり、各
処理ブロック間には、外部からの設定に従って、前段の
処理ブロックからの内部データ、或は上記外部端子を介
して入力される外部データのいずれかを選択して、次段
の処理ブロックに供給する選択手段を設けたことを特徴
とする。
理ブロック毎に、それより前段の処理ブロックを切り離
して、前段の処理ブロックからの内部データを入力する
代わりに、外部端子を介して任意の外部データを入力
し、当該処理ブロックを任意に動作させることができる
ようにされている。
ば、各処理ブロック毎に、その動作を順を追って検証す
ることができるため、ユーザロジック部内のデバッグ
や、異常発生時におけるユーザロジック部内での不良箇
所の特定等を容易に行うことができる。
に記載の半導体集積回路において、上記処理ブロックと
して、画像データを受信し、該画像データを当該半導体
集積回路に外付けされる外部メモリへ転送するデータ受
信回路と、上記外部メモリに格納された画像データを読
み込んでシリアルデータに変換して出力するラインバッ
ファと、を備えたことを特徴とする。
ば、ホストコンピュータ等から画像データを受信して、
被記録媒体上に画像を形成するプリンタやファクシミリ
等の画像形成装置のコントローラとして使用することが
できる。
路は、請求項3に記載の半導体集積回路において、上記
処理ブロックとして、圧縮された画像データを受信し、
該画像データを当該半導体集積回路に外付けされる外部
メモリへ転送するデータ受信回路と、上記外部メモリに
格納された画像データを読み込んで、圧縮前の画像デー
タに復元するデータ復元回路と、該データ復元回路にて
復元されたデータを取り込んでシリアルデータに変換し
て出力するラインバッファと、を備えたことを特徴とす
る。
ば、請求項4と同様に画像形成装置のコントローラとし
て使用することができ、特に、圧縮された画像データを
受信して、圧縮前の画像データに復元しながらシリアル
データに変換するので、外部メモリの容量を小さくする
ことができ、その結果、画像形成装置を小型、且つ安価
に構成することができる。
に説明する。図1は、本発明が適用され、レーザプリン
タのコントローラとして作製された実施例の特定用途向
け半導体集積回路(ASIC)の内部構成、及びこのA
SICからなるコントローラを用いて構成したレーザプ
リンタの全体構成を表すブロック図である。
外部のホストコンピュータHから画像データPDを受信
し、シリアルデータのビデオ信号VDに変換して出力す
るコントローラ4と、コントローラ4が受信した画像デ
ータPDを、一時的に蓄積する外部メモリ6と、コント
ローラ4が出力するビデオ信号VDに基づいて、被記録
媒体への印刷を実行する印刷エンジン部8とにより構成
されている。
に論理回路をプログラム可能なユーザロジック部10
と、周知のROM12,RAM14,CPU16とを内
蔵したASICからなる。なお、CPU16は、8ビッ
トのデータバスと16ビットのアドレスバスとを有し、
またROM12は32Kbyte、RAMは512by
teの記憶容量を有する。
続されたアドレス・データバス(以下、ADバスと呼
ぶ)B01、及び各種ROM制御信号線からなるバス
(以下、ROMバスと呼ぶ)B11を、ユーザロジック
部10に接続された内部ADバスIB0及び内部ROM
バスIB11に夫々連結するバスコントロール回路18
と、RAM14及びCPU16に接続されたADバスB
02、各種RAM制御信号線からなるバス(以下、RA
Mバスと呼ぶ)B12、及び各種CPU制御信号線から
なるバス(以下、CPUバスと呼ぶ)B13を、ユーザ
ロジック部10に接続された内部ADバスIB0、内部
RAMバスIB12,及び内部CPUバスIB13に夫
々連結するバスコントロール回路20とを備えている。
B0、又はユーザロジック部10からの各種汎用I/O
信号線からなるバス(以下、汎用IOバスと呼ぶ)IB
U0のいずれかを、外部端子に接続された外部信号線か
らなるバス(以下、外部バスと呼ぶ)GB0に接続する
セレクタ22と、内部ROMバスIB11、又は汎用I
OバスIBU1のいずれかを外部バスGB1に接続する
セレクタ24と、内部RAMバスIB12及び内部CP
UバスIB13、又は汎用IOバスIBU2のいずれか
を外部バスGB2に接続するセレクタ26とを備えてい
る。
レクタ22,24は、所定の外部端子を介して入力され
るモード選択信号SA0,SA1を入力とするAND回
路28からの出力信号(選択信号)SAによって制御さ
れ、また、バスコントロール回路20,セレクタ26
は、モード選択信号SA1によって制御される。
いずれか一方でもLowレベルに設定されている場合、バ
スコントロール回路18は、ADバスB01,ROMバ
スB11を、内部ADバスIB0,内部ROMバスIB
11から夫々切り離し、セレクタ22,24は、内部A
DバスIB0,内部ROMバスIB11を外部バスGB
0,GB1に夫々接続する。
に設定されている場合、バスコントロール回路20は、
ADバスB02,RAMバスB12,CPUバスIB1
3を、内部ADバスIB0,内部RAMバスIB12,
内部CPUバスIB13から夫々切り離し、セレクタ2
6は、内部RAMバスIB12,内部CPUバスIB1
3を外部バスGB2に接続する。
いずれもHighレベルに設定されている場合、バスコント
ロール回路18,20は、ADバスB01,B02及び
ROMバスB11,RAMバスB12,CPUバスB1
3を、内部バスIB0及びIB11〜IB13に夫々接
続すると共に、セレクタ22,24,26は、汎用IO
バスIBU0〜IBU2を外部バスGB0〜GB2に夫
々接続する。
次の3つの動作モードを有する。即ち、モード選択信号
SA0,SA1がいずれもHighレベルに設定されている
場合を通常モードと呼び、図2(a)に示すように、ユ
ーザロジック部10,ROM12,RAM14,CPU
16のすべてが、内部バスIB0,IB11〜IB13
(以下、総称してIBxとする)を介して互いに接続さ
れ、外部バスGB0〜GB2に接続された外部端子から
は、ユーザロジック部10からの汎用I/O信号が入出
力される。
に設定されている場合をROM外付けモードと呼び、図
2(b)に示すように、ROM12が内部バスIBxか
ら切り離され、外部バスGB0,GB1に接続された外
部端子からは、アドレス・データ信号、及びROM制御
信号に相当する外部信号を入出力することが可能とな
る。従って、このROM外付けモードでは、コントロー
ラ4に内蔵されたROM12を使用することができない
が、外部バスGB0,GB1に接続された外部端子にR
OMを外付けすれば、通常モードと略同様に動作させる
ことができる。
に設定されている場合をCPU外付けモードと呼び、図
2(c)に示すように、ROM12,RAM14,CP
U16が内部バスIBxから切り離され、外部バスGB
0〜GB2に接続された外部端子からは、アドレス・デ
ータ信号,ROM制御信号,RAM制御信号,及びCP
U制御信号に相当する外部信号を入出力することが可能
となる。従って、このCPU外付けモードでは、コント
ローラ4に内蔵されたROM12,RAM14,CPU
16を使用することができないが、CPU16を介する
ことなくユーザロジック部10を単体で動作させること
ができると共に、外部バスGB0〜GB2に接続された
外部端子にROM,RAM,CPUを外付けすれば、通
常モードと略同様に動作させることもできる。
除いて、信号の入出力に使用可能な外部端子が約100
ピンあり、そのうち、約60ピンが、動作モードによら
ず単一の信号を入出力する専用端子とされ、それ以外の
約40ピンが、外部バスGB0〜GB2に接続され、動
作モードによって異なる信号を入出力する兼用端子とさ
れている。
タH,外部メモリ6,印刷エンジン部8とのインタフェ
ースに使用される信号等、ユーザロジック部10が実行
する処理にとって、重要度の高い信号が割り当てられ、
一方、兼用端子には、例えばLED等の表示装置への駆
動信号や、ホストコンピュータHからのコマンド等によ
っても設定可能な各種スイッチの入力信号等、ユーザロ
ジック部10が実行する処理にとって比較的重要度の低
い信号や、使用頻度の少ない信号等が割り当てられてい
る。
部構成を表すブロック図である。なお、ユーザロジック
部10は、ホストコンピュータHから受信する画像デー
タを処理するデータ処理部と、印刷エンジン部8を制御
するための各種制御信号を生成する信号生成処理部とか
らなるが、ここでは、データ処理部の概略構成のみを表
している。
のデータ処理部は、所定の方式でデータ圧縮された圧縮
画像データPDをホストコンピュータHから受信して、
外部メモリ6に転送するデータ受信回路30と、外部メ
モリ6に格納された圧縮画像データMPDを印刷可能な
データに復元(解凍)する圧縮データ解凍回路32と、
圧縮データ解凍回路32にて解凍された画像データRP
Dを1ライン分ずつ読み込むと共に、この読み込んだ1
ライン分の画像データRPDを印刷エンジン部8からの
タイミング信号(図示せず)に基づいて1ビットずつ読
み出すことにより、シリアルデータのビデオ信号VDに
変換して印刷エンジン部8に供給するラインバッファ3
4とを備えている。
部は、選択信号SB0に従って、圧縮データ解凍回路3
2からの画像データRPD、又は外部端子から入力され
内部ADバスIB0を介して供給される外部データCP
Dのいずれかをラインバッファ34に供給するセレクタ
36と、選択信号SB1に従って、外部メモリ6に格納
された圧縮画像データMPD、又は内部ADバスIB0
を介して供給される外部データCPDのいずれかを圧縮
データ解凍回路32に供給するセレクタ38と、選択信
号SB2に従って、データ受信回路30がホストコンピ
ュータHから受信する圧縮画像データPD、又は内部A
DバスIB0を介して供給される外部データCPDのい
ずれかを外部メモリ6に供給するセレクタ40と、デー
タ処理部の動作モードを決めるDPモード選択信号M
0,M1を記憶するレジスタ42と、レジスタ42に記
憶されたDPモード選択信号M0,M1に従って、選択
信号SB0〜SB2を生成するデコーダ44とを備えて
いる。
選択信号SB0〜SB2が入力されなければ、夫々圧縮
データ解凍回路32,外部メモリ6,データ受信回路3
0からのデータを選択し、選択信号SB0〜SB2が入
力されると、内部ADバスIB0を介して供給される外
部データCPDを選択して出力するように構成されてい
る。
A1がLowレベルに設定され、コントローラ4の動作モ
ードがCPU外付けモードにされている場合、即ちユー
ザロジック部10が単体で動作可能な状態にされている
場合にのみ有効に動作し、DPモード選択信号M0,M
1に従って、選択信号SB0〜SB2を択一的に出力す
る。
号M0,M1の書込は、内部ADバスIB0及びCPU
バスIB13に信号を入出力可能な外部端子を介して行
うように構成されている。
ック部10のデータ処理部では、モード選択信号SA1
がHighレベルに設定され、即ちコントローラ4の動作モ
ードが通常モード又はROM外付けモードとされている
場合は、選択信号SB0〜SB2が出力されることがな
く、各処理ブロックは、いずれも、前段の処理ブロック
や外部メモリ6からの信号を入力して動作する。
ュータHから受信した圧縮画像データPDを外部メモリ
6に転送し、外部メモリ6に1頁分、または所定量の圧
縮画像データが格納されると、圧縮データ解凍回路32
が起動され、外部メモリ6に格納された圧縮画像データ
MPDを順次読み出して解凍し、ラインバッファ34か
らの書込要求に応じて1ライン分ずつ転送する。ライン
バッファ34では印刷エンジン部8からのタイミング信
号に従って、画像データが1ビットずつ読み出され、1
ライン分のデータが読み出されると、次の1ライン分の
書込を圧縮データ解凍回路32に要求することにより、
ホストコンピュータHから転送される圧縮画像データP
Dが、ビデオ信号VDとして印刷エンジン部8に供給さ
れる。そして、印刷エンジン部8では、このビデオ信号
VDに基づいて、被記録媒体への印刷が実行される。
に設定され、即ちコントローラ4の動作モードがCPU
外付けモードとされている場合は、選択信号SB0〜S
B2を生成して、ラインバッファ34,圧縮データ解凍
回路32,外部メモリ6とのインタフェース部に、外部
データCPDを供給することが可能となる。
DPモード選択信号M0,M1を設定すると、セレクタ
36によって、ラインバッファ34から前段の処理ブロ
ックである圧縮データ解凍回路32が切り離され、ライ
ンバッファ34に任意の外部データCPDを供給するこ
とが可能となるため、ラインバッファ34単体の動作を
確認することが可能となる。
DPモード選択信号M0,M1を設定すると、セレクタ
38によって、圧縮データ解凍回路32から外部メモリ
6とのインタフェース部が切り離され、圧縮データ解凍
回路32に任意の外部データCPDを供給することが可
能となるため、圧縮データ解凍回路32及びラインバッ
ファ34からなる部分の動作を確認することが可能とな
る。
DPモード選択信号M0,M1を設定すると、セレクタ
40によって、外部メモリ6とのインタフェース部がデ
ータ受信回路30から切り離され、外部メモリ6とのイ
ンタフェース部に任意の外部データCPDを供給するこ
とが可能となるため、データ受信回路30を除いた部分
の動作を確認することが可能となり、延いてはデータ受
信回路30での異常の有無を確認することが可能とな
る。
生成されないようにDPモード選択信号M0,M1を設
定した場合は、モード選択信号SA1がHighレベルに設
定されている場合と同様に動作する。
ーラ4では、ホストコンピュータHからデータ圧縮され
た画像データPDを受信して、これを解凍しながらビデ
オ信号VDに変換して印刷エンジン部8に供給するよう
にされており、受信した画像データPDを一時的に蓄積
する外部メモリ6には、データ圧縮された画像データP
Dが格納されるため、外部メモリ6の容量を小さくする
ことができる。
の動作モードをCPU外付けモードに設定することによ
り、ROM12,RAM14,CPU16を内部バスI
Bxから切り離して、アドレス・データ信号、ROM制
御信号、RAM制御信号、CPU制御信号に相当する信
号を外部端子を介して、ユーザロジック部10に入出力
することが可能なようにされている。
ば、ユーザロジック部10を、CPU16を介すること
なく、単体で動作させることができ、また、外部端子を
介してエミュレータ等を接続することもできる。
作を容易に検証することができ、ユーザロジック部10
単体のデバッグや、異常発生時における不良箇所(ユー
ザロジック部10又はユーザロジック部10以外のいず
れか)の特定を速やかに行うことができる。
ロジック部10には、独立した処理を行う各処理ブロッ
ク(ラインバッファ34,圧縮データ解凍回路32,外
部メモリとのインタフェース部,データ受信回路30)
の間にセレクタ36,38,40が設けられており、コ
ントローラ4の動作モードがCPU外付けモードに設定
されている時には、前段の処理ブロックからのデータを
入力する代わりに、外部端子を介して任意の外部データ
を入力して、自処理ブロックより前段の処理ブロックを
切り離した状態での動作確認が可能なようにされてい
る。
ば、ラインバッファ34単体の動作、ラインバッファ3
4及び圧縮データ解凍回路32からなる部分の動作、デ
ータ受信回路30以外からなる部分の動作を順を追って
検証することにより、各処理ブロック毎に異常の有無を
確認することができ、ユーザロジック部10内のデバッ
グや、ユーザロジック部10内で異常が発生した場合
に、その原因となる処理ブロックを速やかに特定するこ
とができる。
は、ROM外付けモードに設定することにより、内部バ
スIBxからROM12のみを切り離し、アドレス・デ
ータ信号、ROM制御信号に相当する外部信号を外部端
子を介してユーザロジック部10やCPU16に入出力
できるようにされている。
に変更されるデバッグ時には、書換えの容易な外部のメ
モリにプログラムを格納して動作させ、デバッグを終了
した時点で、内蔵されれたROM12にプログラムを書
き込むようにすることにより、効率よくデバッグを行う
ことができる。
作モードをROM外付けモード、又はCPU外付けモー
ドに設定した時に、アドレス・データ信号,ROM制御
信号,RAM制御信号,CPU制御信号に相当する外部
信号を入出力するための外部端子は、通常モードでは、
ユーザロジック部10からの汎用I/O信号を入出力す
るために使用され、兼用端子とされている。
ば、外部信号の入出力のみを行う専用端子を設ける場合
に比べて、外部端子の総数を少なくすることができ、延
いては、チップサイズを小型化することができる。
リンタの全体構成、及びASICの内部構成を表すブロ
ック図である。
図である。
リ 8…印刷エンジン部 10…ユーザロジック部 12…
ROM 14…RAM 16…CPU18,20…バスコントロ
ール回路 22,24,26…セレクタ 30…データ受信回路 32…圧縮データ解凍回路 34…ラインバッファ 36,38,40…セレクタ 42…レジスタ 44…
デコーダ GB0〜GB2…外部バス IBU0〜IBU2…汎用
IOバス B11…ROMバス IB11…内部ROMバス B12…RAMバス IB12…内部RAMバス B13…CPUバス IB13…内部CPUバス
Claims (5)
- 【請求項1】 内部バスを介して相互に接続されたCP
U,ROM,RAM,及び使用者が任意に論理回路をプ
ログラム可能なユーザロジック部を内蔵する半導体集積
回路において、 外部からの設定に従って、上記ユーザロジック部と上記
ROMとの間の信号の入出力を禁止する第1の禁止手段
と、 外部からの設定に従って、上記ユーザロジック部と上記
CPU及び上記ROM並びにRAMの両メモリとの間の
信号の入出力を禁止する第2の禁止手段と、外部からの設定に従って、 前記第1の禁止手段の動作と
第2の禁止手段の動作と両禁止手段が作用しない通常の
動作とのいずれかを選択する切換手段と、 上記第2の禁止手段によって禁止される信号と同等の外
部信号を、上記ユーザロジック部に入出力することが可
能な外部端子と、 を備えたことを特徴とする半導体集積回路。 - 【請求項2】 上記第2の禁止手段により上記ユーザロ
ジック部と上記CPU及び上記ROM並びにRAMの両
メモリとの間の信号の入出力が禁止されていない時に
は、上記外部端子を介して入出力される信号を、上記外
部信号以外の入出力信号として上記ユーザロジック部に
入出力する信号切換手段を設けたことを特徴とする請求
項1に記載の半導体集積回路。 - 【請求項3】 上記ユーザロジック部は、前段からのデ
ータを順次入力して所定の処理を実行する複数の処理ブ
ロックからなり、 各処理ブロック間には、外部からの設定に従って、前段
の処理ブロックからの内部データ、或は上記外部端子を
介して入力される外部データのいずれかを選択して、次
段の処理ブロックに供給する選択手段を設けたことを特
徴とする請求項1または請求項2に記載の半導体集積回
路。 - 【請求項4】 請求項3に記載の半導体集積回路におい
て、 上記処理ブロックとして、 画像データを受信し、該画像データを当該半導体集積回
路に外付けされる外部メモリへ転送するデータ受信回路
と、 上記外部メモリに格納された画像データを読み込んでシ
リアルデータに変換して出力するラインバッファと、 を備え、画像形成装置のコントローラとして使用される
ことを特徴とする半導体集積回路。 - 【請求項5】 請求項3に記載の半導体集積回路におい
て、 上記処理ブロックとして、 圧縮された画像データを受信し、該画像データを当該半
導体集積回路に外付けされる外部メモリへ転送するデー
タ受信回路と、 上記外部メモリに格納された画像データを読み込んで、
圧縮前の画像データに復元するデータ復元回路と、 該データ復元回路にて復元されたデータを取り込んでシ
リアルデータに変換して出力するラインバッファと、 を備え、画像形成装置のコントローラとして使用される
ことを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16964396A JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
US08/885,728 US5978943A (en) | 1996-06-28 | 1997-06-30 | Application specified integrated circuit with user programmable logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16964396A JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1021106A JPH1021106A (ja) | 1998-01-23 |
JP3484296B2 true JP3484296B2 (ja) | 2004-01-06 |
Family
ID=15890292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16964396A Expired - Lifetime JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5978943A (ja) |
JP (1) | JP3484296B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1997
- 1997-06-30 US US08/885,728 patent/US5978943A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
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