JP3353877B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置に関す
る。

【０００２】

【従来の技術】従来、ディジタル信号処理の分野の拡大
に伴いＤＳＰ（ディジタル信号プロセッサ）と呼ばれる
ＬＳＩが様々な機器に搭載されている。ＤＳＰはディジ
タル信号に対する数値演算を高効率で実行するため、１
マシンサイクルで複数ワード（多くは２ワード）のデー
タをメモリから読み出す機構を有するのが一般的であ
る。一方、ＣＰＵ（中央演算処理装置）はＤＳＰととも
に機器に搭載され、ＤＳＰを含む各種周辺回路の制御を
行う。ＣＰＵは各種条件判断、論理演算を行うのが主で
あるためメモリからのデータ読み出しは１マシンサイク
ルで１ワードのものが一般的である。

【０００３】以下、図７を参照して、ＤＳＰがメモリか
らデータを読み出す動作を説明する。

【０００４】制御部３０１には命令（不図示）が入力さ
れる。制御部３０１に入力された命令が２つのメモリ３
１０、３２０からデータを読み出すことを指示するもの
である場合には、制御部３０１はアドレス生成部３１５
に２系統のアドレス３１７、３２７をメモリ３１０、３
２０に出力することを指示する。アドレス３１７は、メ
モリ３１０において読み出されるべきデータの位置を規
定する。アドレス３２７は、メモリ３２０において読み
出されるべきデータの位置を規定する。

【０００５】アドレス生成部３１５は、アドレス３１７
をメモリ３１０に出力し、アドレス３２７をメモリ３２
０に出力する。アドレス３１７は、例えば、値０００２
ｈを有する。アドレス３２７は、例えば、値０００３ｈ
を有する。ここで、「ｈ」はアドレスの値が１６進数で
表記されていることを表す。

【０００６】アドレス生成部３１５によって出力される
アドレス３１７、３２７の値は、００００ｈ番地からメ
モリ３１０、３２０の記憶容量に依存して定まる最大の
番地までの範囲内である。例えば、メモリ３１０の記憶
容量が１Ｋ語である場合には、アドレス生成部３１５
は、００００ｈ番地から０３ＦＦｈ番地までの範囲内の
アドレス３１７をメモリ３１０に出力する。

【０００７】制御部３０１は、メモリ３１０のリード信
号３１１をアクティブにし、かつ、メモリ３２０のリー
ド信号３２１をアクティブにする。

【０００８】リード信号３１１がアクティブである場合
には、メモリ３１０は、アドレス３１７によって指定さ
れる位置（例えば、０００２ｈ番地）に格納されている
データ３１８を演算部３３０に出力する。同様にして、
リード信号３２１がアクティブである場合には、メモリ
３２０は、アドレス３２７によって指定される位置（例
えば、０００３ｈ番地）に格納されているデータ３２８
を演算部３３０に出力する。

【０００９】演算部３３０は、データ３１８およびデー
タ３２８に対して演算を実行する。このようなＤＳＰに
よるメモリアクセスは、例えば、「ＭＮ１９２０シリー
ズＬＳＩ説明書」５−２４〜５−２９頁、松下電子工業
刊に記載されている。

【００１０】一方、ＣＰＵによるメモリアクセスは、上
述したように、１マシンサイクルで１ワードのものが一
般的である。ＣＰＵによるメモリの番地の指定方法は、
ＤＳＰによるメモリの番地の指定方法と異なっている。
すなわち、ＣＰＵは、１系統のアドレスを用いてアクセ
スすべきメモリの番地を指定する。このようなＣＰＵに
よるメモリアクセスは、例えば、「ＭＮ１０２００シリ
ーズＬＳＩ説明書」５７頁、松下電子工業刊に記載され
ている。

【００１１】また、ＬＳＩ微細加工技術の進歩は著しく
上記のようにメモリの番地指定の方法の異なるＣＰＵと
ＤＳＰとを１チップ上に集積することが可能となってい
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
ようにメモリの番地指定の方法が異なるＤＳＰとＣＰＵ
とを１チップに集積し、ＤＳＰとＣＰＵの双方がメモリ
３１０、３２０にアクセスすることを考えた場合、ＤＳ
Ｐがアクセス可能な２つのメモリ３１０、３２０のうち
いずれか一方はＣＰＵからアクセスできないという問題
点があった。メモリ３１０、３２０には、いずれも００
００ｈ番地からアドレスが割り付けられているため、Ｃ
ＰＵが番地指定できるメモリはメモリ３１０、３２０の
うちいずれか一方に限られるからである。

【００１３】さらに、ＣＰＵが２つのデータをメモリ
（例えば、メモリ３１０）に書き込んだ後、ＤＳＰがそ
のメモリに書き込まれた２つのデータを演算処理する場
合には、ＤＳＰはその２つのデータのうちの一方を他の
メモリ（例えば、メモリ３２０）に転送する必要があ
る。このような演算処理と無関係な処理を実行すること
により、ＤＳＰの性能が損なわれるおそれがあるという
問題点があった。

【００１４】本発明は、上記問題点に鑑みてなされたも
のであり、ＣＰＵが１系統のアドレスを生成し、かつ、
ＤＳＰが２系統のアドレスを生成する場合において、Ｃ
ＰＵとＤＳＰの双方から効率のよいメモリアクセスを実
現するメモリ装置を提供することを目的とする。

【００１５】また、本発明の他の目的は、プロセッサが
１系統のアドレスと２系統のアドレスを生成する場合に
おいて、効率のよいメモリアクセスを実現するメモリ装
置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明のメモリ装置は、
第１メモリと、第２メモリと、該第１メモリにおけるア
クセス位置を規定する第１アドレスと、該第２メモリに
おけるアクセス位置を規定する第２アドレスとを同じマ
シンサイクルで生成する第１プロセッサと、第３アドレ
スを生成する第２プロセッサと、該第１メモリに対する
アクセスを制御し、該第２メモリに対するアクセスを制
御するメモリ制御部であって、該第１アドレスまたは該
第２アドレスのいずれか一方を表すように該第３アドレ
スを変換するアドレス変換部を含んでいるメモリ制御部
とを備えており、これにより上記目的が達成される。

【００１７】前記アドレス変換部は、前記第３アドレス
の値から所定の値を減算することによって、前記第１ア
ドレスまたは前記第２アドレスのいずれか一方を表すよ
うに該第３アドレスを変換してもよい。

【００１８】前記アドレス変換部は、前記第３アドレス
の所定のビットを「１」にセットまたは「０」にリセッ
トすることによって、前記第１アドレスまたは前記第２
アドレスのいずれか一方を表すように該第３アドレスを
変換してもよい。

【００１９】前記第１プロセッサと前記第２プロセッサ
と前記制御部とは、単一の半導体チップ上に形成されて
もよい。

【００２０】前記第１メモリおよび前記第２メモリのそ
れぞれは、シングルポートメモリであってもよい。

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。

【００２６】（実施の形態１）図１は、本発明の実施の
形態１のメモリ装置１の構成を示す。メモリ装置１は、
メモリ１５０とメモリ１６０とを有している。メモリ１
５０とメモリ１６０のそれぞれはシングルポートメモリ
である。

【００２７】メモリ装置１は、ＣＰＵ１１０とＤＳＰ１
２０とメモリ制御部１４０とをさらに有している。

【００２８】ＣＰＵ１１０は、データバス１０５を介し
てメモリ１５０とメモリ１６０とに接続されている。

【００２９】ＣＰＵ１１０は、演算部１１２と、アドレ
ス生成部１１６と、制御部１１８とを有している。

【００３０】演算部１１２は、データバス１０５を介し
て入力されるデータを処理する。

【００３１】アドレス生成部１１６は、アドレス１１４
を生成する。アドレス１１４は、メモリ１５０において
アクセスすべき位置またはメモリ１６０においてアクセ
スすべき位置を規定する。アドレス１１４は、例えば、
１６ビットによって表される。

【００３２】制御部１１８は、読み出しまたは書き込み
を指示する制御信号１１７をメモリ制御部１４０に出力
する。また、制御部１１８は、演算部１１２とアドレス
生成部１１６とを制御する。

【００３３】ＤＳＰ１２０は、データバス１０５を介し
てメモリ１５０に接続されており、データバス１０６を
介してメモリ１６０に接続されている。

【００３４】ＤＳＰ１２０は、演算部１２２と、アドレ
ス生成部１２６と、制御部１２８とを有している。

【００３５】演算部１２２は、データバス１０５、１０
６を介して入力されるデータを処理する。

【００３６】アドレス生成部１２６は、２系統の独立し
たアドレス１２４、１２５を生成する。アドレス１２４
は、メモリ１５０においてアクセスすべき位置を規定す
る。アドレス１２５は、メモリ１６０においてアクセス
すべき位置を規定する。アドレス１２４、１２５のそれ
ぞれは、例えば、１６ビットによって表される。

【００３７】制御部１２８は、読み出しまたは書き込み
を指示する２系統の独立した制御信号１３４、１３５を
メモリ制御部１４０に出力する。また、制御部１２８
は、演算部１２２とアドレス生成部１２６とを制御す
る。

【００３８】メモリ制御部１４０は、メモリ１５０に対
するアクセスを制御し、メモリ１６０に対するアクセス
を制御する。メモリ制御部１４０は、アドレス１１４と
制御信号１１７とをＣＰＵ１１０から受け取り、アドレ
ス１２４、１２５と制御信号１３４、１３５とをＤＳＰ
１２０から受け取り、アドレス１５２と制御信号１５４
とをメモリ１５０に出力し、アドレス１６２と制御信号
１６４とをメモリ１６０に出力する。

【００３９】ＣＰＵ１１０が読み出しまたは書き込みを
指示する場合には、ＣＰＵ１１０の制御部１１８が制御
信号１１７をアクティブにする。

【００４０】制御信号１１７がアクティブである場合に
は、メモリ制御部１４０は、アドレス１１４を所定の変
換形式に従ってアドレス１５２またはアドレス１６２に
変換する。

【００４１】図２は、所定の変換形式の一例を示す。こ
の例では、メモリ１５０は１Ｋ語の記憶容量を有してお
り、メモリ１６０は２Ｋ語の記憶容量を有していると仮
定している。メモリ１５０とメモリ１６０のそれぞれに
は、アドレスが０番地から順次割り当てられている。

【００４２】図２に示されるように、アドレス１１４の
値が００００ｈ〜０３ＦＦｈの範囲内である場合には、
メモリ制御部１４０は、制御信号１５４をアクティブに
し、かつ、アドレス１１４をアドレス１５２としてメモ
リ１５０に出力する。ここで、アドレスの末尾の「ｈ」
はそのアドレスが１６進数で表記されていることを示
す。

【００４３】一方、アドレス１１４の値が０４００ｈ以
降の値である場合には、メモリ制御部１４０は、制御信
号１６４をアクティブにし、かつ、アドレス１１４の値
から所定の値０４００ｈを減算することによって得られ
る値をアドレス１６２としてメモリ１６０に出力する。

【００４４】ＤＳＰ１２０が読み出しまたは書き込みを
指示する場合には、ＤＳＰ１２０の制御部１２８が制御
信号１３４または制御信号１３５をアクティブにする。

【００４５】制御信号１３４がアクティブである場合に
は、メモリ制御部１４０は、制御信号１５４をアクティ
ブにし、かつ、アドレス１２４をアドレス１５２として
メモリ１５０に出力する。

【００４６】制御信号１３５がアクティブである場合に
は、メモリ制御部１４０は、制御信号１６４をアクティ
ブにし、かつ、アドレス１２５をアドレス１６２として
メモリ１６０に出力する。

【００４７】図３は、メモリ制御部１４０の構成を示
す。図３に示されるメモリ制御部１４０は、ＤＳＰ１２
０からのアクセス要求よりもＣＰＵ１１０からのアクセ
ス要求を優先的に受け付ける機能を有している。

【００４８】メモリ制御部１４０は、アドレス変換回路
６００と、選択回路６１０〜６４０とを含んでいる。

【００４９】制御信号１１７は、アドレス変換回路６０
０と、選択回路６１０〜６４０とに入力される。

【００５０】制御信号１１７がアクティブである場合に
は、アドレス変換回路６００は、アドレス１１４の値を
調べる。その結果、アドレス１１４の値が００００ｈ〜
０３ＦＦｈの範囲内である場合には、アドレス変換回路
６００は、制御信号６０１をアクティブにし、かつ、ア
ドレス１１４をアドレス６０３として選択回路６１０と
選択回路６２０とに出力する。アドレス１１４の値が０
４００ｈ以降の値である場合には、アドレス変換回路６
００は、制御信号６０２をアクティブにし、かつ、アド
レス１１４の値から所定の値０４００ｈを減算すること
によって得られる値をアドレス６０３として選択回路６
１０と選択回路６２０とに出力する。

【００５１】選択回路６１０は、制御信号１１７がアク
ティブである場合にはアドレス６０３を選択的に出力
し、そうでない場合にはアドレス１２４を選択的に出力
する。選択回路６１０の出力は、アドレス１５２として
メモリ１５０に出力される。

【００５２】選択回路６２０は、制御信号１１７がアク
ティブである場合にはアドレス６０３を選択的に出力
し、そうでない場合にはアドレス１２５を選択的に出力
する。選択回路６２０の出力は、アドレス１６２として
メモリ１６０に出力される。

【００５３】選択回路６３０は、制御信号１１７がアク
ティブである場合には制御信号６０１を選択的に出力
し、そうでない場合には制御信号１３４を選択的に出力
する。選択回路６３０の出力は、制御信号１５４として
メモリ１５０に出力される。

【００５４】選択回路６４０は、制御信号１１７がアク
ティブである場合には制御信号６０２を選択的に出力
し、そうでない場合には制御信号１３５を選択的に出力
する。選択回路６４０の出力は、制御信号１６４として
メモリ１６０に出力される。

【００５５】図４は、メモリ制御部１４０ａの構成を示
す。メモリ制御部１４０ａは、図３に示されるメモリ制
御部１４０に置換され得る。また、ＣＰＵ１１０からの
アクセス要求とＤＳＰ１２０からのアクセス要求とを調
停する調停回路７００が設けられている。

【００５６】調停回路７００は、制御信号１１７、１３
４および１３５に応じて、制御信号７１７を出力する。
ＣＰＵ１１０からのアクセス要求を優先する場合には、
調停回路７００は制御信号７１７をアクティブにする。
ＤＳＰ１２０からのアクセス要求を優先する場合には、
調停回路７００は制御信号７１７をアクティブにしな
い。

【００５７】メモリ制御部１４０ａの構成は、制御信号
１１７の代わりに制御信号７１７が選択回路６１０〜６
４０に入力される点を除いて、メモリ制御部１４０の構
成と同一である。従って、同一の構成要素には同一の参
照番号を付し、その説明を省略する。

【００５８】以下、メモリ装置１の動作を説明する。

【００５９】（１）ＤＳＰ１２０がメモリ１５０の００
０２ｈ番地に格納されたデータとメモリ１６０の０００
３ｈ番地に格納されたデータとを読み出す動作は、以下
に示すとおりである。

【００６０】ステップ１：制御部１２８は、読み出しを
指示するアクティブな制御信号１３４、１３５をメモリ
制御部１４０に出力する。アドレス生成部１２６は、値
０００２ｈを有するアドレス１２４をメモリ制御部１４
０に出力し、値０００３ｈを有するアドレス１２５をメ
モリ制御部１４０に出力する。

【００６１】ステップ２：メモリ制御部１４０は、制御
信号１３４、１３５がいずれもアクティブであるので、
アドレス１２４をアドレス１５２としてメモリ１５０に
出力し、アドレス１２５をアドレス１６２としてメモリ
１６０に出力する。また、メモリ制御部１４０は、読み
出しを指示するアクティブな制御信号１５４をメモリ１
５０に出力し、読み出しを指示するアクティブな制御信
号１６４をメモリ１６０に出力する。その結果、メモリ
１５０の０００２ｈ番地からデータが読み出され、メモ
リ１６０の０００３ｈ番地からデータが読み出される。
メモリ１５０の０００２ｈ番地から読み出されたデータ
は、データバス１０５を介して演算部１２２に入力され
る。メモリ１６０の０００３ｈ番地から読み出されたデ
ータは、データバス１０６を介して演算部１２２に入力
される。

【００６２】（２）ＣＰＵ１１０がメモリ１５０の００
０２ｈ番地に格納されたデータを読み出す動作は、以下
に示すとおりである。

【００６３】ステップ１：制御部１１８は、読み出しを
指示するアクティブな制御信号１１７をメモリ制御部１
４０に出力する。アドレス生成部１１６は、値０００２
ｈを有するアドレス１１４をメモリ制御部１４０に出力
する。

【００６４】ステップ２：メモリ制御部１４０は、制御
信号１１７がアクティブであり、かつ、アドレス１１４
が００００ｈ〜０３ＦＦＦｈの範囲内であるので、アド
レス１１４をアドレス１５２としてメモリ１５０に出力
し、読み出しを指示するアクティブな制御信号１５４を
メモリ１５０に出力する。その結果、メモリ１５０の０
００２ｈ番地からデータが読み出される。メモリ１５０
の０００２ｈ番地から読み出されたデータは、データバ
ス１０５を介して演算部１１２に入力される。

【００６５】（３）ＣＰＵ１１０がメモリ１６０の００
０３ｈ番地に格納されたデータを読み出す動作は、以下
に示すとおりである。

【００６６】ステップ１：制御部１１８は、読み出しを
指示するアクティブな制御信号１１７をメモリ制御部１
４０に出力する。アドレス生成部１１６は、値０４０３
ｈを有するアドレス１１４をメモリ制御部１４０に出力
する。

【００６７】ステップ２：メモリ制御部１４０は、制御
信号１１７がアクティブであり、かつ、アドレス１１４
が０４００ｈ以降の値であるので、アドレス１１４の値
０４０３ｈから所定の値０４００ｈを減算することによ
って得られる値０００３ｈをアドレス１６２としてメモ
リ１６０に出力し、読み出しを指示するアクティブな制
御信号１６４をメモリ１６０に出力する。その結果、メ
モリ１６０の０００３ｈ番地からデータが読み出され
る。メモリ１６０の０００３ｈ番地から読み出されたデ
ータは、データバス１０５を介して演算部１１２に入力
される。

【００６８】このように、ＣＰＵ１１０のアドレス生成
部１１６によって生成されるアドレス１１４の値が特定
の範囲内にあるか否かに応じて、メモリ制御部１４０
は、アドレス１１４をアドレス１５２またはアドレス１
６２に変換し、制御信号１５４、１６４の一方をアクテ
ィブにする。これにより、１系統のアドレス１１４を用
いて２系統のメモリ１５０、１６０をアクセスすること
が可能となる。

【００６９】（実施の形態２）図５は、本発明の実施の
形態２のメモリ装置２の構成を示す。メモリ装置２は、
メモリ５５０とメモリ５６０とを有している。メモリ５
５０とメモリ５６０のそれぞれはデュアルポートメモリ
である。

【００７０】メモリ装置２は、ＣＰＵ１１０とＤＳＰ１
２０とメモリ制御部１４０ｂとをさらに有している。

【００７１】ＣＰＵ１１０とＤＳＰ１２０の構成は、図
１に示されるそれらの構成と同一である。ＣＰＵ１１０
は、データバス５０５を介してメモリ５５０とメモリ５
６０とに接続されている。ＤＳＰ１２０は、データバス
１０５を介してメモリ５５０に接続されており、データ
バス１０６を介してメモリ５６０に接続されている。

【００７２】ＣＰＵ１１０が読み出しまたは書き込みを
指示する場合には、ＣＰＵ１１０の制御部１１８が制御
信号１１７をアクティブにする。

【００７３】制御信号１１７がアクティブである場合に
は、メモリ制御部１４０ｂは、アドレス１１４を所定の
変換形式に従ってアドレス５５２またはアドレス５６２
に変換する。その所定の変換形式は、例えば、図２に示
される。

【００７４】アドレス１１４の値が００００ｈ〜０３Ｆ
Ｆｈの範囲内である場合には、メモリ制御部１４０ｂ
は、制御信号５５４をアクティブにし、かつ、アドレス
１１４をアドレス５５２としてメモリ５５０に出力す
る。

【００７５】制御信号５５４がアクティブである場合に
は、メモリ５５０は、アドレス５５２によって指定され
る位置に対してデータバス５０５を介してデータを入出
力する。

【００７６】一方、アドレス１１４の値が０４００ｈ以
降の値である場合には、メモリ制御部１４０ｂは、制御
信号５６４をアクティブにし、かつ、アドレス１１４の
値から所定の値０４００ｈを減算することによって得ら
れる値をアドレス５６２としてメモリ５６０に出力す
る。

【００７７】制御信号５６４がアクティブである場合に
は、メモリ５６０は、アドレス５６２によって指定され
る位置に対してデータバス５０５を介してデータを入出
力する。

【００７８】制御信号１１７がアクティブでない場合に
は、メモリ制御部１４０ｂは、制御信号５５４をアクテ
ィブにせず、かつ、制御信号５６４をアクティブにしな
い。

【００７９】ＤＳＰ１２０が読み出しまたは書き込みを
指示する場合には、ＤＳＰ１２０の制御部１２８が制御
信号１３４または制御信号１３５をアクティブにする。

【００８０】制御信号１３４がアクティブである場合に
は、メモリ５５０は、アドレス１２４によって指定され
る位置に対してデータバス１０５を介してデータを入出
力する。

【００８１】制御信号１３５がアクティブである場合に
は、メモリ５６０は、アドレス１２５によって指定され
る位置に対してデータバス１０６を介してデータを入出
力する。

【００８２】このように、ＣＰＵ１１０のアドレス生成
部１１６によって生成されるアドレス１１４の値が特定
の範囲内にあるか否かに応じて、メモリ制御部１４０ｂ
は、アドレス１１４をアドレス５５２またはアドレス５
６２に変換し、制御信号５５４、５６４の一方をアクテ
ィブにする。これにより、１系統のアドレス１１４を用
いて２系統のメモリ５５０、５６０をアクセスすること
が可能となる。

【００８３】（実施の形態３）図６は、本発明の実施の
形態３のメモリ装置３の構成を示す。メモリ装置３は、
メモリ１５０とメモリ１６０とを有している。メモリ１
５０とメモリ１６０のそれぞれはシングルポートメモリ
である。

【００８４】メモリ装置３は、プロセッサ８２０とメモ
リ制御部８４０とをさらに有している。プロセッサ８２
０は、データバス８０５を介してメモリ１５０とメモリ
１６０とに接続されている。また、プロセッサ８２０
は、データバス１０５を介してメモリ１５０に接続され
ており、データバス１０６を介してメモリ１６０に接続
されている。

【００８５】プロセッサ８２０は、演算部８２２と、ア
ドレス生成部８２６と、制御部８２８とを有している。

【００８６】演算部８２２は、データバス１０５、１０
６を介して入力されるデータを処理する。

【００８７】アドレス生成部８２６は、アドレス８１４
を生成する。アドレス８１４は、メモリ１５０において
アクセスすべき位置またはメモリ１６０においてアクセ
スすべき位置を規定する。また、アドレス生成部８２６
は、アドレス１２４、１２５を生成する。アドレス１２
４は、メモリ１５０においてアクセスすべき位置を規定
する。アドレス１２５は、メモリ１６０においてアクセ
スすべき位置を規定する。

【００８８】制御部８２８は、制御信号８１７、１３
４、１３５をメモリ制御部８４０に出力する。また、制
御部８２８は、演算部８２２とアドレス生成部８２６と
を制御する。

【００８９】メモリ制御部８４０の構成は、制御信号１
１７の代わりに制御信号８１７が入力され、アドレス１
１４の代わりにアドレス８１４が入力される点を除い
て、図１に示されるメモリ制御部１４０の構成と同一で
ある。

【００９０】メモリ１５０、１６０から読み出されたデ
ータをデータバス８０５を介して制御部８２８に入力す
る場合には、制御部８２８は、制御信号８１７をアクテ
ィブにし、かつ、アドレス生成部８２６がアドレス８１
４を生成するようにアドレス生成部８２６を制御する。

【００９１】制御信号８１７がアクティブである場合に
は、メモリ制御部８４０は、アドレス８１４を所定の変
換形式に従ってアドレス１５２またはアドレス１６２に
変換する。その所定の変換形式は、例えば、図２に示さ
れる。

【００９２】アドレス８１４の値が００００ｈ〜０３Ｆ
Ｆｈの範囲内である場合には、メモリ制御部８４０は、
制御信号１５４をアクティブにし、かつ、アドレス８１
４をアドレス１５２としてメモリ１５０に出力する。一
方、アドレス８１４の値が０４００ｈ以降の値である場
合には、メモリ制御部８４０は、制御信号１６４をアク
ティブにし、かつ、アドレス８１４の値から所定の値０
４００ｈを減算することによって得られる値をアドレス
１６２としてメモリ１６０に出力する。

【００９３】制御部８２８は、メモリ１５０、１６０か
ら読み出されたデータを命令として解読する。

【００９４】メモリ１５０、１６０から読み出されたデ
ータをデータバス１０５、１０６を介して演算部８２２
に入力する場合、または、演算部８２２から出力された
データをデータバス１０５、１０６を介してメモリ１５
０、１６０に書き込む場合には、制御部８２８は、制御
信号１３４または制御信号１３５をアクティブにし、か
つ、アドレス生成部８２６がアドレス１２４またはアド
レス１２５を生成するようにアドレス生成部８２６を制
御する。

【００９５】制御信号１３４がアクティブである場合に
は、メモリ制御部８４０は、制御信号１５４をアクティ
ブにし、かつ、アドレス１２４をアドレス１５２として
メモリ１５０に出力する。

【００９６】制御信号１３５がアクティブである場合に
は、メモリ制御部８４０は、制御信号１６４をアクティ
ブにし、かつ、アドレス１２５をアドレス１６２として
メモリ１６０に出力する。

【００９７】このように、アドレス生成部８２６によっ
て生成されるアドレス８１４の値が特定の範囲内にある
か否かに応じて、メモリ制御部８４０は、アドレス８１
４をアドレス１５２またはアドレス１６２に変換し、制
御信号１５４、１６４の一方をアクティブにする。これ
により、１系統のアドレス８１４を用いて２系統のメモ
リ１５０、１６０をアクセスすることが可能となる。

【００９８】なお、上述した実施の形態１〜３では、ア
ドレス変換は、アドレス１１４（またはアドレス８１
４）の値から所定の値０４００ｈを減算することによっ
て行われる。しかし、この所定の値は０４００ｈに限定
されない。この所定の値は、メモリ１５０（またはメモ
リ５５０）またはメモリ１６０（またはメモリ５６０）
の記憶容量以上である限り、任意の値をとり得る。

【００９９】また、アドレス変換は、アドレス１１４
（またはアドレス８１４）の値から所定の値を減算する
という演算以外の演算によっても達成され得る。例え
ば、アドレス１１４（またはアドレス８１４）の値が予
め決められた範囲内にある場合には、アドレス１１４
（またはアドレス８１４）の特定のビットを「１」にセ
ットあるいは「０」にリセットするようにしてもよい。
例えば、アドレス１１４（またはアドレス８１４）が値
０４０３ｈを有する場合には、アドレス１１４（または
アドレス８１４）のビット１０をリセットすることによ
り、アドレス１１４（またはアドレス８１４）の値を０
００３ｈに変換することができる。

【０１００】また、アドレス１１４（またはアドレス８
１４）、アドレス１２４、アドレス１２５、アドレス１
５２（またはアドレス５５２）、アドレス１６２（また
はアドレス５６２）のビット幅は、上述した実施の形態
に限定されるものではないことは言うまでもない。

【０１０１】

【発明の効果】本発明のメモリ装置によれば、第１プロ
セッサによって第１メモリにおけるアクセス位置を規定
する第１アドレスと、第２メモリにアクセス位置を規定
する第２アドレスとが生成される。第１アドレスに基づ
いて第１メモリがアクセスされ、第２アドレスに基づい
て第２メモリがアクセスされる。また、第２プロセッサ
によって第３アドレスが生成される。第３アドレスはア
ドレス変換部によって変換される。変換された第３アド
レスに基づいて、第１メモリまたは第２メモリがアクセ
スされる。

【０１０２】このように、２系統のアドレス（第１アド
レスおよび第２アドレス）に基づいて第１メモリまたは
第２メモリをアクセスし、かつ、１系統のアドレス（第
３アドレス）に基づいて第１メモリまたは第２メモリを
アクセスすることが可能となる。これにより、第１プロ
セッサおよび第２プロセッサの双方から効率のよいメモ
リアクセスを行うことが可能となる。

【０１０３】

【図面の簡単な説明】

【図１】本発明の実施の形態１のメモリ装置１の構成を
示す図である。

【図２】アドレス１１４を変換するために使用される所
定の変換形式の一例を示す図である。

【図３】メモリ制御部１４０の構成を示す図である。

【図４】メモリ制御部１４０ａの構成を示す図である。

【図５】本発明の実施の形態２のメモリ装置２の構成を
示す図である。

【図６】本発明の実施の形態３のメモリ装置３の構成を
示す図である。

【図７】従来のＤＳＰの構成を示す図である。

【符号の説明】

１０５、１０６ データバス １１０ ＣＰＵ １２０ ＤＳＰ １１２、１２２ 演算部 １１６、１２６ アドレス生成部 １１８、１２８ 制御部 １１４、１２４、１２５、１５２、１５４、５５２、５
６２ アドレス １１７、１３４、１３５、１６２、１６４、５５４、５
６４ 制御信号 １４０、１４０ａ、１４０ｂ、８４０ メモリ制御部 １５０、１６０、５５０、５６０ メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−297594（ＪＰ，Ａ) 特開 平２−122343（ＪＰ，Ａ) 特開 平１−277954（ＪＰ，Ａ) Ｊ．Ｔｈｏｍａｓ，ＳＨＡＲＥＤ Ｍ ＥＭＯＲＹ ＡＤＤＲＥＳＳＩＮＧ Ｓ ＹＳＴＥＭ，ＩＢＭ Ｔｅｃｈｎｉｃａ ｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ ｔｉｎ，米国，1964年10月，Ｖｏｌ. ７，Ｎｏ．５，ｐ．352−353 和島正章，20ビット浮動小数点ＤＳＰ ＨＤ81820（ＤＳＰ−Ｅ）と画像処理 用ＤＳＰ ＨＤ81831（ＤＳＰ−Ｉ）の 概要，別冊インターフェース ＤＳＰを 使いこなす，日本，ＣＱ出版社，1989年 ８月 １日，ｐ．205−218 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/36 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 15/16 - 15/177 G06F 15/78 G06F 17/10

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１メモリと、 第２メモリと、 該第１メモリにおけるアクセス位置を規定する第１アド
   レスと、該第２メモリにおけるアクセス位置を規定する
   第２アドレスとを同じマシンサイクルで生成する第１プ
   ロセッサと、 第３アドレスを生成する第２プロセッサと、 該第１メモリに対するアクセスを制御し、該第２メモリ
   に対するアクセスを制御するメモリ制御部であって、該
   第１アドレスまたは該第２アドレスのいずれか一方を表
   すように該第３アドレスを変換するアドレス変換部を含
   んでいるメモリ制御部とを備えたメモリ装置。
2. 【請求項２】 前記アドレス変換部は、前記第３アドレ
   スの値から所定の値を減算することによって、前記第１
   アドレスまたは前記第２アドレスのいずれか一方を表す
   ように該第３アドレスを変換する、請求項１に記載のメ
   モリ装置。
3. 【請求項３】 前記アドレス変換部は、前記第３アドレ
   スの所定のビットを「１」にセットまたは「０」にリセ
   ットすることによって、前記第１アドレスまたは前記第
   ２アドレスのいずれか一方を表すように該第３アドレス
   を変換する、請求項１に記載のメモリ装置。
4. 【請求項４】 前記第１プロセッサと前記第２プロセッ
   サと前記制御部とは、単一の半導体チップ上に形成され
   る、請求項１に記載のメモリ装置。
5. 【請求項５】 前記第１メモリおよび前記第２メモリの
   それぞれは、シングルポートメモリである、請求項１に
   記載のメモリ装置。