JPH08115292A - インタフェースボード及び命令処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ローカルＣＰＵを必要とせず、しかもシステ
ム全体の性能を低下させないインタフェースボードを得
る。 【構成】 インタフェースボード２ａは命令処理装置１
１、ボードバス４、デバイス６，７，８を備えている。
また、命令処理装置は拡張バス３に載る命令を選別して
各デバイスに与える。この選別は各デバイスに対応した
アドレスに基づいて行われ、これらはインタフェースボ
ード２ａ全体として割り当てられたアドレス空間に属す
る。 【効果】 ボードバス４を用いることによって拡張バス
３はインタフェースボード２ａ上だけでのデータの転送
からの影響を受けない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パーソナル・コンピ
ュータやワークステーションに各種の周辺装置（ハード
ディスクやＣＤ−ＲＯＭ等のＳＣＳＩ機器や、ネットワ
ーク等）を接続するためのインタフェースボード及びこ
れを構成する命令処理装置に関するものである。

【０００２】

【従来の技術】一般的にパーソナルコンピュータやワー
クステーションは、周辺機器を接続するための拡張スロ
ットを有しており、これを介してメモリやハードディス
クの増設、ＣＤ−ＲＯＭの追加、ネットワークへの接続
等が行われている。例えば、ＳＣＳＩハードディスクを
増設する際には、拡張スロットへＳＣＳＩインタフェー
スを備えたインタフェースボードを装着し、ＳＣＳＩイ
ンタフェースを介してハードディスクが増設される。

【０００３】拡張スロットには拡張バスが与えられてお
り、インタフェースボードはこの拡張バスを介してパー
ソナルコンピュータやワークステーション本体のＣＰＵ
と接続される。拡張スロットの例としては、ＩＳＡ（In
dustrial Standard Association ）、ＥＩＳＡ（Extend
ed ISA）、ＭＣＡ（Micro Channel Association ）、Ｐ
ＣＩ（Peripheral Component Interconnect ）、ＳＢｕ
ｓ等が挙げられる。

【０００４】Ａ．（ａ−１）第１の従来技術：図１８は
従来のインタフェースボード２００ａの構成を示すブロ
ック図である。インタフェースボード２００ａはパーソ
ナルコンピュータやワークステーション上のホストＣＰ
Ｕ１と拡張バス３を介して接続されている。

【０００５】インタフェースボード２００ａはインタフ
ェースボード２００ａ上のバスであるボードバス４と、
ローカルＣＰＵ５と、デバイス６，７，８と、２ポート
ＲＡＭ９とを備えている。デバイス６，７，８はボード
バス４を介してローカルＣＰＵ５の制御を受ける。２ポ
ートＲＡＭ９は拡張バス３とボードバス４とを接続する
ために設けられ、ホストＣＰＵ１及びローカルＣＰＵ５
の両方から読み書き可能である。

【０００６】次にインタフェースボード２００ａの動作
について説明する。ホストＣＰＵ１は、インタフェース
ボード２００ａがなすべき処理に対応する各種のコマン
ドや送信すべきデータ等を、指令２ポートＲＡＭ９に書
き込む。ローカルＣＰＵ５は２ポートＲＡＭ９に書き込
まれたコマンドやデータを読み出す。そしてこのコマン
ドやデータに基づいてデバイス６，７，８を制御し、ホ
ストＣＰＵ１の指令する処理を実行する。

【０００７】逆に、ローカルＣＰＵ５は、デバイス６，
７，８の制御を行うことで各種コマンドの結果や受信デ
ータ等を取得し、２ポートＲＡＭ９に書き込む。ホスト
ＣＰＵ１は２ポートＲＡＭ９から各種コマンドの結果や
受信データ等を読み出して処理を行う。

【０００８】このようにインタフェースボード２００ａ
はそれ自身においてローカルＣＰＵ５を必要とするの
で、多量のハードウエア量が要求され、従って価格も高
価になるという問題点が生じていた。

【０００９】（ａ−２）第２の従来技術：図１９は他の
従来のインタフェースボード２００ｂの構成を示すブロ
ック図である。インタフェースボード２００ｂは第１の
従来技術において示されたインタフェースボード２００
ａとは異なり、ローカルＣＰＵ５を搭載しないことで第
１の従来技術において生じていた問題の解消を図ってい
る。

【００１０】インタフェースボード２００ｂにおいては
ボードバス４が拡張バス３と直接に接続されており、ボ
ードバス４は延長された拡張バス３として機能する。ボ
ード上のデバイス６，７，８はホストＣＰＵ１から直接
制御される。この様な構成を用いることにより、ローカ
ルＣＰＵ５、２ポートＲＡＭ９が不要となり、第１の従
来技術の問題点は軽減される。

【００１１】しかし、例えばデバイス６とデバイス７の
間でデータを転送する場合のように、インタフェースボ
ード２００ｂ上だけで転送されるデータも拡張バス３に
載る。従って第２の従来技術はパーソナルコンピュータ
やワークステーションを含めたシステム全体としての性
能の低下を招くという新たな問題点を招来する。

【００１２】（ａ−３）第３の従来技術：図２０は更に
他の従来のインタフェースボード２００ｃの構成を示す
ブロック図である。インタフェースボード２００ｃには
集積化されたデバイス１０を備えている。デバイス１０
は例えば図１８及び図１９に示されたデバイス６，７，
８を１つに集積したデバイスである。

【００１３】この様に構成することにより、ローカルＣ
ＰＵは勿論、ボードバス４も不要であるので、第１及び
第２の従来技術が有する問題点は解消される。しかし、
集積化にも限度があるので、これを超える大規模なイン
タフェースボードの構成は不可能である。そして、デバ
イスの集積化が不十分な場合には、インタフェースボー
ド２００ｃにおいて処理可能な機能が不十分となり、本
来インタフェースボードが実効すべき機能をもホストＣ
ＰＵ１に負担させることになる。これではホストＣＰＵ
１の負荷が増大するため、システム全体の性能が低下す
る、という問題を招来してしまう。

【００１４】

【発明が解決しようとする課題】以上に説明したよう
に、従来の技術では、インタフェースボードはそれ自身
においてローカルＣＰＵを必要とするので、多量のハー
ドウエア量が要求され、従って価格も高価になるという
問題点を有していた。

【００１５】そしてローカルＣＰＵを設けない場合には
システム全体の性能が低下する、という問題点があっ
た。

【００１６】この発明は上記の問題点を解決するために
なされたもので、ローカルＣＰＵを必要とせず、しかも
システム全体の性能を低下させないインタフェースボー
ド、及びこれを構成する命令処理装置を提供する事を目
的とする。

【００１７】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、拡張バスに接続されたインタフェース
ボードであって、（ａ）（ａ−１）前記拡張バスから与
えられ、第１及び第２の部分を有するアドレス空間に対
する命令を入力する入力部と、（ａ−２）前記命令が前
記第１及び前記第２の部分のいずれに対するものかを判
断する動作決定部と、（ａ−３）前記命令が前記第１の
部分に対するものである場合には前記命令を処理し、前
記命令が前記第２の部分に対するものであれば前記命令
を出力する動作選択部とを有する命令処理装置と、
（ｂ）前記第２の部分が割り当てられた記憶要素を有
し、前記第２の部分に対する前記命令に基づいて制御さ
れる少なくとも一つの被制御素子と（ｃ）前記被制御素
子と前記命令処理装置とを接続し、前記命令処理装置が
それのマスタとして機能するボードバスとを備える。

【００１８】この発明のうち請求項２にかかるものは、
請求項１記載のインタフェースボードであって、前記被
制御素子は、その有する前記記憶要素に対するアクセス
が完了したか否かを示すＲＥＡＤＹ信号を前記ボードバ
スに出力する。前記ＲＥＡＤＹ信号は前記動作選択部を
介して前記拡張バスに伝達される。前記命令の更新は、
前記ＲＥＡＤＹ信号が前記記憶要素に対するアクセスの
完了を示した後に実行される。

【００１９】この発明のうち請求項３にかかるものは、
請求項２記載のインタフェースボードであって、前記命
令処理装置は（ａ−４）前記動作選択部と前記ボードバ
スとの間に介在するラッチ回路を更に有する。そして前
記ラッチ回路は前記第２の部分に対応する前記命令をラ
ッチする。前記動作選択部は前記被制御素子から出力さ
れた前記ＲＥＡＤＹ信号のとる値に拘らず、前記命令が
ラッチされると前記拡張バスに前記ＲＥＡＤＹ信号に相
当する疑似ＲＥＡＤＹ信号を与える。前記命令の更新は
前記疑似ＲＥＡＤＹ信号が前記記憶要素に対するアクセ
スの完了を示した後に実行される。

【００２０】この発明のうち請求項４にかかるものは、
請求項１記載のインタフェースボードであって、（ｄ）
前記ボードバスに対して前記命令処理装置と共にマスタ
として機能する少なくとも一つのマスタ手段と、（ｅ）
前記命令処理装置及び前記マスタ手段のいずれに対し、
前記ボードバスの使用を許可するかを調停する調停手段
とを更に備える。

【００２１】この発明のうち請求項５にかかるものは、
請求項１記載のインタフェースボードであって、（ｄ）
前記ボードバスに対して前記命令処理装置と共にマスタ
として機能する少なくとも一つのマスタ手段を更に備え
る。そして前記命令処理装置は、自身及び前記マスタ手
段のいずれに対し、前記ボードバスの使用を許可するか
を調停する機能を有する。

【００２２】この発明のうち請求項６にかかるものは、
請求項１記載のインタフェースボードであって、前記被
制御素子は割り込み要求信号を発生し、これを前記命令
処理装置に与える。そして前記命令処理装置は（ａ−
４）前記割り込み要求信号に基づいてボード割り込み要
求信号を発生し、これを前記拡張バスに与える割り込み
要求手段を更に有する。

【００２３】この発明のうち請求項７にかかるものは、
請求項６記載のインタフェースボードであって、前記被
制御素子は（ｂ−１）割り込み要因を記憶する割り込み
要因レジスタを有する。そして前記割り込み要求信号は
前記割り込み要因レジスタの内容に基づいて発生する。

【００２４】この発明のうち請求項８にかかるものは、
（ａ）第１及び第２の部分を有するアドレス空間に対す
る命令を入力する入力部と、（ｂ）前記命令が前記第１
及び前記第２の部分のいずれに対するものかを判断する
動作決定部と、（ｃ）前記命令が前記第１の部分に対す
るものである場合には前記命令を処理し、前記命令が前
記第２の部分に対するものであれば前記命令を出力する
動作選択部とを備える命令処理装置である。

【００２５】この発明のうち請求項９にかかるものは、
請求項８記載の命令処理装置であって、前記命令処理装
置は、少なくとも一つの被制御素子が接続されたボード
バスに接続される。前記被制御素子は前記命令処理装置
を介して前記第２の部分に対する命令によって動作が制
御される。前記命令処理装置は前記ボードバスに対して
マスタとして機能する。前記ボードバスには、前記命令
処理装置と共に前記ボードバスに対してマスタとして機
能する少なくとも一つのマスタ手段が接続される。そし
て前記命令処理装置は、自身及び前記マスタ手段のいず
れに対し、前記ボードバスの使用を許可するかを調停す
る機能を有する。

【００２６】この発明のうち請求項１０にかかるもの
は、請求項９記載の命令処理装置であって、前記命令処
理装置は前記命令が載る拡張バスにも接続される。前記
被制御素子は割り込み要求信号を発生し、これを前記命
令処理装置に与える。そして前記命令処理装置は（ｄ）
前記割り込み要求信号に基づいてボード割り込み要求信
号を発生し、これを前記拡張バスに与える割り込み要求
手段を更に有する。

【００２７】

【作用】この発明のうち請求項１にかかるインタフェー
スボードにおいては、ローカルＣＰＵを必要とせず、し
かもボードバスが用いられる。

【００２８】この発明のうち請求項２にかかるインタフ
ェースボードにおいては、ＲＥＡＤＹ信号が被制御素子
のアクセスが完了したことを示さない限り、命令は更新
されない。

【００２９】この発明のうち請求項３にかかるインタフ
ェースボードにおいては、疑似ＲＥＡＤＹ信号が被制御
素子におけるアクセスの完了を疑似的に示す。

【００３０】この発明のうち請求項４及び請求項５にか
かるインタフェースボードにおいては、ボードバスの使
用をどのマスタに対して許可するかが調停される。

【００３１】この発明のうち請求項６にかかるインタフ
ェースボードにおいては、被制御素子に割り込み要求が
生じた場合、インタフェースボード全体としてのボード
割り込み要求が拡張バスに与えられる。

【００３２】この発明のうち請求項７にかかるインタフ
ェースボードにおいては、割り込み要求信号が活性化し
た被制御素子が有する割り込み要因レジスタを読み出す
ことにより、割り込み要因を知ることができる。

【００３３】この発明のうち請求項８にかかる命令処理
装置においては、命令処理装置が、自身が受ける命令の
アドレスを解析し、自身が処理すべき命令か、ボードバ
スに接続された他のデバイスが処理すべき命令か、によ
ってボードバスの活性化を制御する。

【００３４】この発明のうち請求項９にかかる命令処理
装置においては、ボードバスの使用をどのマスタに対し
て許可するかが調停される。

【００３５】この発明のうち請求項１０にかかる命令処
理装置においては、被制御素子に割り込み要求が生じた
場合、ボード割り込み要求が拡張バスに与えられる。

【００３６】

【実施例】

Ｂ．（ｂ−１）第１実施例：図１はこの発明の第１実施
例にかかるインタフェースボード２ａの構成を示すブロ
ック図である。インタフェースボード２ａは命令処理装
置１１、ボードバス４、デバイス６，７，８を備えてい
る。

【００３７】図２はホストＣＰＵ１が有するアドレス空
間１２、及びインタフェースボード２ａが割り当てられ
るアドレス空間１３を例示する図である。ホストＣＰＵ
１が出力する命令が有するアドレスは０ｈ〜ＦＦＦＦＦ
ｈ（「ｈ」は、その前に並ぶ数が１６進数であることを
示す）の中で設定される。これらの命令の内、インタフ
ェースボード２ａに対する命令の有するアドレスは、ア
ドレス空間１３（アドレス４００００ｈ〜４ＦＦＦＦＦ
ｈ）に設定されている。

【００３８】命令処理装置１１自身は記憶素子を有して
おり、これはアドレス空間１４（アドレス４００００ｈ
〜４１ＦＦＦｈ）に割り当てられる。しかし、インタフ
ェースボード２ａが割り当てられるアドレス空間１３は
これよりも大きく、更にアドレス４２０００ｈ〜４ＦＦ
ＦＦｈが割り当てられている。

【００３９】デバイス６，７，８は、そのいずれもがそ
れぞれの機能を実行するためのレジスタを有しており、
これらが割り当てられるアドレス空間は、アドレス空間
１３から選択される。具体的にはアドレス空間１３にお
いてデバイス６，７，８はそれぞれアドレス空間１５
（４２０００ｈ〜４５ＦＦＦｈ），１６（４６０００ｈ
〜４７ＦＦＦｈ），１７（４８０００ｈ〜４ＡＦＦＦ
ｈ）に割り当てられる。

【００４０】ホストＣＰＵ１は、拡張バス３へアドレス
空間１３に対応する命令を与えることによりインタフェ
ースボード２ａにアクセスする。命令処理装置１１は拡
張バス３に与えられた命令を受け、その命令がアドレス
４００００ｈ〜４１ＦＦＦｈに対応するものであれば自
身においてその命令を処理し、アドレス４２０００ｈ〜
４ＦＦＦＦｈに対応するものであればボードバス４を活
性化させて、その命令をボードバス４に伝える。

【００４１】従って、ホストＣＰＵ１からデバイス６へ
アクセスする場合にはアドレス空間１５を、デバイス７
へアクセスする場合にはアドレス空間１６を、デバイス
８へアクセスする場合にはアドレス空間１７を、そして
命令処理装置１１自体へアクセスする場合にはアドレス
空間１４を、各々使用する。

【００４２】図３は命令処理装置１１の構成を例示する
ブロック図である。命令処理装置１１はバス制御部１
９、記憶素子２０、インタフェースボード制御部２１を
備えている。バス制御部１９は拡張バス３を終端し、拡
張バス３に与えられた信号群を解析する。そして命令処
理装置１１内部のバスまたはボードバス４を活性化させ
る。記憶素子２０はレジスタやＲＡＭ等から構成され、
バス制御部１９と内部バス９１を介して命令処理装置１
１に接続される。インタフェースボード制御部２１は、
記憶素子２０から読み出される内容に従ってインタフェ
ースボード２ａの制御を行う。ここでインタフェースボ
ード制御部２１の制御の対象となるのはデバイス６，
７，８ではなく、インタフェースボード２ａが他にも備
えることのできる、例えば電源のＯＮ／ＯＦＦの表示等
を行う機能を有する装置である。

【００４３】拡張バス３にはアドレス信号群２２、デー
タ信号群２３、制御信号群２４が載せられる。また、ボ
ードバス４にはアドレス信号群２５、データ信号群２
６、制御信号群２７が載せられる。内部バス９１にはア
ドレス信号群２８、データ信号群２９、制御信号群３０
が載せられる。

【００４４】記憶素子２０とインタフェースボード制御
部２１との間で制御信号やデータの転送のため、信号群
３１が使用される。インタフェースボード制御部２１は
信号群３２を用いてインタフェースボード２ａを制御す
る。

【００４５】拡張バス３に載っていたアドレス信号群２
２、データ信号群２３、制御信号群２４は、バス制御部
１９において解析される。

【００４６】命令が対応しているアドレスが４００００
ｈ〜４１ＦＦＦｈであれば内部バス９１が活性化され、
アドレス信号群２２、データ信号群２３、制御信号群２
４は、それぞれアドレス信号群２８、データ信号群２
９、制御信号群３０として記憶素子２０へ伝達される。
これを受けて記憶素子２０はインタフェースボード制御
部２１との間で信号群３１のやりとりを行い、その結果
をデータ信号群２９、制御信号群３０としてバス制御部
１９に与える。そしてこれらはデータ信号群２３、制御
信号群２４として拡張バス３を介して図１に示されたホ
ストＣＰＵ１に与えられる。

【００４７】一方、命令が対応しているアドレスが４２
０００ｈ〜４ＦＦＦＦｈであれば、ボードバス４が活性
化され、アドレス信号群２２、データ信号群２３、制御
信号群２４は、それぞれアドレス信号群２５、データ信
号群２６、制御信号群２７としてボードバス４に載る。
そしてこれらの信号は図１に示されたデバイス６，７，
８へ伝達される。そして当該命令に対応する処理が命令
の対象となるデバイス（ターゲット）において実行され
ると、その結果がデータ信号群２６、制御信号群２７と
してボードバス４に載る。そしてこれらはバス制御部１
９を介してデータ信号群２３、制御信号群２４として拡
張バス３に載り、ホストＣＰＵ１に与えられる。

【００４８】図４はバス制御部１９ａの構成例を示すブ
ロック図であり、バス制御部１９ａは図３のバス制御部
１９として用いることができる。バス制御部１９は、拡
張バス制御部３３、ボードバス制御部３４、動作決定部
３５、動作選択部３６を備えている。拡張バス制御部３
３は拡張バス３の終端及び信号伝達のタイミングの制御
を行い、ボードバス制御部３４はボードバス４の終端及
び信号伝達のタイミングの制御を行う。また、動作決定
部３５は拡張バス３の信号を解析して動作を決定し、そ
して動作選択部３６は動作決定部３５の決定に従って実
際に動作を選択する。

【００４９】拡張バス制御部３３は拡張バス３に与えら
れたアドレス信号群２２、データ信号群２３、制御信号
群２４を、それぞれアドレス信号群３７ａ、データ信号
群３７ｂ、制御信号群３８として出力する。これらは動
作選択部３６へ伝えられると共に、動作決定に必要なア
ドレス信号群３７ａや制御信号群２４の一部（例えばリ
ード・ライトの制御、デバイスのエネーブル信号等）は
動作決定部３５へも伝えられる。

【００５０】動作決定部３５では、与えられた信号群を
元に、現在の拡張バス３のアクセスに対しどのように応
答するかを決定し、信号群３９を介して動作選択部３６
へ伝える。図５は動作決定部３５の決定の内容を例示す
る図である。アドレス４００００ｈ〜４１ＦＦＦｈにお
いては内部バス９１が、アドレス４２０００ｈ〜４ＦＦ
ＦＦｈにおいてはボードバス４が、各々活性化される。
その他のアドレス０ｈ〜３ＦＦＦＦｈ及び５００００ｈ
〜ＦＦＦＦＦｈにおいては、いずれのバスも活性化され
ない。

【００５１】動作選択部３６は、信号群３９の内容に従
って動作を選択する。図５に則って言えば、内部バス９
１を活性化するか、ボードバス４を活性化するか、ある
いはどちらのバスも活性化しないか、のいずれかの動作
が選択される。ボードバス４を活性化する際には、アド
レス信号群３７ａ、データ信号群３７ｂ、制御信号群３
８を、それぞれアドレス信号群４０、データ信号群４
１、制御信号群４２として出力する。そしてボードバス
制御部３４はこれらをそれぞれアドレス信号群２５、デ
ータ信号群２６、制御信号群２７として出力する。

【００５２】次に、拡張バス３及びボードバス４の動作
を、リード・ライト（書き込み、読み出し）を例に採っ
て説明する。

【００５３】図６はホストＣＰＵ１によるターゲット
（デバイス６，７，８がこれに対応し得る）への書き込
み動作を示すタイミングチャートである。拡張バス３に
はクロック信号ＣＬＫ１が与えられ、命令処理装置１１
には図３に示されるようにこれを受けるクロック発生器
が設けられている。クロック発生器はクロック信号ＣＬ
Ｋ１を受けてクロック信号ＣＬＫ２を生成する。クロッ
ク信号ＣＬＫ２はクロック信号ＣＬＫ１に対して遅れる
ことなくほぼ同相で２値の間を遷移する。クロック発生
器はＰＬＬ回路を用いて構成することもできる。

【００５４】クロック信号ＣＬＫ１，ＣＬＫ２はいずれ
も時刻ｔ１〜ｔ７において立ち上がり、これを契機とし
て種々の信号が変化する。

【００５５】図６においては、アドレス信号群２２とし
て信号ＡＤＤ１が、データ信号群２３として信号ＤＡＴ
Ａ１が、制御信号群２４の一つとして（書き込み信号や
読み取り信号等の、他の制御信号は省略して図示され
る）信号ＲＥＡＤＹ１が、アドレス信号群２５として信
号ＡＤＤ２が、データ信号群２６として信号ＤＡＴＡ２
が、制御信号群２７の一つとして（他は省略して図示さ
れる）信号ＲＥＡＤＹ２が、それぞれ示されている。信
号ＲＥＡＤＹ１，ＲＥＡＤＹ２はターゲットに対するア
クセスの完了を示す信号である。

【００５６】時刻ｔ１におけるクロック信号ＣＬＫ１の
立ち上がりを契機として、ホストＣＰＵ１は拡張バス３
上にアドレス信号ＡＤＤ１、及び書き込み信号を送るこ
とで、インタフェースボード２ａへのアクセスを開始す
る。これらの信号は、命令処理装置１１による動作決定
・選択の後、ボードバス４上にドライブされる（載せら
れる）。この動作により、インタフェースボード２ａ上
のデバイスの１つがターゲットとして選択される。

【００５７】ホストＣＰＵ１はアドレス信号ＡＤＤ１を
拡張バス３上にドライブすると、命令処理装置１１によ
ってこれに対応するアドレス信号ＡＤＤ２がボードバス
４にドライブされる。アドレス信号ＡＤＤ２はアドレス
信号ＡＤＤ１と論理的には同一であるが、若干のタイム
ラグが生じている。

【００５８】更に、時刻ｔ２におけるクロック信号ＣＬ
Ｋ１の立ち上がりを契機として、ホストＣＰＵ１は拡張
バス３上にデータ信号ＤＡＴＡ１をドライブする。これ
に基づきターゲットにはデータ信号ＤＡＴＡ２が伝えら
れる。しかし、もしターゲットがこのタイミングでアク
セスに応答できないのであれば、制御信号ＲＥＡＤＹ２
を非活性化して、それ以前になされたアクセスが完了し
ていないことを表示する。時刻ｔ２の近傍においてはア
クセスに応答できるため、時刻ｔ３においては制御信号
ＲＥＡＤＹ２が活性化された（“Ｈ”）ままになってい
る。

【００５９】そのため、時刻ｔ３において、ホストＣＰ
Ｕ１は以前のアクセスが完了したと認識し新たなアクセ
スを開始する。即ち値を更新してアドレス信号ＡＤＤ１
を拡張バス３にドライブする。この新たなアクセスを受
けたことにより、ターゲットは更にその後のアクセスに
直ちに応答することが不可能となる。そのため、時刻ｔ
４におけるクロック信号ＣＬＫ２の立ち上がりを契機と
して、ターゲットが信号ＲＥＡＤＹ２を非活性化
（“Ｌ”）する。この信号は命令処理装置１１を介して
拡張バス３に信号ＲＥＡＤＹ１としてドライブされ、拡
張バス３を介してホストＣＰＵ１に伝えられる。

【００６０】時刻ｔ４，ｔ５のいずれにおいても、信号
ＲＥＡＤＹ２が非活性化しているため、ホストＣＰＵ１
はアクセスを終了することができずに、ターゲットによ
る完了を待っている。但し、既に時刻ｔ４におけるクロ
ック信号ＣＬＫ１の立ち上がりを契機として新たにデー
タ信号ＤＡＴＡ１を拡張バスにドライブしている。その
ため、時刻ｔ５においてはボードバス４にデータ信号Ｄ
ＡＴＡ２が新たにドライブされている。

【００６１】その後、ターゲットはアクセスを完了する
ことができたため、時刻ｔ６におけるクロック信号ＣＬ
Ｋ２の立ち上がりを契機として信号ＲＥＡＤＹ２を活性
化する。これは信号ＲＥＡＤＹ１の活性化として拡張バ
ス３に伝達され、ホストＣＰＵ１に伝えられる。これを
認識したホストＣＰＵ１は、時刻ｔ７におけるクロック
信号ＣＬＫ１の立ち上がりを契機としてアクセスを完了
することができる。

【００６２】図７は読み出し動作を記述したタイミング
チャートである。時刻ｔ８におけるクロック信号ＣＬＫ
１の立ち上がりを契機として、ホストＣＰＵ１は拡張バ
ス３上にアドレス信号ＡＤＤ１、及び読み出し信号を送
ることで、インタフェースボード２ａへのアクセスを開
始する。これらの信号は、命令処理装置１１による動作
決定・選択の後、ボードバス４上にドライブされる。こ
の動作により、インタフェースボード２ａ上のデバイス
の１つがターゲットとして選択される。

【００６３】時刻ｔ９における信号ＲＥＡＤＹ２は活性
化しており、ターゲットは上記のアクセスを受け付け
る。そして信号ＤＡＴＡ２がボードバス４にドライブさ
れる。時刻ｔ１０においても信号ＤＡＴＡ２がボードバ
ス４に存在するが、ターゲットにおいては時刻ｔ１０に
おいてもアクセスが可能である。そのため制御信号ＲＥ
ＡＤＹ２は時刻ｔ１０においても活性化しており、これ
は制御信号ＲＥＡＤＹ１として拡張バス３上へドライブ
される。

【００６４】これを認識したホストＣＰＵ１は値を更新
してアドレス信号ＡＤＤ１を拡張バス３上に新たにドラ
イブする。これによってアドレス信号ＡＤＤ２の値もボ
ードバス４において更新される。この新たなアクセスに
よって、ターゲットは更にその後のアクセスには直ちに
応答できないため、時刻ｔ１１におけるクロック信号Ｃ
ＬＫ２の立ち上がりを契機として制御信号ＲＥＡＤＹ２
を非活性化する。

【００６５】そして時刻ｔ１２においてもまだターゲッ
トに対するアクセスはできず、時刻ｔ１３におけるクロ
ック信号ＣＬＫ２の立ち上がりを契機として制御信号Ｒ
ＥＡＤＹ２が活性化する。このようなクロック信号ＣＬ
Ｋ２の遷移は命令処理装置１１を介して拡張バス３へと
伝達され、制御信号ＲＥＡＤＹ１としてホストＣＰＵ１
に認識される。一方、更新されたアドレス信号ＡＤＤ２
に対応するデータ信号ＤＡＴＡ２がボードバス４に読み
出され、これも命令処理装置１１を介してデータ信号Ｄ
ＡＴＡ１として拡張バス３へと伝達される。

【００６６】ホストＣＰＵ１は上記の認識に基づいて、
時刻１４におけるクロック信号ＣＬＫ１の立ち上がりを
契機としてアドレス信号ＡＤＤ１の値を更新する。

【００６７】図８は、ホストＣＰＵ１からターゲット４
３に対するアクセスのシーケンスを記した模式図であ
る。ターゲット４３はインタフェースボード２ａ上のデ
バイス６，７，８から選択される。図６及び図７に示さ
れた書き込み、読み出しに従うと、１つのアクセスが終
了するためには〜の順に処理が行われることにな
る。このようにターゲットに与えられる命令は混乱する
ことなく順次処理されて行く。

【００６８】以上の様に、第１実施例によれば、ローカ
ルＣＰＵを必要とせず、大規模なインタフェースボード
を構成することができる。更に、ボードバス４を用いる
ことによって拡張バス３はインタフェースボード上だけ
でのデータの転送からの影響を受けない。従ってシステ
ム全体の性能を低下させないインタフェースボードを構
成することができる。

【００６９】また、命令処理装置１１が、自身が受ける
命令のアドレスを解析し、自身が処理すべき命令か、ボ
ードバス４に接続された他のデバイスが処理すべき命令
か、によってボードバス４の活性化を制御するので、上
記のインタフェースボードを構成することができる。

【００７０】（ｂ−２）第２実施例：図９はこの発明の
第２実施例にかかるバス制御部１９ｂの構成を示すブロ
ック図であり、バス制御部１９ｂは図３に示されたバス
制御部１９として用いることができる。

【００７１】バス制御部１９ｂは第１実施例において示
されたバス制御部１９ａに対してラッチ回路４７を追加
した構成を有している。但し、ラッチ回路４７を追加し
たことにより、動作決定部３５を動作決定部４５に、ま
たボードバス制御部３４をボードバス制御部４４に、そ
れぞれ置換した構成を有している。動作決定部４５は動
作決定部３５に対し、信号群４９を出力する点において
異なっている。また、ボードバス制御部４４はボードバ
ス制御部３４に対し、信号群４９の一部を受ける点にお
いて異なっている。信号群４９の残りはラッチ回路４７
に与えられる。

【００７２】動作選択部３６は第１実施例に示されたの
と同様の条件の下、アドレス信号群４０、データ信号群
４１、制御信号群４２を出力する。しかし、第２実施例
においてはこれらの信号群はラッチ回路４７においてラ
ッチされる場合がある。

【００７３】拡張バス３に載っていた命令が書き込み命
令であった場合、動作決定部４５はこれを検出し、信号
群４９の一部を介してラッチ回路４７を動作させる。ま
た動作決定部４５は信号群３９を用いて動作選択部４６
に対し、現在の拡張バス３からのアクセスに対し直ちに
応答するように指示する。これを受けて動作選択部４６
は、拡張バス制御部３３を介して拡張バス３に対して疑
似的に、あたかもターゲットからアクセスが完了したか
のように応答する。第１実施例に即して言えば信号ＲＥ
ＡＤＹ１に相当する疑似ＲＥＡＤＹ信号を拡張バス３に
ドライブする。

【００７４】一旦ラッチ回路４７にラッチされたアドレ
ス信号群４０、データ信号群４１、制御信号群４２は、
その後の適当な時期に、第１実施例に即して言えば信号
ＲＥＡＤＹ２が活性化した時点で、それぞれアドレス信
号群５０、データ信号群５１、制御信号群５２としてボ
ードバス制御部４４に与えられる。そしてボードバス制
御部４４は信号４９の一部に基づいて、所定のタイミン
グでアドレス信号群５０、データ信号群５１、制御信号
群５２をそれぞれアドレス信号群２５、データ信号群２
６、制御信号群２７としてボードバス４にドライブす
る。

【００７５】なお、命令処理装置１１が読み出し命令を
受けた場合には、ボードバス制御部４４は信号４９の一
部に基づいて、アドレス信号群４０、データ信号群４
１、制御信号群４２をそれぞれアドレス信号群２５、デ
ータ信号群２６、制御信号群２７としてボードバス４に
ドライブする。ラッチ回路４７によってラッチされるア
ドレス信号群５０、データ信号群５１、制御信号群５２
をボードバス４にドライブすると処理に時間がかかるた
めである。

【００７６】図１０は、ホストＣＰＵ１からターゲット
４３に対するアクセスのシーケンスを記した模式図であ
る。ここで一つのアクセスが終了するためには〜の
順に処理が行われることになる。図８と比較すれば明ら
かなように、命令処理装置１１に与えられた命令がボー
ドバス４上のデバイスに対する書き込み動作であった場
合、拡張バス３及びホストＣＰＵ１にとっては、ボード
バス４上での動作を待たずにアクセスを完了することが
できる。

【００７７】（ｂ−３）第３実施例：第３実施例におい
ては、ボードバス４に対しマスタとなるデバイスが命令
処理装置以外にも存在し、バス調停機能手段（BUS ARBI
TER ）が命令処理装置の外部に存在する場合の動作につ
いて説明される。

【００７８】図１１はこの発明の第３実施例にかかるイ
ンタフェースボード２ｂの構成を示すブロック図であ
る。インタフェースボード２ｂは第１及び第２実施例に
おいて示された命令処理装置１１と同様の機能を有する
命令処理装置５４ａ、ボードバス４、デバイス６，７，
８，５４ｂ，５４ｃ，５４ｄ、及びバス調停機能手段５
５を備えている。命令処理装置５４ａ、ボードバス４、
デバイス６，７，８の相互関係は第１実施例において説
明されたものと同様である。

【００７９】一方、命令処理装置５４ａ、デバイス５４
ｂ，５４ｃ，５４ｄはいずれもボードバス４に対しマス
タとなる。そしてこれらは互いに排他的にボードバス４
の使用権を獲得する。これらの使用権の割り当てはバス
調停機能手段５５によって行われる。

【００８０】信号ＢＲｅｑ１，ＢＲｅｑ２，ＢＲｅｑ
３，ＢＲｅｑ４は、それぞれ命令処理装置５４ａ、デバ
イス５４ｂ，５４ｃ，５４ｄがバス調停機能手段５５に
対し、ボードバス４の使用権を要求する使用権要求信号
である。バス調停機能手段５５はこれらに基づいて、応
答信号ＢＡｃｋ１，ＢＡｃｋ２，ＢＡｃｋ３，ＢＡｃｋ
４をそれぞれ命令処理装置５４ａ、デバイス５４ｂ，５
４ｃ，５４ｄに与える。

【００８１】バス調停機能手段５５は、ボードバス４に
対する使用権の要求が只１つであれば、直ちにボードバ
ス４の使用権をそのマスタに与え、複数の要求が同時に
起こった際には、決められたアルゴリズムに従って、例
えば順番にあるいは優先順位に従ってボードバス４の使
用権をマスタに許可する。ボードバス４の使用権を獲得
したマスタは、ボードバス４に対するアクセスを行い、
アクセスが完了した時点でボードバス４を解放する。

【００８２】命令処理装置５４ａが拡張バス３からのア
クセスを解析し、そのアクセスがボードバス４上に存在
するターゲットに対するアクセスであると判断した場
合、現在自分がバスの使用権を有している（ＢＡｃｋ＝
１）ならば、ボードバス４を解放する前に拡張バス３か
らのアクセスを完了させ、アクセス完了後にボードバス
４を解放する。ボードバス４の使用権を獲得していない
のであれば（ＢＡｃｋ＝０）、ボードバス４の使用権を
獲得するまで、拡張バス３からのアクセスを待ち状態に
する。

【００８３】このように、第３実施例によればインタフ
ェースボード２ｂ上にボードバス４のマスタとなりうる
デバイスが複数存在する場合にもボードバス４へのアク
セスが可能となる。

【００８４】勿論、第２実施例で説明されたバス制御部
１９ｂを、命令処理装置５４ａが備え、書き込み動作の
命令をラッチすることができる。

【００８５】（ｂ−４）第４実施例：第４実施例におい
ては、ボードバス４に対しマスタとなるデバイスが命令
処理装置以外にも存在し、バス調停機能手段が命令処理
装置の内部に存在する場合の動作について説明される。

【００８６】図１２はこの発明の第４実施例にかかるイ
ンタフェースボード２ｃの構成を示すブロック図であ
る。インタフェースボード２ｃは命令処理装置５６、ボ
ードバス４、デバイス６，７，８，５４ｂ，５４ｃ，５
４ｄ、を備えている。命令処理装置５６は第１乃至第３
実施例において示された命令処理装置１１、命令処理装
置５４ａと同様の機能に付加し、更に第３実施例におい
て示されたバス調停機能手段５５の機能をも有する。

【００８７】デバイス５４ｂ，５４ｃ，５４ｄがボード
バス４の使用権を要求する場合には、第３実施例と同様
にして使用権要求信号ＢＲｅｑ２，ＢＲｅｑ３，ＢＲｅ
ｑ４をそれぞれが出力する。これらは命令処理装置５６
に与えられる。一方、命令処理装置５６自身がボードバ
ス４に対して命令処理装置１１の有していた機能を働き
かける場合には、自分自身で使用権の調停を行う。

【００８８】即ち命令処理装置５６は、要求が１つであ
れば直ちにボードバス４の使用権を自身を含むそのマス
タに与え、複数の要求が同時に起こった際には決められ
たアルゴリズムに従って、例えば順番にあるいは優先順
位に従ってボードバス４の使用権を与える。ボードバス
４の使用権を獲得したマスタは、ボードバス４に対する
アクセスを行い、アクセスが完了した時点でボードバス
４を解放する。

【００８９】命令処理装置５６が拡張バス３からのアク
セスを解析した際に、そのアクセスがボードバス４上に
存在するターゲットに対するアクセスであると判断した
場合に調停機能が働く。自身以外のマスタであるデバイ
ス５４ｂ，５４ｃ，５４ｄにボードバス４の使用権を与
えずに自身が使用権を保有しており、かつこれらのデバ
イスから使用権の要求があった場合、自身が関与するア
クセスが完了した後で、ボードバス４の使用権をこれら
のデバイスのいずれか一つに与える。ボードバス４の使
用権をデバイス５４ｂ，５４ｃ，５４ｄの一つに与えて
いるのであれば、当該デバイスがボードバス４の使用権
を解放するまで拡張バス３からのアクセスを待ち状態に
する。

【００９０】したがって、第３実施例と同様の効果を得
ることができる。また、第２実施例で説明されたバス制
御部１９ｂを、命令処理装置５６が備え、書き込み動作
の命令をラッチすることができる。

【００９１】（ｂ−５）第５実施例：第５実施例におい
ては、インタフェースボード上に存在する各デバイスが
生成する割り込みを、命令処理装置がどのように処理し
てホストＣＰＵに伝えるかという技術が説明される。

【００９２】図１３はこの発明の第５実施例にかかるイ
ンタフェースボード２ｄの構成を示すブロック図であ
る。インタフェースボード２ｄは、第１実施例において
示されたインタフェースボード２ａに対し、命令処理装
置１１を命令処理装置５７に置換した構成を有してい
る。

【００９３】デバイス６，７，８において割り込み要求
が生じると、それぞれ割り込み要求信号ＩＮＴ１，ＩＮ
Ｔ２，ＩＮＴ３を生成し、これらは命令処理装置５７に
与えられる。命令処理装置５７は命令処理装置１１の有
する機能に加えて、拡張バス３にボード割り込み要求信
号ＩＮＴを載せる機能を有する。命令処理装置５７は、
インタフェースボード２ｄ上のデバイスからの割り込み
要求信号を受け付けることが可能なように、１つ以上の
割り込み入力端子を有している。

【００９４】図１４は、命令処理装置５７の構成を例示
したブロック図である。命令処理装置５７はブロック５
８及びボード割り込み要求レジスタ５９を含んでいる。
ブロック５８は例えば命令処理装置１１と同等の機能を
有するブロックであり、自身において割り込み要求が生
じると割り込み信号ＩＮＴ０を発生させる機能をも有し
ている。

【００９５】ボード割り込み要求レジスタ５９は、割り
込み要求信号ＩＮＴ０〜ＩＮＴ３を記憶しており、ホス
トＣＰＵ１はこれにアクセスしてその内容を読み出す事
ができる。割り込み要求信号ＩＮＴは、割り込み要求信
号ＩＮＴ０〜ＩＮＴ３の論理和で生成される。即ちブロ
ック５８、デバイス６，７，８の内の少なくとも一つに
割り込み要求が生じれば、ボード割り込み要求信号ＩＮ
Ｔが活性化される。

【００９６】図１５はインタフェースボード２ｄの他の
構成を例示するブロック図であり、命令処理装置５７及
び各デバイス６，７，８に、それぞれ割り込み要因を示
すための割り込み要因レジスタ６０，６１，６２，６３
を追加したものである。

【００９７】図１６は割り込み要因レジスタ６０〜６３
とボード割り込み要求レジスタ５９との接続を詳細に示
す回路図である。ボード割り込み要求レジスタ５９は複
数のビットを有しており、各ビットには割り込み要求信
号ＩＮＴ０〜ＩＮＴ３の内容が与えられる。

【００９８】更に、割り込み要因レジスタ６０〜６３は
複数のビットを有しており、これらに割り込み原因が記
憶されている。

【００９９】図１７は、ホストＣＰＵ１において、イン
タフェースボード２ｄで発生した割り込みを処理するた
めの処理フローを示すフローチャートである。まずステ
ップＳ１において、ホストＣＰＵ１はボード割り込み要
求信号ＩＮＴを受ける。そしてこれを契機としてボード
割り込み要求レジスタ５９の内容を読み出す（ステップ
Ｓ２）。ボード割り込み要求レジスタ５９の内容から、
割り込み要求信号ＩＮＴ０〜ＩＮＴ３のいずれが活性化
しているかがわかる。即ちデバイス６，７，８、若しく
は命令処理装置５７の内の少なくとも一つが割り込み発
生源として特定される（ステップＳ３）。詳細な割り込
み要因を知るために、割り込み発生源において設けられ
ている割り込み要因レジスタ６０〜６３の内のいずれか
が読み出され（ステップＳ４）、これに対応する割り込
み処理が実行される（ステップＳ５）。

【０１００】以上の様に、第５実施例によれば、インタ
フェースボード２ｄ上に、割り込みを発生するデバイス
が１つ以上存在する場合に、ホストＣＰＵ１からの割り
込み処理が可能となる。

【０１０１】第５実施例において、図２に示されたアド
レス空間への各デバイス及び命令処理装置のマッピング
を用いることができる。ボード割り込み要求レジスタ５
９及び割り込み要因レジスタ６０は、アドレス４０００
０ｈ〜４１ＦＦＦｈの中に、割り込み要因レジスタ６１
はアドレス４２０００ｈ〜４５ＦＦＦｈの中に、割り込
み要因レジスタ６２はアドレス４６０００ｈ〜４７ＦＦ
Ｆｈの中に、割り込み要因レジスタ６３はアドレス４８
０００ｈ〜４ＡＦＦＦｈの中に各々マッピングされるこ
ととなり、ホストＣＰＵ１はこれらのアドレスを用いて
各レジスタにアクセスすることができる。

【０１０２】Ｃ．応用例： （ｃ−１）上記実施例においては、拡張バス３、ボード
バス４共にアドレスとデータが分離されている場合を例
示した。しかし、アドレスとデータを多重化したバスに
対しても本発明を適用することがは当然有効であり、上
記実施例と同様の効果が得られる。

【０１０３】（ｃ−２）第２実施例においては、拡張バ
ス３、ボードバス４共に同相のクロックで、かつその立
ち上がりで動作する態様を例示した。しかし、例えば拡
張バス３はクロックの立ち上がりで、ボードバス４はク
ロックの立ち下がりでそれぞれ動作するような形態とし
ても同様の効果が得られる。

【０１０４】（ｃ−３）更に、クロックの相違を吸収す
る機能を命令処理装置に備えることで、拡張バス３とボ
ードバス４とのクロックを独立に設定し、拡張バス３の
タイミングと無関係にインタフェースボード２ａの動作
タイミングを設定できるようにすることも可能である。
この場合にはインタフェースボード２ａの作製条件に柔
軟性が増すという効果も得られる。

【０１０５】

【発明の効果】この発明のうち請求項１にかかるインタ
フェースボードにおいては、多量のハードウエア量は要
求されず、インタフェースボードを含むシステム全体の
性能を低下させることなく、大規模なインタフェースボ
ードが構成される。

【０１０６】この発明のうち請求項２にかかるインタフ
ェースボードにおいては、命令が被制御素子へ混乱する
ことなく順次に与えられる。

【０１０７】この発明のうち請求項３にかかるインタフ
ェースボードにおいては、拡張バスに載っている命令
を、ボードバスの状態に拘らず処理する事ができる。

【０１０８】この発明のうち請求項４及び請求項５にか
かるインタフェースボードにおいては、ボードバスに対
するマスタが複数存在しても、ボードバスは唯一のマス
タによって使用される。

【０１０９】この発明のうち請求項６にかかるインタフ
ェースボードにおいては、インタフェースボード上の被
制御素子に割り込み要求が生じた場合に、インタフェー
スボード全体に対して割り込み処理を行うことができ
る。

【０１１０】この発明のうち請求項７にかかるインタフ
ェースボードにおいては、拡張バス上にボード割り込み
要求信号が検出された場合、当該ボード割り込み要求信
号が起因する割り込み要求信号を特定し、当該割り込み
要求信号が起因する割り込み要因を特定することができ
る。

【０１１１】この発明のうち請求項８にかかる命令処理
装置においては、ローカルＣＰＵを必要とせず、しかも
ボードバスを用いてインタフェースボードを構成するこ
とができ、このインタフェースボードにおいては多量の
ハードウエア量は要求されず、インタフェースボードを
含むシステム全体の性能を低下させることもない。

【０１１２】この発明のうち請求項９にかかる命令処理
装置においては、ボードバスに対するマスタが複数存在
しても、ボードバスは唯一のマスタによって使用され
る。

【０１１３】この発明のうち請求項１０にかかる命令処
理装置においては、ボードバスに接続された被制御素子
に割り込み要求が生じた場合に、命令処理装置及び被制
御素子を構成要素とするインタフェースボード全体に対
して割り込み処理を行うことができる。

【図面の簡単な説明】

【図１】 この発明の第１実施例にかかるインタフェー
スボード２ａの構成を示すブロック図である。

【図２】 アドレス空間１３を例示する図である。

【図３】 命令処理装置１１の構成を例示するブロック
図である。

【図４】 バス制御部１９ａの構成例を示すブロック図
である。

【図５】 動作決定部３５の決定の内容を例示する図で
ある。

【図６】 ＣＰＵ１によるターゲットへの書き込み動作
を示すタイミングチャートである。

【図７】 読み出し動作を記述したタイミングチャート
である。

【図８】 ホストＣＰＵ１からターゲット４３に対する
アクセスのシーケンスを記した模式図である。

【図９】 この発明の第２実施例にかかるバス制御部１
９ｂの構成を示すブロック図である。

【図１０】 ホストＣＰＵ１からターゲット４３に対す
るアクセスのシーケンスを記した模式図である。

【図１１】 この発明の第３実施例にかかるインタフェ
ースボード２ｂの構成を示すブロック図である。

【図１２】 この発明の第４実施例にかかるインタフェ
ースボード２ｃの構成を示すブロック図である。

【図１３】 この発明の第５実施例にかかるインタフェ
ースボード２ｄの構成を示すブロック図である。

【図１４】 命令処理装置５７の構成を例示したブロッ
ク図である。

【図１５】 インタフェースボード２ｄの他の構成を例
示するブロック図である。

【図１６】 割り込み要因レジスタ６０〜６３とボード
割り込み要求レジスタ５９との接続を示す回路図であ
る。

【図１７】 インタフェースボード２ｄで発生した割り
込みを処理するための処理フローを示すフローチャート
である。

【図１８】 従来のインタフェースボード２００ａの構
成を示すブロック図である。

【図１９】 他の従来のインタフェースボード２００ｂ
の構成を示すブロック図である。

【図２０】 更に他の従来のインタフェースボード２０
０ｃの構成を示すブロック図である。

【符号の説明】 １ ホストＣＰＵ、２ａ，２ｂ，２ｃ，２ｄ インタフ
ェースボード、３ 拡張バス、４ ボードバス、６〜
８，５４ｂ，５４ｃ，５４ｄ デバイス、１１，５４
ａ，５６，５７ 命令処理装置、１２〜１８ アドレス
空間、１９，１９ａ，１９ｂ バス制御部、２０ 記憶
素子、２１ インタフェースボード制御部、２２，２
５，２８，３７ａ，４０，５０ アドレス信号群、２
３，２６，２９，３７ｂ，４１，５１ データ信号群、
２４，３０，３８，４２，５２ 制御信号群、３１，３
２，３９，４９ 信号群、３３ 拡張バス制御部、３４
ボードバス制御部、３５，４５ 動作決定部、３６，
４６ 動作選択部、４３ ターゲット、４４ ボードバ
ス制御部、４７ ラッチ回路、５５ バス調停機能手
段、５８ ブロック、５９ 割り込み要求レジスタ、６
０〜６３ 割り込み要因レジスタ、ＩＮＴ０〜ＩＮＴ３
割り込み要求信号、ＩＮＴ ボード割り込み要求信
号、ＢＡｃｋ１，ＢＡｃｋ２，ＢＡｃｋ３，ＢＡｃｋ４
応答信号、ＢＲｅｑ１，ＢＲｅｑ２，ＢＲｅｑ３，Ｂ
Ｒｅｑ４ 使用権要求信号、ＣＬＫ１，ＣＬＫ２クロッ
ク信号ＣＬＫ、ＲＥＡＤＹ１，ＲＥＡＤＹ２ 制御信
号、ＡＤＤ１，ＡＤＤ２ アドレス信号、ＣＬＫ１，Ｃ
ＬＫ２ クロック信号、ＤＡＴＡ１，ＤＡＴＡ２ デー
タ信号。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 拡張バスに接続され、 （ａ）（ａ−１）前記拡張バスから与えられ、第１及び
   第２の部分を有するアドレス空間に対する命令を入力す
   る入力部と、（ａ−２）前記命令が前記第１及び前記第
   ２の部分のいずれに対するものかを判断する動作決定部
   と、（ａ−３）前記命令が前記第１の部分に対するもの
   である場合には前記命令を処理し、前記命令が前記第２
   の部分に対するものであれば前記命令を出力する動作選
   択部とを有する命令処理装置と、 （ｂ）前記第２の部分が割り当てられた記憶要素を有
   し、前記第２の部分に対する前記命令に基づいて制御さ
   れる少なくとも一つの被制御素子と （ｃ）前記被制御素子と前記命令処理装置とを接続し、
   前記命令処理装置がそれのマスタとして機能するボード
   バスとを備えたインタフェースボード。
2. 【請求項２】 前記被制御素子は、その有する前記記憶
   要素に対するアクセスが完了したか否かを示すＲＥＡＤ
   Ｙ信号を前記ボードバスに出力し、 前記ＲＥＡＤＹ信号は前記動作選択部を介して前記拡張
   バスに伝達され、 前記命令の更新は、前記ＲＥＡＤＹ信号が前記記憶要素
   に対するアクセスの完了を示した後に実行される、請求
   項１記載のインタフェースボード。
3. 【請求項３】 前記命令処理装置は（ａ−４）前記動作
   選択部と前記ボードバスとの間に介在するラッチ回路を
   更に有し、 前記ラッチ回路は前記第２の部分に対応する前記命令を
   ラッチし、 前記動作選択部は前記被制御素子から出力された前記Ｒ
   ＥＡＤＹ信号のとる値に拘らず、前記命令がラッチされ
   ると前記拡張バスに前記ＲＥＡＤＹ信号に相当する疑似
   ＲＥＡＤＹ信号を与え、 前記命令の更新は前記疑似ＲＥＡＤＹ信号が前記記憶要
   素に対するアクセスの完了を示した後に実行される、請
   求項２記載のインタフェースボード。
4. 【請求項４】 （ｄ）前記ボードバスに対して前記命令
   処理装置と共にマスタとして機能する少なくとも一つの
   マスタ手段と、 （ｅ）前記命令処理装置及び前記マスタ手段のいずれに
   対し、前記ボードバスの使用を許可するかを調停する調
   停手段とを更に備える、請求項１記載のインタフェース
   ボード。
5. 【請求項５】 （ｄ）前記ボードバスに対して前記命令
   処理装置と共にマスタとして機能する少なくとも一つの
   マスタ手段を更に備え、 前記命令処理装置は、自身及び前記マスタ手段のいずれ
   に対し、前記ボードバスの使用を許可するかを調停する
   機能を有する、請求項１記載のインタフェースボード。
6. 【請求項６】 前記被制御素子は割り込み要求信号を発
   生し、これを前記命令処理装置に与え、 前記命令処理装置は（ａ−４）前記割り込み要求信号に
   基づいてボード割り込み要求信号を発生し、これを前記
   拡張バスに与える割り込み要求手段を更に有する請求項
   １記載のインタフェースボード。
7. 【請求項７】 前記被制御素子は（ｂ−１）割り込み要
   因を記憶する割り込み要因レジスタを有し、 前記割り込み要求信号は前記割り込み要因レジスタの内
   容に基づいて発生する請求項６記載のインタフェースボ
   ード。
8. 【請求項８】 （ａ）第１及び第２の部分を有するアド
   レス空間に対する命令を入力する入力部と、 （ｂ）前記命令が前記第１及び前記第２の部分のいずれ
   に対するものかを判断する動作決定部と、 （ｃ）前記命令が前記第１の部分に対するものである場
   合には前記命令を処理し、前記命令が前記第２の部分に
   対するものであれば前記命令を出力する動作選択部とを
   備える命令処理装置。
9. 【請求項９】 前記命令処理装置は、少なくとも一つの
   被制御素子が接続されたボードバスに接続され、 前記被制御素子は前記命令処理装置を介して前記第２の
   部分に対する命令によって動作が制御され、 前記命令処理装置は前記ボードバスに対してマスタとし
   て機能し、 前記ボードバスには、前記命令処理装置と共に前記ボー
   ドバスに対してマスタとして機能する少なくとも一つの
   マスタ手段が接続され、 前記命令処理装置は、自身及び前記マスタ手段のいずれ
   に対し、前記ボードバスの使用を許可するかを調停する
   機能を有する、請求項８記載の命令処理装置。
10. 【請求項１０】 前記命令処理装置は前記命令が載る拡
    張バスにも接続され、 前記被制御素子は割り込み要求信号を発生し、これを前
    記命令処理装置に与え、 前記命令処理装置は （ｄ）前記割り込み要求信号に基づいてボード割り込み
    要求信号を発生し、これを前記拡張バスに与える割り込
    み要求手段を更に有する請求項９記載の命令処理装置。