JPH0962562A - メモリの処理回路 - Google Patents
メモリの処理回路Info
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- JPH0962562A JPH0962562A JP22027195A JP22027195A JPH0962562A JP H0962562 A JPH0962562 A JP H0962562A JP 22027195 A JP22027195 A JP 22027195A JP 22027195 A JP22027195 A JP 22027195A JP H0962562 A JPH0962562 A JP H0962562A
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Abstract
(57)【要約】 （修正有）
【課題】 メモリの動作速度がＣＰＵの処理速度より遅
い場合でも、メモリの高速処理を可能とする。 【解決手段】 入力データを書き込み読み出すデュアル
ポートメモリ1 、メモリの書き込み読み出しのアドレス
を自動的にインクレメンティブに生成するカウンタ2 、
書き込み読み出しのタイミングを生成するタイミング生
成回路3 、ＣＰＵのバス出力の先頭データを保持し、次
データからはメモリの出力データに切り替えるバス出力
切替え回路5 、メモリの出力データをラッチするラッチ
回路6 、及びバス出力切替え回路5 を制御する選択信号
を発生する制御回路4 を備え、先頭データの出力をＣＰ
Ｕの読み出し要求とは無関係に其の準備をあらかじめ完
了し、其の後、ＣＰＵの読み出し要求の入力前に出力デ
ータを決定し、メモリの動作速度には依存せずに入力デ
ータを定まった出力データとする転送を行う。
い場合でも、メモリの高速処理を可能とする。 【解決手段】 入力データを書き込み読み出すデュアル
ポートメモリ1 、メモリの書き込み読み出しのアドレス
を自動的にインクレメンティブに生成するカウンタ2 、
書き込み読み出しのタイミングを生成するタイミング生
成回路3 、ＣＰＵのバス出力の先頭データを保持し、次
データからはメモリの出力データに切り替えるバス出力
切替え回路5 、メモリの出力データをラッチするラッチ
回路6 、及びバス出力切替え回路5 を制御する選択信号
を発生する制御回路4 を備え、先頭データの出力をＣＰ
Ｕの読み出し要求とは無関係に其の準備をあらかじめ完
了し、其の後、ＣＰＵの読み出し要求の入力前に出力デ
ータを決定し、メモリの動作速度には依存せずに入力デ
ータを定まった出力データとする転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵがシステム
・バスに接続されたメモリに対しデータの書き込みと読
み出しを制御して行うメモリの処理回路に関するもので
ある。この様なメモリの処理回路としては、ＣＰＵとメ
モリとを接続するシステムバスによるデータの処理の速
度は出来るだけ高速であることが望まれている。
・バスに接続されたメモリに対しデータの書き込みと読
み出しを制御して行うメモリの処理回路に関するもので
ある。この様なメモリの処理回路としては、ＣＰＵとメ
モリとを接続するシステムバスによるデータの処理の速
度は出来るだけ高速であることが望まれている。
【０００２】
【従来の技術】一般的にＣＰＵがシステム・バスに接続
されたメモリ等のデバイスの制御を行う制御系では、図
13の従来例の構成図に示す如く、アドレスA とデータD
の A/Dバスに接続されたメモリは、其のメモリの動作速
度に見合った処理速度を有するＣＰＵを選択して制御系
を構成するか、メモリの速度がＣＰＵの速度よりも遅い
場合にＣＰＵがメモリの速度に合わせてデータの読み出
し要求や、書き込み要求の送出の準備が完了した事を知
らせる所謂 READY線が供給されている場合には、ＣＰＵ
は此の READY端子を用いて、速度の遅いメモリの処理と
の同期を取る為に、次の要求をメモリの処理完了まで待
つ所謂ウエイト(wait)処理を行い、ＣＰＵがメモリに対
する制御を行っていた。
されたメモリ等のデバイスの制御を行う制御系では、図
13の従来例の構成図に示す如く、アドレスA とデータD
の A/Dバスに接続されたメモリは、其のメモリの動作速
度に見合った処理速度を有するＣＰＵを選択して制御系
を構成するか、メモリの速度がＣＰＵの速度よりも遅い
場合にＣＰＵがメモリの速度に合わせてデータの読み出
し要求や、書き込み要求の送出の準備が完了した事を知
らせる所謂 READY線が供給されている場合には、ＣＰＵ
は此の READY端子を用いて、速度の遅いメモリの処理と
の同期を取る為に、次の要求をメモリの処理完了まで待
つ所謂ウエイト(wait)処理を行い、ＣＰＵがメモリに対
する制御を行っていた。
【０００３】
【発明が解決しようとする課題】ＣＰＵがシステム・バ
スで接続されたデバイスであるメモリへのデータの書き
込みと読み出しの制御を行なおうとした場合は、該バス
上のデータ速度は、メモリの性能，メモリへのアドレス
とデータのアクセス時間，バス接続のサイクル時間等に
依存することになる。従って、前者のバス上のデータ速
度がメモリの性能に依存する場合は、ＣＰＵ自体が如何
に高速処理の能力を持っても、其れに接続されるメモリ
の性能が該ＣＰＵの速度に見合う物が無い場合は、使用
するＣＰＵの選択の再検討が必要となったり、仮にＣＰ
Ｕの処理速度を遅くして使用するとしても、最悪の場合
には制御系全体の処理速度が遅くなる可能性が有り、シ
ステム全体に与える影響が大きい。
スで接続されたデバイスであるメモリへのデータの書き
込みと読み出しの制御を行なおうとした場合は、該バス
上のデータ速度は、メモリの性能，メモリへのアドレス
とデータのアクセス時間，バス接続のサイクル時間等に
依存することになる。従って、前者のバス上のデータ速
度がメモリの性能に依存する場合は、ＣＰＵ自体が如何
に高速処理の能力を持っても、其れに接続されるメモリ
の性能が該ＣＰＵの速度に見合う物が無い場合は、使用
するＣＰＵの選択の再検討が必要となったり、仮にＣＰ
Ｕの処理速度を遅くして使用するとしても、最悪の場合
には制御系全体の処理速度が遅くなる可能性が有り、シ
ステム全体に与える影響が大きい。
【０００４】また後者のバス上のデータの速度が、メモ
リへのアドレスとデータのアクセス時間，バス接続のサ
イクル時間等に依存する場合は、ハードウェアとしては
問題は無いが、ＣＰＵがメモリの処理完了を待つウエイ
ト処理を行う分だけ、ソフトウェアの１処理に要する時
間が長くなり、単位時間当りに処理できる項目数が減る
ので、ウエイト処理を行う時間が長くなればなるほど処
理回数が増え、処理回数が増えれば増えるほどシステム
全体のソフトウェア処理に与える影響が大きくなり、無
視できなくなる場合があるという問題があった。本発明
の課題はこれ等の従来の問題を解決することにあるが、
基本的な課題（請求項１，請求項４の課題）は、上記の
様に、システム・バスのデータ処理速度が該バスに接続
されるメモリの性能に依存することになる問題は、ＣＰ
Ｕの１バス・サイクル時間内に該メモリのデータの処理
が間に合わない（完了しない）時に生ずる問題であるの
で、予め出力される先頭アドレスが判っていて而も該メ
モリのアドレスが常に連続的に変化する場合には、ＣＰ
Ｕからデータ読出し要求が入力される前に出力データを
準備して置くことが可能であれば、デバイスの処理速度
がＣＰＵの速度よりも遅いことは問題にならない。従っ
てＣＰＵからデータ読出し要求が入力される前に出力デ
ータを準備して置くことが課題となる。
リへのアドレスとデータのアクセス時間，バス接続のサ
イクル時間等に依存する場合は、ハードウェアとしては
問題は無いが、ＣＰＵがメモリの処理完了を待つウエイ
ト処理を行う分だけ、ソフトウェアの１処理に要する時
間が長くなり、単位時間当りに処理できる項目数が減る
ので、ウエイト処理を行う時間が長くなればなるほど処
理回数が増え、処理回数が増えれば増えるほどシステム
全体のソフトウェア処理に与える影響が大きくなり、無
視できなくなる場合があるという問題があった。本発明
の課題はこれ等の従来の問題を解決することにあるが、
基本的な課題（請求項１，請求項４の課題）は、上記の
様に、システム・バスのデータ処理速度が該バスに接続
されるメモリの性能に依存することになる問題は、ＣＰ
Ｕの１バス・サイクル時間内に該メモリのデータの処理
が間に合わない（完了しない）時に生ずる問題であるの
で、予め出力される先頭アドレスが判っていて而も該メ
モリのアドレスが常に連続的に変化する場合には、ＣＰ
Ｕからデータ読出し要求が入力される前に出力データを
準備して置くことが可能であれば、デバイスの処理速度
がＣＰＵの速度よりも遅いことは問題にならない。従っ
てＣＰＵからデータ読出し要求が入力される前に出力デ
ータを準備して置くことが課題となる。
【０００５】次の課題（請求項２の課題）は、前述の請
求項１で問題となる事、出力する先頭データが何かと言
うことであって、メモリへの入力として最初に入力され
るデータを先頭データとして出力するか、或る特定アド
レスのデータや或る決まったデータを先頭データとして
出力するかを決めることが課題である。
求項１で問題となる事、出力する先頭データが何かと言
うことであって、メモリへの入力として最初に入力され
るデータを先頭データとして出力するか、或る特定アド
レスのデータや或る決まったデータを先頭データとして
出力するかを決めることが課題である。
【０００６】次の請求項３の課題は、上記の特殊な場合
として、メモリの入力と出力とで、データ列を変更した
い場合や，入出力の何れか一方がシリアルデータとして
該メモリにアクセスされる場合がある。メモリへの書き
込みをシリアルデータで行った場合は、ＣＰＵの１バス
・サイクル時間内にシリアル／パラレル変換を行う必要
があるが、汎用メモリの処理速度では間に合わないと言
う問題を解決することが課題である。
として、メモリの入力と出力とで、データ列を変更した
い場合や，入出力の何れか一方がシリアルデータとして
該メモリにアクセスされる場合がある。メモリへの書き
込みをシリアルデータで行った場合は、ＣＰＵの１バス
・サイクル時間内にシリアル／パラレル変換を行う必要
があるが、汎用メモリの処理速度では間に合わないと言
う問題を解決することが課題である。
【０００７】次の請求項５，請求項６の課題は、メモリ
デバイスとしてシングルポートメモリを用いた場合で
も、又、デュアルポートメモリを用いた場合であって
も，メモリへのデータの書込み要求と読出し要求が同一
タイミングで入力した場合（デュアルポートメモリの場
合は，同一アドレスに同一タイミングで要求信号が入力
する）には、競合して正常な処理が出来ないと言う問題
を解決することが課題である。又、書込みと読出しの優
先度を任意に決めたい場合の構成も課題である。
デバイスとしてシングルポートメモリを用いた場合で
も、又、デュアルポートメモリを用いた場合であって
も，メモリへのデータの書込み要求と読出し要求が同一
タイミングで入力した場合（デュアルポートメモリの場
合は，同一アドレスに同一タイミングで要求信号が入力
する）には、競合して正常な処理が出来ないと言う問題
を解決することが課題である。又、書込みと読出しの優
先度を任意に決めたい場合の構成も課題である。
【０００８】次の請求項７の課題は、回路の低消費電力
化をはかることであり，請求項８の課題は、或る連続ア
ドレスで処理されるビット数のデータを、１データ群と
して考えた時、任意のデータ群を任意に読み出したい
が、請求項７の構成では正常なデータ出力が出来ないと
いう問題を解決することが課題である。
化をはかることであり，請求項８の課題は、或る連続ア
ドレスで処理されるビット数のデータを、１データ群と
して考えた時、任意のデータ群を任意に読み出したい
が、請求項７の構成では正常なデータ出力が出来ないと
いう問題を解決することが課題である。
【０００９】次の請求項９，請求項10の課題は、データ
の書込み要求と読出し要求が、それぞれ順次入力され
ず,書込み要求が一方的に入力して続いた場合に、デー
タの上書きが生じて、次に読出し要求が入力された時に
誤ったデータを出力してしまうと言う問題を解決するこ
とが課題である。
の書込み要求と読出し要求が、それぞれ順次入力され
ず,書込み要求が一方的に入力して続いた場合に、デー
タの上書きが生じて、次に読出し要求が入力された時に
誤ったデータを出力してしまうと言う問題を解決するこ
とが課題である。
【００１０】
【課題を解決するための手段】これ等の課題を解決する
ための本発明のメモリへのデータの書き込み/ 読み出し
処理回路の基本構成を、図１の原理的構成図に示し、図
２は其の動作を説明する為のタイムチャートである。図
１の中、(1) はメモリデバイスで, Dual-PortMemory、
(2) は該メモリへの書き込み(Write)と読み出し(Read)
の W/Rアドレス生成用カウンタで, UPカウンタ、(3) は
該メモリへの書き込み(W)と読み出し( R)の要求信号を
認識して該メモリへのアクセス（Write とRead)のタイ
ミングを生成する W/Rタイミング生成回路、(4) はデー
タ書き込み制御回路で、ＣＰＵからの書込み要求信号Wr
ite を入力し, ラッチ回路(6)へのラッチデータを選択
するバス切替え回路(5)の選択信号Select"0/1"を発生す
る制御回路である。メモリ(1) からのデータ読み出しを
開始するアドレスとデータが決まっている場合、また
は、実際にデータの読み出しが開始される前に先頭アド
レスが指定されるシステムにおいて、ＣＰＵから最初の
データ書き込み要求信号Write が入力されると、バス切
替え回路(5) は、バスBUS からの入力データを、選択信
号Select"0" で選択し、出力データとしてラッチ回路
(6) へ直接供給するが、次の入力データからは、メモリ
(1) に対して該データを供給する。次に読み出しRead側
のアドレスカウンタ(2) は、外部から読み出しRead要求
信号が入力されると、現入力データに対するアドレスn
を +1 したアドレスn+1 を生成して該メモリ(1) に供給
し、該メモリからデータn+1 を読み出し、バス切替え回
路(5) を通してラッチ回路(6)へ入力し、前記読み出しR
ead要求信号の立ち上がりで該データn+1 をラッチ回路
(6) の出力とするように構成される（請求項１）。
ための本発明のメモリへのデータの書き込み/ 読み出し
処理回路の基本構成を、図１の原理的構成図に示し、図
２は其の動作を説明する為のタイムチャートである。図
１の中、(1) はメモリデバイスで, Dual-PortMemory、
(2) は該メモリへの書き込み(Write)と読み出し(Read)
の W/Rアドレス生成用カウンタで, UPカウンタ、(3) は
該メモリへの書き込み(W)と読み出し( R)の要求信号を
認識して該メモリへのアクセス（Write とRead)のタイ
ミングを生成する W/Rタイミング生成回路、(4) はデー
タ書き込み制御回路で、ＣＰＵからの書込み要求信号Wr
ite を入力し, ラッチ回路(6)へのラッチデータを選択
するバス切替え回路(5)の選択信号Select"0/1"を発生す
る制御回路である。メモリ(1) からのデータ読み出しを
開始するアドレスとデータが決まっている場合、また
は、実際にデータの読み出しが開始される前に先頭アド
レスが指定されるシステムにおいて、ＣＰＵから最初の
データ書き込み要求信号Write が入力されると、バス切
替え回路(5) は、バスBUS からの入力データを、選択信
号Select"0" で選択し、出力データとしてラッチ回路
(6) へ直接供給するが、次の入力データからは、メモリ
(1) に対して該データを供給する。次に読み出しRead側
のアドレスカウンタ(2) は、外部から読み出しRead要求
信号が入力されると、現入力データに対するアドレスn
を +1 したアドレスn+1 を生成して該メモリ(1) に供給
し、該メモリからデータn+1 を読み出し、バス切替え回
路(5) を通してラッチ回路(6)へ入力し、前記読み出しR
ead要求信号の立ち上がりで該データn+1 をラッチ回路
(6) の出力とするように構成される（請求項１）。
【００１１】本発明の請求項１の構成では、ＣＰＵか
ら、メモリ(1) へのデータの書き込みWrite要求信号が
入力されると、データ書き込み制御回路(4) は、先頭ア
ドレスのデータを、メモリ(1) に入力せずに直接、該メ
モリの出力データのラッチ回路(6)に供給する。この先
頭データの出力処理が終了すると、バス切替え回路(5)
のデータ供給ラインが、データ書き込み制御回路(4) の
出力のSelect信号の"1" により、バスBUS側からメモリ
(1) 側に切り換えられ、其れ以降のアドレスの入力デー
タは、メモリ(1) に順次供給される。次に、メモリ(1)
のデータの読み出しRead要求信号がＣＰＵから入力され
ると、先頭のデータについては先にラッチ回路(6) に保
持されたデータが読み出されて出力データとなるが、以
後のデータは、メモリ(1) へのデータ読み出しRead要求
信号の入力に合わせて、本来読み出すデータのアドレス
n に +1 したアドレス(n+1) のデータがメモリ(1) から
順次読み出される。この様にして、先頭データの出力
は、ＣＰＵの読み出し要求に無関係に其の準備が前もっ
て完了し、其の後もＣＰＵの読み出し要求が入力する前
に出力データが決定されて、メモリ(1) の動作速度には
依存せずに、入力データを定まった出力データとする所
謂データの転送が行われることになる。
ら、メモリ(1) へのデータの書き込みWrite要求信号が
入力されると、データ書き込み制御回路(4) は、先頭ア
ドレスのデータを、メモリ(1) に入力せずに直接、該メ
モリの出力データのラッチ回路(6)に供給する。この先
頭データの出力処理が終了すると、バス切替え回路(5)
のデータ供給ラインが、データ書き込み制御回路(4) の
出力のSelect信号の"1" により、バスBUS側からメモリ
(1) 側に切り換えられ、其れ以降のアドレスの入力デー
タは、メモリ(1) に順次供給される。次に、メモリ(1)
のデータの読み出しRead要求信号がＣＰＵから入力され
ると、先頭のデータについては先にラッチ回路(6) に保
持されたデータが読み出されて出力データとなるが、以
後のデータは、メモリ(1) へのデータ読み出しRead要求
信号の入力に合わせて、本来読み出すデータのアドレス
n に +1 したアドレス(n+1) のデータがメモリ(1) から
順次読み出される。この様にして、先頭データの出力
は、ＣＰＵの読み出し要求に無関係に其の準備が前もっ
て完了し、其の後もＣＰＵの読み出し要求が入力する前
に出力データが決定されて、メモリ(1) の動作速度には
依存せずに、入力データを定まった出力データとする所
謂データの転送が行われることになる。
【００１２】
【発明の実施の形態】図１の原理図はそのまま、本発明
の請求項１に対応する実施例の構成図であり、ＣＰＵが
１個でメモリ(1) がデュアルポートメモリの場合の構成
について既に詳細に説明した。図３は其の請求項１の別
の実施例であり、２個のＣＰＵの間のデータ転送装置の
構成図である。バス切替え回路(5)とデータラッチ回路
(6) は、ＣＰＵ１用とＣＰＵ２用の２組が設けられてい
る。デュアルポートメモリ(1)を用い、２個のＣＰＵ
１，ＣＰＵ２の間の双方向のデータ転送が可能である。
の請求項１に対応する実施例の構成図であり、ＣＰＵが
１個でメモリ(1) がデュアルポートメモリの場合の構成
について既に詳細に説明した。図３は其の請求項１の別
の実施例であり、２個のＣＰＵの間のデータ転送装置の
構成図である。バス切替え回路(5)とデータラッチ回路
(6) は、ＣＰＵ１用とＣＰＵ２用の２組が設けられてい
る。デュアルポートメモリ(1)を用い、２個のＣＰＵ
１，ＣＰＵ２の間の双方向のデータ転送が可能である。
【００１３】図４は請求項２に対応する実施例の構成図
であって、図１の請求項１の構成のメモリ(1) のアドレ
ス生成用カウンタ(2) に接続されて同カウンタを初期化
するカウンタ初期化回路(7)を具えている。初期化回路
(7) として例えばデコーダを設け、其のデコード値を制
御することで、任意のアドレスやデータを検出する。こ
の検出信号を基にして、メモリ(1) へのデータの書き込
み動作を開始するので、出力の先頭データを任意に設定
することが可能となる。
であって、図１の請求項１の構成のメモリ(1) のアドレ
ス生成用カウンタ(2) に接続されて同カウンタを初期化
するカウンタ初期化回路(7)を具えている。初期化回路
(7) として例えばデコーダを設け、其のデコード値を制
御することで、任意のアドレスやデータを検出する。こ
の検出信号を基にして、メモリ(1) へのデータの書き込
み動作を開始するので、出力の先頭データを任意に設定
することが可能となる。
【００１４】図５は請求項３に対応する実施例の構成図
であり、図１の請求項１の構成のメモリ(1) と、BUS 出
力を該メモリ(1) の出力に切り替えるバス切替え回路
(5)の両方に接続される S/P変換, P/S 変換の直並デー
タ変換回路(8) を具えている。メモリ(1) の入力に S/P
変換器を、出力に P/S変換器を設けた場合、データ列の
変換（単位のビット数毎の MSBと LSBの変換) が容易に
出来る。また、メモリ(1)からのデータ読み出し処理
は、或る読み出し要求信号の入力から次の要求信号の入
力までの間に行われるので、この時間が或る一定時間
（シリアル／パラレル変換に必要な時間）以上あれば、
転送データの先読み出し処理が可能である。
であり、図１の請求項１の構成のメモリ(1) と、BUS 出
力を該メモリ(1) の出力に切り替えるバス切替え回路
(5)の両方に接続される S/P変換, P/S 変換の直並デー
タ変換回路(8) を具えている。メモリ(1) の入力に S/P
変換器を、出力に P/S変換器を設けた場合、データ列の
変換（単位のビット数毎の MSBと LSBの変換) が容易に
出来る。また、メモリ(1)からのデータ読み出し処理
は、或る読み出し要求信号の入力から次の要求信号の入
力までの間に行われるので、この時間が或る一定時間
（シリアル／パラレル変換に必要な時間）以上あれば、
転送データの先読み出し処理が可能である。
【００１５】図６は請求項４に対応する実施例の構成図
であって、図１の請求項１の構成のメモリ(1) のデュア
ルポートメモリがシングルポートメモリ(9) である場合
の構成であり、書き込み(Write) 用アドレス生成カウン
タの出力と読み出し(Read)用アドレス生成カウンタの出
力とを切り替えて該シングルポートメモリ(9) へ供給す
るアドレス切替え回路(10)と、 W/Rタイミング生成回路
(3) の出力の W/Rタイミング（クロック）を選択し、メ
モリの出力データのラッチ回路(6) へ出力するセレクタ
(11)とを設けた点が異なるだけで其の動作は図１の請求
項１の構成の動作と同様である。
であって、図１の請求項１の構成のメモリ(1) のデュア
ルポートメモリがシングルポートメモリ(9) である場合
の構成であり、書き込み(Write) 用アドレス生成カウン
タの出力と読み出し(Read)用アドレス生成カウンタの出
力とを切り替えて該シングルポートメモリ(9) へ供給す
るアドレス切替え回路(10)と、 W/Rタイミング生成回路
(3) の出力の W/Rタイミング（クロック）を選択し、メ
モリの出力データのラッチ回路(6) へ出力するセレクタ
(11)とを設けた点が異なるだけで其の動作は図１の請求
項１の構成の動作と同様である。
【００１６】図７は請求項５に対応する実施例の構成図
であって、図６の請求項４の実施例の構成に対し、該シ
ングルポートメモリ(9) に対する書き込み(Write) 要求
信号と，読み出し(Read)要求信号との競合を調停する W
/R競合制御回路(12)を付加した構成である。この構成
は、メモリ(9) に対する書き込み(Write) 処理と読み出
し(Read)処理のタイミングに、時間差を与えて異常動作
を回避するもので、１個のＣＰＵによるシングルポート
メモリ(9) の使用時以外に、非同期の２個のＣＰＵの間
のデータ転送時にも応用可能である。
であって、図６の請求項４の実施例の構成に対し、該シ
ングルポートメモリ(9) に対する書き込み(Write) 要求
信号と，読み出し(Read)要求信号との競合を調停する W
/R競合制御回路(12)を付加した構成である。この構成
は、メモリ(9) に対する書き込み(Write) 処理と読み出
し(Read)処理のタイミングに、時間差を与えて異常動作
を回避するもので、１個のＣＰＵによるシングルポート
メモリ(9) の使用時以外に、非同期の２個のＣＰＵの間
のデータ転送時にも応用可能である。
【００１７】図８は請求項６に対応する実施例の構成図
であって、図７の請求項５に構成に対し、該 W/R競合制
御回路(12)の前段に、補助制御回路として、外部設定入
力を一時保持するレジスタ(13)と優先処理設定回路(14)
とを設け、システムに合わせた優先順位を任意に設定す
る事を可能としたものである。
であって、図７の請求項５に構成に対し、該 W/R競合制
御回路(12)の前段に、補助制御回路として、外部設定入
力を一時保持するレジスタ(13)と優先処理設定回路(14)
とを設け、システムに合わせた優先順位を任意に設定す
る事を可能としたものである。
【００１８】図９は請求項７に対応する実施例の構成図
であって、図１の請求項１の構成のメモリ(1) を、小容
量で複数n のメモリ(15)で構成し、其の中の動作メモリ
を選択するメモリ選択回路(16)と、該動作メモリの出力
データの中の１つを選択するセレクタ(17)とを具えた構
成である。一定範囲のアドレスを単位として小容量で複
数n のメモリ(15)の１つに割り当て，アドレスによる小
容量のメモリの切り替え制御を行うことで、メモリ回路
の低消費電力化を行うようにしたものである。
であって、図１の請求項１の構成のメモリ(1) を、小容
量で複数n のメモリ(15)で構成し、其の中の動作メモリ
を選択するメモリ選択回路(16)と、該動作メモリの出力
データの中の１つを選択するセレクタ(17)とを具えた構
成である。一定範囲のアドレスを単位として小容量で複
数n のメモリ(15)の１つに割り当て，アドレスによる小
容量のメモリの切り替え制御を行うことで、メモリ回路
の低消費電力化を行うようにしたものである。
【００１９】図10は請求項８に対応する実施例の構成図
であって、或る連続アドレスで処理されるビット数のデ
ータを、１データ群として考えた時、任意のデータ群を
任意に読み出したいが、請求項７の構成では正常なデー
タ出力が出来ないという問題を解決する為のものであ
り、請求項７の構成の出力データのラッチ回路(6)を複
数n 個だけ設け、その複数n 個のラッチ回路(6) の入力
出力の中の１つを選択するセレクタ(18,19))を具えた構
成である。各データ群の先頭データは、常に出力可能な
状態にあり、それを任意に指定した読み出し(Read)要求
信号により選択するので、一度出力したデータの再送も
可能であり、任意のデータ群を任意に出力できることに
なり、同時に回路の低消費電力化も行うことが可能とな
る。
であって、或る連続アドレスで処理されるビット数のデ
ータを、１データ群として考えた時、任意のデータ群を
任意に読み出したいが、請求項７の構成では正常なデー
タ出力が出来ないという問題を解決する為のものであ
り、請求項７の構成の出力データのラッチ回路(6)を複
数n 個だけ設け、その複数n 個のラッチ回路(6) の入力
出力の中の１つを選択するセレクタ(18,19))を具えた構
成である。各データ群の先頭データは、常に出力可能な
状態にあり、それを任意に指定した読み出し(Read)要求
信号により選択するので、一度出力したデータの再送も
可能であり、任意のデータ群を任意に出力できることに
なり、同時に回路の低消費電力化も行うことが可能とな
る。
【００２０】図11は請求項９に対応する実施例の構成図
であって、図１の請求項１の構成に対し、該メモリ(1)
の容量の空きを監視するメモリ空き容量監視回路(20)
と、其の監視出力により, 全アドレス使用の書込みWrit
e要求信号が入力した時の全データを保持する予備メモ
リと其のデータを選択するセレクタをもつ回路(21)とを
追加した構成である。空き容量監視回路(20)を用い、メ
モリ(1) に空きが無い場合には、書き込みを抑止するの
で、メモリ(1) へのデータの上書き動作を回避できる。
メモリ(1) への書き込み要求と読み出し要求とが順次入
力されず,書き込み要求が一方的に入力し続けられた場
合にデータの上書きが生じて、読み出し要求が入力され
た時に誤ったデータを出力してしまうという不都合を回
避できる。
であって、図１の請求項１の構成に対し、該メモリ(1)
の容量の空きを監視するメモリ空き容量監視回路(20)
と、其の監視出力により, 全アドレス使用の書込みWrit
e要求信号が入力した時の全データを保持する予備メモ
リと其のデータを選択するセレクタをもつ回路(21)とを
追加した構成である。空き容量監視回路(20)を用い、メ
モリ(1) に空きが無い場合には、書き込みを抑止するの
で、メモリ(1) へのデータの上書き動作を回避できる。
メモリ(1) への書き込み要求と読み出し要求とが順次入
力されず,書き込み要求が一方的に入力し続けられた場
合にデータの上書きが生じて、読み出し要求が入力され
た時に誤ったデータを出力してしまうという不都合を回
避できる。
【００２１】図12は請求項10に対応する実施例の構成図
であって、図11の請求項９の構成の空き容量監視回路(2
0)の出力の監視情報をＣＰＵに出力し、ＣＰＵ側でソフ
トウェアの制御により書き込みの制御を行う。これによ
り、図11の予備メモリが不要となり、回路規模を削減す
ることが出来ることになる。
であって、図11の請求項９の構成の空き容量監視回路(2
0)の出力の監視情報をＣＰＵに出力し、ＣＰＵ側でソフ
トウェアの制御により書き込みの制御を行う。これによ
り、図11の予備メモリが不要となり、回路規模を削減す
ることが出来ることになる。
【００２２】
【発明の効果】以上説明した如く、本発明によれば、メ
モリに対して連続アドレスによるデータの書き込み処理
が行われる場合に、本来の読み出しタイミングとは無関
係に、読み出し要求信号の入力前に、先頭データの出力
の準備を終了することにより、以後は読み出し要求信号
の入力タイミングで次に出力するデータを準備しておく
事が出来るので、メモリの処理速度に依らず低速のメモ
リでも、擬似的に高速の処理が可能となる効果が得られ
る。
モリに対して連続アドレスによるデータの書き込み処理
が行われる場合に、本来の読み出しタイミングとは無関
係に、読み出し要求信号の入力前に、先頭データの出力
の準備を終了することにより、以後は読み出し要求信号
の入力タイミングで次に出力するデータを準備しておく
事が出来るので、メモリの処理速度に依らず低速のメモ
リでも、擬似的に高速の処理が可能となる効果が得られ
る。
【図１】 本発明のメモリの処理回路の基本構成（請求
項１に対応する）を示す原理図
項１に対応する）を示す原理図
【図２】 本発明のメモリの処理回路の基本動作を示す
タイムチャート
タイムチャート
【図３】 本発明の請求項１に対応する別の実施例の構
成図
成図
【図４】 本発明の請求項２に対応する実施例の構成図
【図５】 本発明の請求項３に対応する実施例の構成図
【図６】 本発明の請求項４に対応する実施例の構成図
【図７】 本発明の請求項５に対応する実施例の構成図
【図８】 本発明の請求項６に対応する実施例の構成図
【図９】 本発明の請求項７に対応する実施例の構成図
【図１０】 本発明の請求項８に対応する実施例の構成
図
図
【図１１】 本発明の請求項９に対応する実施例の構成
図
図
【図１２】 本発明の請求項10に対応する実施例の構成
図
図
【図１３】 従来のＣＰＵによるメモリへのデータ書込
み読出し処理回路の構成図
み読出し処理回路の構成図
(1)はメモリで Dual Port Memory 、(2) は書き込みWri
te,読み出しReadのアドレス生成用カウンタ、(3) は W/
Rタイミング生成回路、(4) はデータ書き込み制御回
路、(5) はバス切替え回路、(6) はデータのラッチ回
路、(7) はカウンタ初期化回路、(8) は直並データ変換
回路、(9) はメモリで Single Port Memory 、(10)はア
ドレス切替え回路、(11)はセレクタ、(12)は W/R競合制
御回路、(13)は設定レジスタ、(14)は優先処理設定回
路、(15)は小容量で複数n のメモリ、(16)はメモリ選択
回路、(17)はセレクタで, メモリ15の中の動作メモリを
選択する。(18)は複数n のラッチ回路6 の入力データの
セレクタ、(19)は複数n のラッチ回路6 の出力データの
セレクタ、(20)はメモリ空き容量監視回路、(21)はバス
A/D-BUS からの全アドレス使用の書込みWrite要求信号
の入力時の全データを保持する予備メモリと其のデータ
を選択するセレクタとからなる回路である。
te,読み出しReadのアドレス生成用カウンタ、(3) は W/
Rタイミング生成回路、(4) はデータ書き込み制御回
路、(5) はバス切替え回路、(6) はデータのラッチ回
路、(7) はカウンタ初期化回路、(8) は直並データ変換
回路、(9) はメモリで Single Port Memory 、(10)はア
ドレス切替え回路、(11)はセレクタ、(12)は W/R競合制
御回路、(13)は設定レジスタ、(14)は優先処理設定回
路、(15)は小容量で複数n のメモリ、(16)はメモリ選択
回路、(17)はセレクタで, メモリ15の中の動作メモリを
選択する。(18)は複数n のラッチ回路6 の入力データの
セレクタ、(19)は複数n のラッチ回路6 の出力データの
セレクタ、(20)はメモリ空き容量監視回路、(21)はバス
A/D-BUS からの全アドレス使用の書込みWrite要求信号
の入力時の全データを保持する予備メモリと其のデータ
を選択するセレクタとからなる回路である。
Claims (10)
- 【請求項１】 ＣＰＵの制御により入力データを書き込
み読み出すデュアルポートメモリと、該メモリの書き込
みと読み出しのアドレスを自動的にインクレメンティブ
に生成するカウンタと、該メモリの書き込みと読み出し
のタイミングを生成する W/Rタイミング生成回路と、該
ＣＰＵのバス出力の先頭データを保持し次データからは
該メモリの出力データに切り替えるバス出力切替え回路
と、該メモリの出力データをラッチするラッチ回路と、
該バス出力切替え回路を制御する選択信号(Select)を該
ＣＰＵからのデータ書き込み要求信号により発生する制
御回路とを具え、先頭データの出力はＣＰＵの読み出し
要求に無関係に其の準備を前もって完了し、其の後もＣ
ＰＵの読み出し要求の入力前に出力データを決定し、メ
モリの動作速度には依存せずに入力データを定まった出
力データとする転送を行うことを特徴とするメモリの処
理回路。 - 【請求項２】 前記請求項１において、該メモリのアド
レス生成用カウンタに接続されて該カウンタを初期化す
るカウンタ初期化回路を具え、該初期化回路を制御して
任意のアドレスやデータを検出した検出信号を基にし、
該メモリへのデータ書き込み動作を開始して、出力の先
頭データを任意に設定することを特徴とするメモリの処
理回路。 - 【請求項３】 前記請求項１において、該メモリのデー
タ入力路にシリアルデータをパラレルデータに変換する
Ｓ／Ｐ変換回路と該メモリのデータ出力路にパラレルデ
ータをシリアルデータに変換するＰ／Ｓ変換回路とを具
え、該メモリに書き込んだシリアルの入力データの読み
出し処理を、該Ｓ／Ｐ変換回路でデータの変換を行って
いる間に行うことを特徴とするメモリの処理回路。 - 【請求項４】 ＣＰＵの制御により入力データを書き込
み読み出すシングルポートメモリと、該メモリの書き込
みと読み出しのアドレスを自動的にインクレメンティブ
に生成するカウンタと、該メモリの書き込みと読み出し
のタイミングを生成する W/Rタイミング生成回路と、其
の出力により該書き込み(Write) 用アドレス生成カウン
タの出力と読み出し(Read)用アドレス生成カウンタの出
力とを切り替えて該シングルポートメモリへ供給するア
ドレス切替え回路と、該 W/Rタイミング生成回路の出力
の W/Rタイミングの"1/0"を選択するセレクタと、該セ
レクタの出力と該メモリの出力データとをラッチするラ
ッチ回路と、該セレクタの"0/1"の選択信号(Select)を
該ＣＰＵからのデータ書き込み要求信号(Write)により
発生する制御回路とを具え、入力の先頭データの出力は
ＣＰＵの読み出し要求に無関係に其の準備を前もって完
了し、其の後もＣＰＵの読み出し要求の入力前に出力デ
ータを決定し、メモリの動作速度には依存せずに入力デ
ータを定まった出力データとする転送を行うことを特徴
とするメモリの処理回路。 - 【請求項５】 前記請求項４において、該シングルポー
トメモリに対する書き込み(Write) 要求信号と，読み出
し(Read)要求信号との競合を調停する W/R競合制御回路
を付加したことを特徴とするメモリの処理回路。 - 【請求項６】 前記請求項５において、該 W/R競合制御
回路の補助制御回路として、外部設定入力信号を一時保
持するレジスタと優先処理設定回路とを設け、システム
に合わせた優先順位を任意に設定することを特徴とする
メモリの処理回路。 - 【請求項７】 前記請求項１において、該メモリ を、
小容量で複数n のメモリとし、其の中の動作メモリを選
択するメモリ選択回路と、該動作メモリの出力データの
１つを選択するセレクタとを具え、一定範囲のアドレス
を単位として該複数n のメモリの１つに割り当て，アド
レスによる小容量のメモリの切り替え制御を行うこと
で、回路の低消費電力化を行うことを特徴とするメモリ
の処理回路。 - 【請求項８】 前記請求項７において、出力データのラ
ッチ回路の複数n 個と、その複数n 個のラッチ回路の入
力と出力の中の各１つを選択するセレクタとを具え、複
数nのデータ群の各々の先頭データを、常に出力可能な
状態とし、それを任意に指定する読み出し(Read)要求信
号により選択して、一度出力したデータを再送したり、
任意のデータ群を任意に出力することを特徴とするメモ
リの処理回路。 - 【請求項９】 前記請求項１において、該メモリの容量
の空きを監視するメモリ空き容量監視回路と、其の監視
情報により, 全アドレス使用の書込み要求信号が入力し
た時の全データを保持する予備メモリと其のデータを選
択するセレクタをもつ回路を追加し、空き容量監視回路
により、該メモリに容量の空きが無い場合には、書き込
みを抑止することを特徴とするメモリの処理回路。 - 【請求項１０】 前記請求項９において、空き容量監視
回路の出力の監視情報を、ＣＰＵへ出力し、ＣＰＵ側で
ソフトウェアの制御により書き込みの制御を行うことに
より、前記予備メモリを不要とすることを特徴とするメ
モリの処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22027195A JPH0962562A (ja) | 1995-08-29 | 1995-08-29 | メモリの処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22027195A JPH0962562A (ja) | 1995-08-29 | 1995-08-29 | メモリの処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962562A true JPH0962562A (ja) | 1997-03-07 |
Family
ID=16748566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22027195A Withdrawn JPH0962562A (ja) | 1995-08-29 | 1995-08-29 | メモリの処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8871134B2 (en) | 2010-01-25 | 2014-10-28 | Krones Ag | Labeler for labeling plastic containers in the blow mold in a rotary blow molder |
-
1995
- 1995-08-29 JP JP22027195A patent/JPH0962562A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8871134B2 (en) | 2010-01-25 | 2014-10-28 | Krones Ag | Labeler for labeling plastic containers in the blow mold in a rotary blow molder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |