JP2000099452A

JP2000099452A - Ｄｍａ制御装置

Info

Publication number: JP2000099452A
Application number: JP10267116A
Authority: JP
Inventors: Yoshiyuki Miyayama; 芳幸宮山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-09-21
Filing date: 1998-09-21
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】ＤＭＡ制御装置の高機能化、高速化を図る。【解決手段】ＤＭＡのコマンド情報を専用のキャッシュ
に入れておき、ＤＭＡ要求が発生したときのオーバーヘ
ッドを減らすことでＤＭＡ転送の高速化を図る。さら
に、アドレスが、データサイズに対して整合が取れてい
ない場合に、小さいデータサイズでまずデータ転送を行
なって、大きなデータサイズのアドレス境界まで、まず
転送し、その後大きなデータサイズで転送することで転
送の高速化を図る。さらに、データ転送時にアドレスの
更新方法は、単純なインクリメント、デクリメント以外
に、あらかじめ設定されたオフセット値を加算・減算す
ることができ、より複雑なＤＭＡ転送が実行できる。さ
らに、ＤＭＡ転送は、リンク機能を持ち、リンク番号を
指定することで任意のチャネル番号を任意に連続起動さ
せることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直接メモリのデー
タを転送するＤＭＡ制御装置、特にそのＤＭＡ転送の転
送方式、転送手順、転送制御回路に関する。

【０００２】

【従来の技術】図４に、従来例を示す。

【０００３】４０１はＣＰＵとのインターフェースバ
ス、４０２はコマンドベースレジスタ、４０３はＤＭＡ
カウントレジスタ、４０４はＤＭＡコマンドレジスタ、
４０５はＤＭＡアドレスレジスタ、４０９はラッチ、４
０８は加算または減算の出来る計算回路、４１０はラッ
チ、４１１はゼロ検出回路、４１３はＤＭＡ制御回路、
４２４は前記計算回路４０８を制御する信号線、１１４
はバスコントローラ（ＢＣＵと呼ぶ）へのデータアクセ
ス要求信号、１１５は前記データアクセス要求信号１１
４に対応するアドレスを出力するアドレス信号、１１７
はＢＣＵからの応答信号、１１８はＢＣＵとデータのや
り取りを行なうデータバス、１２２は割り込みコントロ
ーラ（ＩＴＣと呼ぶ）からのＤＭＡ要求信号、１１９は
前記ＤＭＡ要求信号１２２に対応するＤＭＡチャネル番
号、１２３はＩＴＣに対するＤＭＡ転送終了を示す制御
信号である。このＤＭＡの動作には、大きく分けて２通
りの動作がある。一つは、ＩＴＣからの割り込み要求が
あったときに、ＤＭＡが各レジスタに設定されている値
に従って、即座に動く方式である。この方法は、高速な
ＤＭＡ転送が実行できる。ただし、ＤＭＡのチャネル数
は、ハードウェアで持っているレジスタの数に限られ
る。前記の図４では、１チャネルに限られる。もう一つ
の動作方法は、ＩＴＣからの割り込み要求があったとき
に、まず、ＤＭＡはメモリからＤＭＡの各コマンド情報
を読み取って、各ＤＭＡのレジスタに設定し（セットア
ップ動作）、その後、ＤＭＡ転送を行ない、実行後は、
各レジスタの更新された値を、もとのメモリアドレスに
書き戻す（リストア動作）である。この方法だと、ＤＭ
Ａ転送前後のオーバーヘッドは大きいが、ＤＭＡのチャ
ネル数は、メモリに依存するので、非常に多い数のチャ
ネル数をとることができる。

【０００４】図４は、以上のいずれの方法でも、動作す
るＤＭＡ制御装置である。

【０００５】

【発明が解決しようとする課題】しかし、従来のＤＭＡ
制御装置では、ＤＭＡ転送ごとのアドレス更新は、転送
されるデータサイズだけ更新される規則的なものであっ
た。従って、メモリ中におかれたマトリックス状のデー
タ構造を転送するときなどには使えなかった。

【０００６】また、従来のＤＭＡ装置では、通常は転送
するデータサイズが、8ビット（バイト）、16ビット
（ハーフワード）、32ビット（ワード）などのように固
定されており、例えば32ビットのワードデータを転送す
るときは、ソースおよびディスティネーションのアドレ
スの両方の最下位2ビットは“００”でなくてはならな
かった。従って、例えば、ソースおよびディスティネー
ションのアドレスのいずれかの下位アドレスが２進数で
“０１”のような奇数アドレス境界にある場合は、デー
タ転送はバイトで行なう必要があり、従って転送速度が
遅くなっていた。一方、ソースおよびディスティネーシ
ョンのアドレスの両方のアドレスの下位2ビットが２進
数で“００”のケースは、ワードでデータ転送が出来る
ため、高速なデータ転送が可能であった。

【０００７】また、従来のメモリにコマンド情報を置く
タイプのＤＭＡ制御装置では、ＩＴＣからの割り込み要
求信号が発生し、ＤＭＡに起動がかかったとき、まず、
メモリからＤＭＡ転送の制御のコマンド情報や、転送元
と転送先のアドレス情報を読んでから転送を行ない、ま
た、ＤＭＡデータ転送が終了した後、メモリに更新され
たＤＭＡ転送の制御のコマンド情報や、転送元と転送先
のアドレス情報を書き直していたため、オーバーへッド
サイクルが多く必要であった。

【０００８】また、従来のＤＭＡ制御装置では、一回の
ＤＭＡ要求に対して、一度のＤＭＡ転送を行なうだけで
あり、複雑なＩ／Ｏ制御装置の設定などが行なうことが
できなかった。

【０００９】

【課題を解決するための手段】本発明のＤＭＡ制御装置
は、直接メモリや周辺回路のデータを転送するＤＭＡ制
御装置において、ＤＭＡ転送の転送回数を保持するカウ
ントレジスタと、ＤＭＡ転送のソースアドレスを保持す
るソースアドレスレジスタと、ＤＭＡ転送のディスティ
ネーションアドレスを保持するディスティネーションア
ドレスレジスタと、ＤＭＡ転送の転送方法を決定するＤ
ＭＡコマンドレジスタと、アドレスの更新や転送回数の
計算を行なう少なくとも一つの計算回路と、ＤＭＡ転送
の制御を行なうＤＭＡ制御回路と、前記計算回路の結果
を入力して転送状況を前記ＤＭＡ制御回路に伝える判定
回路とから構成されることを特徴とする。

【００１０】また、本発明のＤＭＡ制御装置は、前記Ｄ
ＭＡコマンドレジスタには、一回のＤＭＡ転送が終了し
たときにその転送アドレスを更新するプログラム可能な
オフセット値を含むことを特徴とする。

【００１１】また、本発明のＤＭＡ制御装置は、前記Ｄ
ＭＡコマンドレジスタには、ＤＭＡ転送で転送するデー
タサイズを指定するコマンド情報があって、前記ソース
アドレスレジスタ、または、前記ディスティネーション
アドレスレジスタが、前記データサイズの境界を示して
いない場合には、前記データサイズよりも小さなデータ
サイズで、前記境界までＤＭＡ転送を行なうことを特徴
とする。

【００１２】また、本発明のＤＭＡ制御装置は、前記Ｄ
ＭＡ制御回路には、以前に動作したＤＭＡのチャネル番
号を記憶する少なくとも一つのチャネル番号レジスタ
と、前記チャネル番号と外部からのＤＭＡ要求のチャネ
ル番号を比較する少なくとも一つのチャネル比較回路と
があり、現在のＤＭＡ要求が、前に発生したＤＭＡ要求
と一致したことを前記チャネル比較回路で判別して、一
致した場合、ＤＭＡ転送のレジスタデータのセットアッ
プを省略することを特徴とする。

【００１３】また、本発明のＤＭＡ制御装置は、前記Ｄ
ＭＡ制御回路には、以前に動作したＤＭＡのチャネル番
号を記憶する少なくとも一つのチャネル番号レジスタ
と、前記チャネル番号と外部からのＤＭＡ要求のチャネ
ル番号を比較する少なくとも一つのチャネル比較回路と
があり、現在のＤＭＡ要求が、前に発生したＤＭＡ要求
と一致したことを前記チャネル比較回路で判別して、一
致した場合、ＤＭＡ転送のレジスタデータのセットアッ
プ、およびリストアを省略し、一致しなかった場合、ま
ず、リストアを行なってから、セットアップを行なうこ
とを特徴とする。

【００１４】また、本発明のＤＭＡ制御装置は、前記Ｄ
ＭＡコマンドレジスタには、一回のＤＭＡ転送が終了し
たときに、続けて起動するＤＭＡチャネル番号を指定で
きるリンクチャネル番号と、前記リンクチャネル番号に
よって指定されるＤＭＡチャネルを起動するか、否かを
制御できるリンクイネーブルフラグを持つことを特徴と
する。

【００１５】また、本発明のＤＭＡ制御装置は、これら
の制御装置を半導体基板上に構成したことを特徴とす
る。

【００１６】

【発明の実施の形態】本発明の実施例として、まず上位
のシステム構成例を図２に示す。図２において、２０８
は同一基板上に構成された集積回路、２０１はＣＰＵ、
２０２はＤＭＡ制御装置、２０３は割り込みコントロー
ラ（ＩＴＣと呼ぶ）、２０４は内蔵メモリ、２０５はバ
スコントローラ（ＢＣＵ）、２０６は少なくとも一つの
周辺回路、２０７は前記集積回路２０８の外部に接続さ
れた外部メモリ、または周辺回路である。本実施例は、
一つの実現形態を示したもので、本発明がこのシステム
構成に限られたものではない。例えば、内蔵メモリは、
複数存在する可能性があり、またそのメモリタイプもＲ
ＯＭ、ＲＡＭ、フラッシュメモリ、ＤＲＡＭなど、さま
ざまな形態がありうる。また、ＣＰＵやＤＭＡについて
も、単独ではなく、複数のＣＰＵやＤＭＡが存在するこ
とが可能である。また、集積回路外部とのインターフェ
ースについても、複数のバスが存在する可能性がある。

【００１７】図１に本発明のＤＭＡ制御装置の一実施例
としてその詳細を示す。１０１はＣＰＵとのインターフ
ェースバス、１０２はコマンドベースレジスタ、１０３
はＤＭＡカウントレジスタ、１０４はＤＭＡコマンドレ
ジスタ、１０５はＤＭＡアドレスレジスタ、１０６はＤ
ＭＡオフセットレジスタ、１０７はマルチプレクサ、１
０９はラッチ、１０８は加算・減算回路、１１０はラッ
チ、１１１は境界検出回路、１１３はＤＭＡ制御回路、
１２４は前記計算回路１０８を制御する信号線、１１４
はＢＣＵへのデータアクセス要求信号、１１２は前記デ
ータアクセス要求信号１１４に対応するアドレスを出力
するアドレス信号、１１７はＢＣＵからの応答信号、１
１８はＢＣＵとデータのやり取りを行なうデータバス、
１２２はＩＴＣからのＤＭＡ要求信号、１１９は前記Ｄ
ＭＡ要求信号１２２に対応するＤＭＡチャネル番号、１
２０はＤＭＡチャネル番号を保持しておくＤＭＡチャネ
ル番号保持レジスタ、１２１はＩＴＣからの現在のＤＭ
Ａ要求チャネル番号と前記ＤＭＡチャネル番号保持レジ
スタ１２０のチャネル番号とを比較するチャネル比較回
路、１２３はＩＴＣに対するＤＭＡ転送終了を示す制御
信号である。

【００１８】このＤＭＡ制装置は以下のように動作す
る。まず、図２のシステムレベルでは、割り込みコント
ローラ（ＩＴＣ）に、チップ内部、チップ外部を含めた
すべてのマスク可能な割り込み要因が集められる。ＩＴ
Ｃでは、割り込み要因フラグの保持、割り込み可能か、
否かが判断され、次に割り込み優先順位や、その割り込
みでＣＰＵに割り込みを要求するのか、またはＤＭＡに
起動要求するのかが判断される。ＣＰＵに割り込み要求
される場合は、割り込み要求信号２１４、および対応す
る割り込み番号２１５を使って、ＣＰＵに要求が行われ
る。ＤＭＡに転送要求が行く場合は、ＤＭＡ要求信号１
１９とＤＭＡチャネル番号１２２によって、要求がＩＴ
Ｃから、ＤＭＡに伝えられる。ＤＭＡ制御装置２０２
は、あらかじめＣＰＵ２０１によりバス１０１を使っ
て、初期化されている。ＤＭＡ２０２は起動要求を受け
ると、ＢＣＵへのデータアクセス要求信号１１４、前記
データアクセス要求信号１１４に対応するアドレスを出
力するアドレス信号１１２を使ってＢＣＵにデータアク
セスを要求する。ＢＣＵは、応答信号１１７を使ってこ
の要求に応える。ＤＭＡのコマンド情報や、転送される
データは、必要に応じて、ＢＣＵとデータのやり取りを
行なうデータバス１１８を介して、ＤＭＡとＢＣＵの間
でやり取りされる。もちろん、ＤＭＡの高速化を図るた
めに、例えば、ＤＭＡ転送のデータは、ＢＣＵ内に保持
されており、ＤＭＡには戻されないようなケースも、本
実施例の一つのバリエーションとして考えられる。

【００１９】ＢＣＵは、ＤＭＡ２０２と同様な信号をＣ
ＰＵ２０１からも受けている。ＣＰＵ２０１からの要求
は、ＣＰＵ要求信号２０９、対応するアドレスバス２１
０によって行われ、ＢＣＵは応答信号２１２によって行
われる。データは、データバス２１３によってＣＰＵと
ＢＣＵの間でやり取りされる。ＢＣＵはさらに、内蔵メ
モリ２０４にたいして、制御信号２２２、アドレス２２
３、データ２２４を介してデータの読み書きをコントロ
ールしている。また、同様に、チップ外部の周辺回路２
０７にたいして、制御信号２１９、アドレス２２０、デ
ータ２２１を介してデータの読み書きをコントロールし
ている。また、同様に、チップ上の周辺回路２０６にた
いして、制御信号２１７、アドレス２１８、データ２１
６を介してデータの読み書きをコントロールしている。
ＤＭＡ２０２からの要求は、通常は、ＣＰＵ２０１から
の要求よりも優先順位が高く、ＢＣＵ２０５は、両者か
らの要求が同時にあったときは、まず、ＤＭＡ転送を行
なう。ＤＭＡ転送は、図２において、内蔵メモリ２０
４、チップ外部の周辺回路２０７、チップ内部の周辺回
路２０６のうちの任意の２つのデバイス間で実行するこ
とができる。また、データの転送先、または転送元のい
ずれにも指定することができる。また、もちろん、同一
周辺回路、または同一メモリ内でのデータ転送を行なう
こともできる。

【００２０】ＤＭＡ制御装置２０２は、ＤＭＡコマンド
情報をメモリに置くタイプなので、ＩＴＣ２０３からＤ
ＭＡ要求を受けると、まず、ＢＣＵ２０５にたいして、
ＤＭＡのコマンド情報の読み込み要求を行なう（セット
アップ動作）。このＤＭＡコマンド情報の配置されてい
るアドレスは、コマンドベースレジスタ１０２にあるア
ドレスに、ＤＭＡ要求１２２に対応するＤＭＡチャネル
番号１１９から計算されるオフセット値を加えて計算さ
れる。このＤＭＡコマンド情報の一つの例が、図３に示
される。図３で、３０１はＤＭＡオフセットデータ、３
０２はＤＭＡカウントデータ、３０３はＤＭＡデータサ
イズ制御、３０４はＤＭＡソースアドレス制御、３０５
はＤＭＡソースアドレスデータ、３０６は割り込み制
御、３０７はＤＭＡ転送制御、３０８はＤＭＡディステ
ィネーション制御、３０９はＤＭＡディスティネーショ
ンアドレス、３１０はリンクイネーブルビット、３１１
はリンクチャネル番号である。これらのＤＭＡコマンド
情報は、データバス１１８を介して、ＤＭＡオフセット
データ３０１は、ＤＭＡオフセットレジスタ１０６へ、
ＤＭＡカウントデータ３０２は、ＤＭＡカウントレジ
スタ１０３へ設定される。

【００２１】また、ＤＭＡデータサイズ制御３０３、Ｄ
ＭＡソースアドレス制御３０４、割り込み制御３０６、
ＤＭＡ転送制御３０７、ＤＭＡディスティネーション制
御３０８、リンクイネーブルビット３１０、リンクチャ
ネル番号３１１は、ＤＭＡコマンドレジスタ１０４に設
定される。また、ＤＭＡソースアドレスデータ３０５、
ＤＭＡディスティネーションアドレス３０９は、ＤＭＡ
アドレスレジスタ１０５に設定される。

【００２２】コマンドベースレジスタ１０２は、ＤＭＡ
の初期化であらかじめＣＰＵによって初期化されてい
る。

【００２３】ＤＭＡはＤＭＡコマンド情報を読み込んだ
後、このコマンド情報に従って、ＤＭＡ転送を行なう。
まず、ＤＭＡ転送制御ビット３０７によって、ＤＭＡ転
送方式が選択される。さまざまな、転送方法があるが、
本実施例では、カウンタがゼロになるまで、ＤＭＡが連
続してデータを転送する連続転送モード（ＤＭＡ転送
制御ビット３０７が“１”のとき）と、一回のＤＭＡ要
求に対して、データサイズ３０３で指定されたデータを
一回だけ転送して、次のＤＭＡ要求を待つシングル転送
モード（ＤＭＡ転送制御ビット３０７が“０”のと
き）が選択できる。

【００２４】ＤＭＡ転送で転送されるデータサイズはＤ
ＭＡデータサイズ３０３によって、指定される。本実施
例は、ＤＭＡデータサイズ３０３の２ビットで、ワー
ド、ハーフワード、バイトのいずれかを選択できる。例
えば、シングル転送モードのときは、一回のＤＭＡ要求
で転送されるデータ量は、このＤＭＡデータサイズで指
定された値となる。ＤＭＡソースアドレス制御３０４
と、ＤＭＡディスティネーションアドレス制御３０８
は、それぞれ、一回のデータ転送のあと、どのようにソ
ースとディスティネーションのアドレス情報を更新する
かを決定する。本実施例では、この２ビットの制御ビッ
トで、アドレス固定、アドレスインクリメント、アドレ
スデクリメント、アドレス＋オフセットデータの４種類
が選択できるものである。ここでは、特にこの２ビット
のデコードの詳細までは規定しない。アドレス固定で
は、ＤＭＡ転送後、アドレスは変化しない。アドレスイ
ンクリメントでは、データ転送後、アドレスはデータサ
イズ分が加算される。アドレスはバイト単位なので、デ
ータサイズがバイトのときは“＋１”、ハーフワードの
ときは“＋２”、ワードのときは“＋４”が加算され
る。アドレスデクリメントでは、データ転送後、アドレ
スはデータサイズ分が減算される。アドレス＋オフセッ
トデータでは、データ転送の後、アドレスには、ＤＭＡ
オフセットレジスタ１０６の値が加算される。これによ
って、アレイ状に置かれたデータについても、ＤＭＡに
よるデータ転送が可能になる。加算・減算回路１０８の
入力の一方は、マルチプレクサ１０７の出力になってい
るが、このマルチプレクサ１０７によって、ＤＭＡオフ
セットレジスタ１０６の値か、または、ＤＭＡ制御回路
１１３からの出力かが選択される。ＤＭＡ制御回路１
１３からの出力が選択される場合は、アドレスは、固
定、インクリメント、またはデクリメントされる場合で
ある。以上のアドレスの更新方法は、ソース、およびデ
ィスティネーションの各アドレスについて、別々に指定
できるので、それだけＤＭＡ転送方法のバリエーション
は広くなる。

【００２５】ＤＭＡカウントレジスタ１０３は、ＤＭＡ
の転送回数カウンタ値を保持しており、ＤＭＡ転送が行
われる度に“１”づつ減算される。以上で述べた加算、
および減算の計算は、全て、加算・減算回路１０８によ
って計算される。

【００２６】ＤＭＡ転送が終了されると、図１の各レジ
スタの値は、メモリの読み出された位置に逆に書き戻さ
れる（リストア動作）。

【００２７】なお、ＤＭＡ制御回路１１３の中には、Ｄ
ＭＡキャッシュ・ビットがあり、このビットがオンのと
きは、最後に実行されたＤＭＡのチャネル番号がＤＭＡ
チャネル番号保持レジスタ１２０に保持されており、次
に発生したＤＭＡ要求のチャネル番号は、チャネル比較
回路１２１によって、ＤＭＡチャネル番号保持レジス
タ１２０と比較され、もし、一致した場合は、ＤＭＡの
コマンド情報のリードのみ、またはＤＭＡのコマンド情
報のリードとライトの両方を省略し、すでに、図１の各
レジスタに保持されている値を元にＤＭＡが実行される
機能をもつ。これは、ＤＭＡコマンド情報のキャッシュ
を持つことに等しい。なお、ＤＭＡのコマンド情報の
リードのみを省略するか、またはＤＭＡのコマンド情報
のリードとライトの両方を省略するかは、ＤＭＡ制御回
路で選択可能である。これらのＤＭＡ制御回路の中の設
定レジスタの値は、ＣＰＵとのインターフェースバス１
０１を介して、ＣＰＵが初期化することができる。

【００２８】また、ＤＭＡ制御装置２０２は、ＤＭＡ転
送の際に、ＤＭＡソースアドレス、または、ＤＭＡディ
スティネーションアドレスが、ＤＭＡデータサイズ３０
３の設定に対して、その境界を示していない場合には、
前記データサイズよりも小さなデータサイズで、前記境
界までＤＭＡ転送を行なう。例えば、連続転送モードで
大きなデータを転送する場合、ＤＭＡソースアドレス
とＤＭＡディスティネーションアドレスの最下位２ビッ
トが２進数で“０１”であり、データサイズがワードで
あったとき、最初の３回のＤＭＡ転送はバイトで転送
し、アドレスの最下位２ビットが２進数で、“００”に
なった以降は、ワードでデータ転送することで、転送の
高速化を図っている。境界検出回路１１１は、ＤＭＡ転
送回数カウント値がゼロになるのを検出するのと共に、
この最下位２ビットがデータサイズの境界にきているの
かも検出する。

【００２９】また、本実施例のＤＭＡ制御装置は、ＤＭ
Ａコマンドレジスタ１０４の中にリンクイネーブルビッ
ト３１０を持ち、ＤＭＡを連続して起動することができ
る。

【００３０】次に起動されるのは、リンクチャネル番号
３１１で指定されるＤＭＡチャネルである。従って、メ
モリ中の一定のサイズのＤＭＡコマンド情報のブロック
の中で、ＤＭＡの動作をプログラムすることができる。
最小のメモリ領域で、より複雑なＤＭＡ動作を実現する
ことができる。たとえば、ＤＭＡの始めの数チャネル
は、それぞれのＤＭＡの起動要因による特別な固有の動
作を行い、その後は、共通の、例えば、特定Ｉ／Ｏ周辺
回路のリセット動作などを、共通のＤＭＡチャネルをリ
ンクすることで実現が可能である。

【００３１】

【発明の効果】本発明のＤＭＡ制御装置は、前記ＤＭＡ
コマンドレジスタには、一回のＤＭＡ転送が終了したと
きにその転送アドレスを更新するプログラム可能なオフ
セット値を含み、一回のＤＭＡ転送ごとのアドレスの更
新値を単純にデータサイズだけでなく、プログラム可能
な少なくとも一つのオフセットデータ値に出来るので、
より自由度の高いＤＭＡ転送機能を実現できる。複数の
オフセットデータ値を使う場合は、ＤＭＡの転送順序ご
とにことなるデータオフセット値がアドレスの変化量と
して指定されるので、さらに複雑なＤＭＡ転送が実現で
きる。これらは、３次元以上の複雑なデータ構造を持つ
メモリ中のデータから、データを周辺回路にＤＭＡを使
って高速に転送するのに役立つ。

【００３２】さらに、本発明のＤＭＡ制御装置は、前記
ＤＭＡコマンドレジスタには、ＤＭＡ転送で転送するデ
ータサイズを指定するコマンド情報があって、前記ソー
スアドレスレジスタ、または、前記ディスティネーショ
ンアドレスレジスタが、前記データサイズの境界を示し
ていない場合には、前記データサイズよりも小さなデー
タサイズで、前記境界までＤＭＡ転送を行なうことがで
きる。従って、前記ソースアドレスデータ、または、前
記ディスティネーションアドレスデータが、たとえワー
ド境界にない場合にも、まず、小さなデータサイズで転
送を行ない、アドレスがより大きなデータサイズの境界
で一致したときからは、そのより大きなデータサイズで
データ転送を行なうので、より高速なＤＭＡ転送が可能
になる。

【００３３】さらに、本発明のＤＭＡ制御装置は、前記
ＤＭＡ制御回路には、以前に動作したＤＭＡのチャネル
番号を記憶する少なくとも一つのチャネル番号レジスタ
と、前記チャネル番号と外部からのＤＭＡ要求のチャネ
ル番号を比較する少なくとも一つのチャネル比較回路と
があり、現在のＤＭＡ要求が、前に発生したＤＭＡ要求
と一致したことを前記チャネル比較回路で判別して、一
致した場合、ＤＭＡ転送のレジスタデータのセットアッ
プを省略することができるので、オーバーヘッドは、Ｄ
ＭＡコマンド情報の読み出し時だけとなり、従来の半分
のオーバーヘッドとなって高速化が実現できる。

【００３４】さらに、本発明のＤＭＡ制御装置は、前記
ＤＭＡ制御回路には、以前に動作したＤＭＡのチャネル
番号を記憶する少なくとも一つのチャネル番号レジスタ
と、前記チャネル番号と外部からのＤＭＡ要求のチャネ
ル番号を比較する少なくとも一つのチャネル比較回路と
があり、現在のＤＭＡ要求が、前に発生したＤＭＡ要求
と一致したことを前記チャネル比較回路で判別して、一
致した場合、ＤＭＡ転送のレジスタデータのセットアッ
プ、およびリストアを省略し、一致しなかった場合、ま
ず、リストアを行なってから、セットアップを行なうこ
ともできるので、同じＤＭＡ要求が続く場合は、オーバ
ーヘッドを最小にすることができる。

【００３５】さらに、本発明のＤＭＡ制御装置は、前記
ＤＭＡコマンドレジスタには、一回のＤＭＡ転送が終了
したときに、続けて起動するＤＭＡチャネル番号を指定
できるリンクチャネル番号と、前記リンクチャネル番号
によって指定されるＤＭＡチャネルを起動するか、否か
を制御できるリンクイネーブルフラグを持つことによっ
て、最小のメモリサイズのなかで、柔軟性の高いＤＭＡ
動作を実行させることができる。

【００３６】さらに、本発明のＤＭＡ制御装置は、これ
らの制御装置を半導体基板上に構成することで、速度向
上、消費電力の最小化を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図。

【図２】本発明の上位システムレベルの一実施例を示す
図。

【図３】本発明のＤＭＡコマンド情報の一実施例を示す
図。

【図４】従来の一実施例を示す図。

【符号の説明】

１０２：コマンドベースレジスタ１０３：ＤＭＡカウントレジスタ１０４：ＤＭＡコマンドレジスタ１０５：ＤＭＡアドレスレジスタ１０６：ＤＭＡオフセットレジスタ１０８：加算・減算回路１１３：ＤＭＡ制御回路２０１：ＣＰＵ２０２：ＤＭＡ制御装置２０３：割り込みコントローラ（ＩＴＣ）２０４：内蔵メモリ２０５：バスコントローラ（ＢＣＵ）２０６：チップ上の周辺回路２０７：チップ外部の周辺回路２０８：集積回路

Claims

【特許請求の範囲】

【請求項１】直接メモリや周辺回路のデータを転送する
ＤＭＡ制御装置において、ＤＭＡ転送の転送回数を保持
するカウントレジスタと、ＤＭＡ転送のソースアドレス
を保持するソースアドレスレジスタと、ＤＭＡ転送のデ
ィスティネーションアドレスを保持するディスティネー
ションアドレスレジスタと、ＤＭＡ転送の転送方法を決
定するＤＭＡコマンドレジスタと、アドレスの更新や転
送回数の計算を行なう少なくとも一つの計算回路と、Ｄ
ＭＡ転送の制御を行なうＤＭＡ制御回路と、前記計算回
路の結果を入力して転送状況を前記ＤＭＡ制御回路に伝
える判定回路とから構成されることを特徴とするＤＭＡ
制御装置。
【請求項２】前記ＤＭＡコマンドレジスタには、一回の
ＤＭＡ転送が終了したときにその転送アドレスを更新す
るプログラム可能なオフセット値を含むことを特徴とす
る請求項１記載のＤＭＡ制御装置。
【請求項３】前記ＤＭＡコマンドレジスタには、ＤＭＡ
転送で転送するデータサイズを指定するコマンド情報が
あって、前記ソースアドレスレジスタ、または、前記デ
ィスティネーションアドレスレジスタが、前記データサ
イズの境界を示していない場合には、前記データサイズ
よりも小さなデータサイズで、前記境界までＤＭＡ転送
を行なうことを特徴とする請求項１記載のＤＭＡ制御装
置。
【請求項４】前記ＤＭＡ制御回路には、以前に動作した
ＤＭＡのチャネル番号を記憶する少なくとも一つのチャ
ネル番号レジスタと、前記チャネル番号と外部からのＤ
ＭＡ要求のチャネル番号を比較する少なくとも一つのチ
ャネル比較回路とがあり、現在のＤＭＡ要求が、前に発
生したＤＭＡ要求と一致したことを前記チャネル比較回
路で判別して、一致した場合、ＤＭＡ転送のレジスタデ
ータのセットアップを省略することを特徴とする請求項
１記載のＤＭＡ制御装置。
【請求項５】前記ＤＭＡ制御回路には、以前に動作した
ＤＭＡのチャネル番号を記憶する少なくとも一つのチャ
ネル番号レジスタと、前記チャネル番号と外部からのＤ
ＭＡ要求のチャネル番号を比較する少なくとも一つのチ
ャネル比較回路とがあり、現在のＤＭＡ要求が、前に発
生したＤＭＡ要求と一致したことを前記チャネル比較回
路で判別して、一致した場合、ＤＭＡ転送のレジスタデ
ータのセットアップ、およびリストアを省略し、一致し
なかった場合、まず、リストアを行なってから、セット
アップを行なうことを特徴とする請求項１記載のＤＭＡ
制御装置。
【請求項６】前記ＤＭＡコマンドレジスタには、一回の
ＤＭＡ転送が終了したときに、続けて起動するＤＭＡチ
ャネル番号を指定できるリンクチャネル番号と、前記リ
ンクチャネル番号によって指定されるＤＭＡチャネルを
起動するか、否かを制御できるリンクイネーブルフラグ
を持つことを特徴とする請求項１記載のＤＭＡ制御装
置。
【請求項７】請求項１または請求項２または請求項３ま
たは請求項４または請求項５または請求項６記載のＤＭ
Ａ制御装置に於いて、これらの制御装置を半導体基板上
に構成したことを特徴とする請求項１記載のＤＭＡ制御
装置。