JPH03263253A - マルチプロセッサ数値制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマルチプロセッサ部を有する数値制御装置、特
に複数のプロセッサ部と該プロセッサ部により制御され
る複数のスレーブ回路との間のデータ転送をアドレス指
定により行うマルチプロセッサ数値制御装置に関する。

［従来の技術］ 数値制御による工作機械において、マルチプロセッサに
おける数値制御装置が周知であり広範囲に利用されてい
る。

第５図には、従来におけるプロセッサ部１０及びスレー
ブ回路１４より成るマルチプロセッサ数値制御装置が示
されており、この種の数値制御装置は、図示のように２
つのプロセッサ部１０Ａ。

１０Ｂとバス調停回路１２と３つのスレーブ回路１４Ａ
、１４Ｂ、１４Ｃとから形成され、前記プロセッサ部１
０と前記スレーブ回路１４とは、アドレスバス１６及び
データバス１８で接続されている。

そして、前記アドレスバス１６は、アドレス情報のうち
確定された確定アドレスを転送するアドレス線と、該ア
ドレスの確定を前記スレーブ回路１４に報知するためア
ドレスストローブ信号を転送するアドレス制ａ＋線とで
成る。

また、前記データバス１８は、前記確定アドレスに対応
して確定されたデータを転送するデータ線と、該データ
の確定を前記スレーブ回路１４に報知するためデータス
トローブ信号を転送するデータ制御線とで成る。

ここで、前記バス調停回路１２は、従来からの公知な方
法によって、２つの第１、第２プロセツサ部１０Ａ、Ｉ
ＯＢのうちいずれかにアドレスバス１６及びデータバス
１８を使用するかを調停し、該バス調停回路１２から調
停指示１２Ａ、１２Ｂを出力する。

また、前記調停指示を受ける前記各プロセッサ部１０は
、その動作命令（指令）を保持するレジスタを含み、該
所定の制御動作を行わせるための制御指令を出力する。

一方、前記各第１、第２、第３スレーブ回路１４Ａ、１
４Ｂ、１４Ｃは、データ記憶部としてメモリを含み、前
記確定アドレスにその対応するデータを書き込んだり・
、又はアドレスに書き込まれたデータを読み出したりす
ることができ、具体的には例えば軸制御回路、表示制御
回路、Ｉ１０制御回路である。

そして、前記スレーブ回路１４は、プログラム指令に基
づいて、前記プロセッサ部１０から送出されてきたアド
レス情報を前記アドレスバス１６を介して受けると共に
、該アドレスに対応したデータを前記データバス１８を
介して各プロセッサ部１０と送受可能とし、このデータ
に基づいて所定の軸、表示などの制御動作を行わせるこ
とができる。

第６図は、この様な従来の装置において、前記調停回路
１２により、２個のプロセッサ部１０Ａ。

１０Ｂがアドレスバス１６及びデータバス１８を共用す
る場合の動作例をタイムチャートで示している。

図において、まず時刻ｔ１において、前記第１プロセッ
サ部１０Ａがアドレスバス１６の使用を開始する。

すなわち、前記第１プロセッサ部１０Ａは、バスを使用
したいことを前記調停回路１２に報知し、該調停回路１
２はバス使用の可否を確認、該プロセッサ部１０Ａへ調
停指示して、これにより、バスが使用される。

そして、時刻ｔ２において、前記第１プロセッサ部１０
Ａでは、プログラム指令に基づいて、アドレス情報のう
ち所定のアドレス、例えば第６図に示すアドレスａをア
ドレスバス１６上で確定する。

そして、これと同時にアドレス確定指令としてのアドレ
スストローブ信号が低レベルとなり、前記第１プロセッ
サ部１０Ａは、該アドレスストローブ信号を前記第１、
ｈｔＳ２、第３スレーブ回路１４Ａ、１４Ｂ、１４Ｃに
アドレスバス１６を介して転送し、アドレスの確定を知
らせる。

これによって、例えばアドレスａにて指定された第１ス
レーブ回路１４Ａはデータ入力の準備を行う。

次ぎに、時刻ｔ３において、前記アドレスａに対応した
データｂが確定されデータバス１８を介し前記第１プロ
セッサ部１０Ａから前記スレーブ回路１４Ａへ転送され
ると共に、これと同時にデータ確定指令としてのデータ
ストローブ信号が低レベルとなって転送される。

これにより、前記第１スレーブ回路１４Ａにデータバス
１８上のデータが有効であることを知らせる。

この結果、第６図に示すように、時刻ｔ３〜時刻ｔ４ま
でに前記第１スレーブ回路１４Ａは、前記データｂを取
り込むことになる。

ここで、アドレスバス１６上では、データｂの確定ｔ３
後においても該データｂを取り込むｔ４まで前記アドレ
スａが保持されることになる。

その後、時刻ｔ５において、前記バス調停回路１２の指
示に基づいて、バスの使用権が前記第１プロセッサ部１
４Ａから前記第２プロセッサ部１４Ｂへ移ることになる
。

従って、第６図に示すように、時刻ｔ５から時刻ｔ９ま
での間においては、前記第２プロセッサ部１４Ｂで前述
したと同様の一連の動作が行われ、アドレスＣにて指定
された例えば、第３スレーブ回路１４Ｃへは時刻ｔ７〜
ｔ８の間でデータｄを転送することになる。

このようにして、アドレスバス１６上での一連のアドレ
スの確定により、データバス１８からのデータの転送或
いはデータの取り込みが行われる。

ところが、この第５図に示す従来の数値制御装置では、
データ転送に１つのデータバス１８だけを使用している
ため、データ転送能力に限界があり、またデータ転送能
力が不足する場合があった。

すなわち、２つのプロセッサ部１０Ａ、ＩＯＢは、同時
にデータ転送を行えないために、データ転送能力が不足
するという問題があった。

そこで、近年、この種の数値制御装置では、制御能力を
高めるために、複数のプロセッサ部を使用することが多
くなってきており、かつそのデータ転送能力を高めるた
めに複数のアドレスバスと複数のデータバスとを設ける
ことが一般的に行われている。

つまり、第７図にはこのようなデータ転送能力の不足に
対処した場合での他の数値制御装置の構成例が示されて
おり、第１、第２のプロセッサ部２ＯＡ、２０Ｂにそれ
ぞれ対応させて第１、第２のアドレスバス２２，２４と
第１、第２のデータバス２６．２８とを設けることによ
り、上記のデータ転送能力の不足を解消している。

これは、図に示すように、一方の第１プロセッサ部２０
Ａは、第１アドレスバス２２と第１データバス２６とを
通してスレーブ回路３０の第１スレーブ回路３０Ａヘア
ドレス及びデータ転送を行うことができ、これと同時に
、他方の第２プロセッサ部２０Ｂは、第２アドレスバス
２４と第２データバス２８とを通して第２スレーブ回路
３０Ｂ及び第３スレーブ回路３０Ｃへアドレス及びデー
タ転送を行うことができる。

このように、各プロセッサ部２ＯＡ、２０Ｂに対応させ
て複数組のアドレスバスと複数組のデータバスとをそれ
ぞれ別個独立に備えることにより、データ転送能力を高
めることができる。

なお、第７図に示すように、Ｎ４１アドレスバス２２及
び第１データバス２６と、第２アドレスバス２４及び第
２データバス２８との間には前記調停回路１２に加えて
共有メモリ３２を設け、これにより、第１プロセッサ部
２０Ａと第２プロセッサ部２０Ｂとを接続し、アドレス
及びデータの送受を効果的に行っている。

［発明が解決しようとする課題］ しかしながら、第７図に示すように、前記データ転送能
力不足を解消するため手段として複数のアドレスバス２
２，２４、複数のデータバス２６゜２８を設けた従来の
装置では、例えば２４本以上のアドレス線及び１６本以
上のデータ線を使用しなければならないのが一般的であ
る。

このため、アドレスバス２２，２４、データバス２６．
２８を構成するには多数のアドレス線、データ線を接続
しなければならなかった。

これにより、装置の構成上においてコスト高となり、経
済性が損なわれると共に、装置自体の形状が大型化する
という欠点があった。

本発明は上記従来の課題に鑑み成されたものであり、そ
の目的は、１本のアドレスバス上に確定アドレスを短時
間で転送可能とし、これにより、データ転送能力を向上
させることができ、かつアドレス線を少なくし低コスト
化、小形化できるマルチプロセッサ数値制御装置を提供
することにある。

［課題を解決するための手段］ 上記目的を達成するために本発明によれば、ブログラム
指令に基づいて、アドレス情報のうち所定のアドレスを
確定して確定アドレス及びアドレス確定指令をアドレス
バスに転送し、該確定アドレスに対応する所定のデータ
を確定し確定データ及びデータ確定指令を複数のデータ
バスのいずれかに転送する複数のプロセッサ部と、前記
確定アドレスに対応したアドレスに前記確定データを記
憶するデータ記憶部を含み、前記両確定指令により、該
データ記憶部のアドレスに前記確定データを書込むと共
に、前記転送された確定アドレスに基づいて該アドレス
に書き込まれたデータを読出し、前記データバスに転送
し複数のスレーブ部と、前記スレーブ部に設けられ前記
アドレス確定指令に基づいて前記確定アドレスをアドレ
スバスから取り込み、一時的に保持するアドレス保持手
段とを有することを特徴とする。

［作用］ 以上のような構成としたので本発明によれば、前記プロ
セッサ部により、プログラムに基づいて確定アドレス及
び確定データを前記各バスに転送させることができ、前
記アドレス保持手段に該確定アドレスを一旦保持させる
ことができる。

これにより、アドレスバスから確定アドレスを取り込み
、その後、確定アドレスと対応する前記データ記憶部の
アドレスに前記確定データをアクセス（書込み／読出し
）することが可能となる。

従って、アドレスバス上では、データ確定からデータの
アクセス完了まで確定アドレスを保持する必要がなく、
データ転送サイクルの始めの部分のみ保持し、これによ
り、新たなアドレスが確定可能となり残りの時間はアド
レスバス上に他のデータバスのためのアドレス転送を行
うことができる。

この結果、前記アドレス保持手段により、アドレスバス
上でアドレスが保持されないので１本のアドレスバスが
有効的に使用可能となり、データ転送を短時間にかつ効
率的に行うことが可能となる。

［実施例］ 以下、図面に基いて本発明の好適な実施例を説■する。

ｊ１１図は、本発明に係るマルチプロセッサ数値制御装
置の概略構成図であり、第２図は該装置のスレーブ回路
の内部構成を示した図である。

なお、前述した第５図〜第７図との同一部材には同一符
号を付し、以下構成及び動作の説明は省略する。

本発明において特徴的なことは、確定されたアドレスを
アドレスバスに保持させることなく、アドレス保持手段
にデータの確定から読み込み／読出し完了まで保持させ
、これにより、次の新たな確定アドレスをアドレスバス
に転送可能としたことにある。

以下、第１図、第２図を用いて本実施例の構成を説明す
る。

図において、本実施例における数値制御装置は、前述の
従来例に示された前記バス調停回路１２、前記共有メモ
リ３２に加えて、１本のアドレスバス１６と第１、第２
のデータバス２６．２８とに接続されたプロセッサ部４
０と、スレーブ部５゜と、から構成される。

すなわち、前記プロセッサ部４０は、前記ｔＢ１データ
バス２６に接続された第１プロセッサ部４ＯＡと前記第
２データバス２８に接続された第２プロセッサ部４０Ｂ
とから成る。

一方、前記スレーブ部５０は、前記第１データバス２６
に接続された第１スレーブ回路５０Ａと前記第２データ
バス２８に接続された第２、第３スレーブ回路５０Ｂ、
５０Ｃとから成る。

前記スレーブ回路５０の各スレーブ回路５０Ａ。

５０Ｂ、５０Ｃは、第２図に示すように、前記アドレス
バス１６に接続された上位アドレスデコード回路５２と
、該アドレスバス１６及び上位アドレスデコード回路５
２に接続されたアドレス情報保持回路５４と、第２デー
タバス２８に接続されると共に前記アドレス情報保持回
路５４に接続されたデータバッファ５６と、前記アドレ
ス情報保持回路５４と前記データバッファ５６とに接続
されたメモリ５８と、から構成されている。

このアドレス情報保持回路５４は、フリップフロッゾな
どの安価な論理素子で実現することができるので、装置
のコストダウンを図ることが可能となり、経済性を損な
うことがない利点を有する。

以下、第３図に示されたタイムチャートに基づいて本実
施例の動作を第４図（ａ）〜第４図（ｅ）を用いて説明
する。

第３図において、前記第１プロセッサ部４０Ａは、前記
調停回路１２の指示により、時刻ｔ１においてアドレス
バス１６の使用を開始し、次に、時刻ｔ２において、プ
ログラム指令に基づいて、アドレス情報のうち所定のア
ドレス、例えばアドレス１７がアドレスバス上で確定す
る。

そして、これと同時に第１アドレスストローブ信号が低
レベルとなり、前記第１プロセッサ部４０Ａは、第１デ
ータバス２６に接続されている全ての第１、第２、第３
スレーブ回路５０Ａ。

５０Ｂ、５０Ｃヘアドレスの確定を知らせる（第４図（
ａ）黒矢印に示す）。

ここで、前記アドレス１７にて指定されたアドレス１０
〜１つの前記第１スレーブ回路５０Ａだけが該アドレス
１７を内部に取り込み、保持することができ、これによ
って、該指定されたアドレス１７へ第１データバス２６
からのデータを入力させる準備を行う。

従って、時刻ｔ３において前記第１プロセッサ部４０Ａ
により、第１データバス２６上に前記アドレス１７に対
応するデータｂが確定し、同時にＹ５１データストロー
ブ信号が低レベルとなって、前記第１スレーブ回路５０
Ａへデータｂが有効であることを知らせる（第４図（ｂ
）黒矢印に示す）。

この第１スレーブ回路５０Ａでは、第４図（Ｃ）に示す
ように、アドレスバス上のアドレス１７は、前記上位ア
ドレスデコード回路５２によりデコードされ、自己宛て
のアドレスであるかどうかの判定が行われる。

すなわち、自己宛てのアドレスがアドレス１０〜１９の
範囲内であるかを検出し、判定の結果、アドレス１７が
範囲内にあるので、前記アドレス１７をアドレス保持指
令に変換して第４図（ｃ）の黒矢印に示すように前記ア
ドレス情報保持回路５４に保持させる。

これにより、従来のようにアドレスバス１６上において
アドレス１７は保持されず、次のアドレスが使用可能と
なる。

そしてその後、第４図（ｄ）黒矢印に示すように、前記
アドレス情報保持回路５４は、前記データバッファ５６
を有効として第２データバス２８と前記メモリ５８とを
接続させ（第４図（ｄ）黒矢印）、前記第２データバス
２８上のデータｂを有効として前記メモリ５８の確定ア
ドレスに対応するアドレス１７に格納する（データｂが
メモリ５８のアドレス１７に保持される）。

もちろん、前記上位アドレスデコード回路５２では、も
しここで、前記アドレス１７でなく例えば、アドレス３
がきた時にはアドレス１０〜１９の範囲外なので取り込
まれないことになる。

また、前記アドレス情報保持回路５４では、次の前記第
２データバス２８から前記メモリ５８へのデータｂの転
送が完了するまで前記アドレス１７を保持させることが
でき、これによって、前記第１スレーブ回路５０Ａは、
時刻ｔ４までに前記メモリ５８の対応するアドレス１７
に前記データｂを取り込むことができる。

ここで、アドレスバス１６上の前記アドレス１７は、前
述したように、従来での時刻ｔ４に比し、時刻ｔ３まで
に前記第１スレーブ回路５０Ａ内部に既に取り込まれ保
持されているので、該時刻ｔ３より、次ぎの１０２プロ
セツサ部４０Ｂがアドレスバス１６を使用できる。

そして次に、時刻ｔ４において、第４図（ｂ）に示すよ
うに前記′Ｗ１２プロセッサ部４０Ｂは、プログラム指
令に基づき、前述したと同様にアドレスバス上に次のア
ドレス３５を確定することができると共に、同時に第２
アドレスストローブ信号が低レベルとなり、第２データ
バス２８に接続されているアドレス３０〜３つの第３ス
レーブ回路５０Ｃへアドレス３５の確定を知らせる。

そして、前記アドレス３５で指定された前記第３スレー
ブ回路５０Ｃは、前述した第４図（ｃ）示すように該ア
ドレス３５を内部に保持すると共に、時刻ｔ５までに第
２データバス２８からのデータ入力の準備を行う（第４
図（ｅ）黒矢印）。

更に、第４図（ｅ）に示すように、時刻ｔ５において、
前記第２データバス２８上に前記アドレス３５に対応す
るデータｄが確定し、同時に第２データストローブ信号
が低レベルとなり、前記第３スレーブ回路５０Ｃへ第２
データバス２８上のデータｄが有効であることを知らせ
る。

このように、１本のアドレスバスで２本のデータバスに
対するアドレス１７．３５を集中して転送することがで
きる。

ここで、前記アドレス情報保持回路５４では、前記アド
レス情報としてアドレスバスより受は取ったアドレスを
そのまま保持するようにしてもよいし、前記スレーブ回
路５０内部で使用しやすい形、例えば所定のコードなど
に変換した後、保持するようにしてもよい。

また、上記の動作例では、前記各プロセッサ部４０が前
記各スレーブ回路５０へのデータを転送する場合につい
て説明したが、逆に前記各プロセッサ部４０が前記各ス
レーブ回路５０からデータを受け、取り込む場合におい
ても同様に行うことができる。

また更に、上記の実施例では、２つのデータバスを使用
したが、本発明は３つ以上の複数のデータバスを備えた
装置に対しても容易に適用可能である。

［発明の効果コ 以上のようにして、本発明に係るマルチプロセッサ数値
制御装置によれば、確定されたアドレスをアドレス保持
手段に保持させることができ、これにより、新たなアド
レスを順次集中的にかつ、短時間で転送可能となり、ア
ドレスバスではデータ記憶部へのデータ確定からアクセ
ス（書き込み／読み出し）完了までアドレスを保持する
必要がなくなる。

この結果、従来に比しデータ転送能力を高めることがで
きると共に、装置の低コスト化により経済性を損なうこ
となく、かつ装置を小形化することができる。

【図面の簡単な説明】

第１図は本発明に係るマルチプロセッサ数値制御装置の
一例を示した概略構成図、 第２図は第１図に示されたマルチプロセッサ数値制御装
置のスレーブ回路内部の構成を示した概略構成図、 第３図は第１図及び第２図に示した装置の動作を説明し
たタイムチャート図、 第４図（ａ）〜（ｅ）はマルチプロセッサ数値制御装置
の動作説明図、 第５図は従来におけるマルチプロセッサ数値制御装置の
一例を示した概略構成図、 第６図は第５図に示した装置の動作を説明したタイムチ
ャート図、 第７図は従来におけるマルチプロセッサ数値制御装置の
他の例を示した概略構成図である。 １２　・・・　調停回路 １６　・・・　アドレスバス ２６　・・・　第１データバス ２８　　・・・ ３２　　・・・ ４０　　・・ ４０Ａ　　　・・・ ４０Ｂ　　　・・・ ５０　　・・・ ５０Ａ　　　・・・ ５０Ｂ　　　・・・ ５０Ｃ・・・ ５２　　・・・ ５４　　・・・ ５６　　・・・ ５８　　・・・ 第２データバス 共有メモリ プロセッサ部 第１プロセッサ部 第２プロセッサ部 スレーブ回路 第１スレーブ回路 第２スレーブ回路 第３スレーブ回路 上位アドレスデコード回路 アドレス情報保持回路 データバッファ メモリ

Claims (1)

【特許請求の範囲】
1. （１）プログラム指令に基づいて、アドレス情報のうち
   所定のアドレスを確定して確定アドレス及びアドレス確
   定指令をアドレスバスに転送し、該確定アドレスに対応
   する所定のデータを確定し確定データ及びデータ確定指
   令を複数のデータバスのいずれかに転送する複数のプロ
   セッサ部と、前記確定アドレスに対応したアドレスに前
   記確定データを記憶するデータ記憶部を含み、前記両確
   定指令により、該データ記憶部のアドレスに前記確定デ
   ータを書込むと共に、前記転送された確定アドレスに基
   づいて該アドレスに書き込まれたデータを読出し、前記
   データバスに転送する複数のスレーブ部と、を有し、 前記データに基づいて数値制御を行うマルチプロセッサ
   数値制御装置において、 前記スレーブ部にに設けられ前記アドレス確定指令に基
   づいて前記確定アドレスをアドレスバスから取り込み、
   一時的に保持するアドレス保持手段を有し、 前記確定アドレスを前記データの確定から書込み／読出
   し完了まで前記アドレス保持手段に保持させ、新たな確
   定アドレスを転送可能としデータ転送能力を向上させた
   ことを特徴とするマルチプロセッサ数値制御装置。