JPH1185673A - 共有バスの制御方法とその装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサからのアドレスに対応する単一デ
ータの単位で、動的に複数のバスプロトコルを切り換
え、共有バスのデータ入出力スループットを向上する。 【解決手段】 複数のバスプロトコル機能に対応したバ
スプロトコルコントローラ４０１〜４０３を設け、プロ
セッサ３からモード信号６４をモードレジスタ５に設定
してバスプロトコル機能の切り換えを行い、そのバスプ
ロトコルによるアクセスを行う。このバスプロトコルの
動作とバスプロトコルの切り換え動作とをマシンステー
トコントローラ７、４０７、及びバスモード／タイミン
グコントローラ４０６で同期化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共有バスの制御方
法とその装置に係り、特に接続されているデバイスの、
バスプロトコルが複数個存在する共有バスの制御に適し
た共有バスの制御方法とその装置に関するものである。

【０００２】

【従来の技術】従来、１つの（共有）バス上で複数のプ
ロトコルに対応できるようにしたバスシステムには、以
下の例がある。まず、コンピュータシステムで使用され
ているＩＳＡバスにおいては、バスに接続されたデバイ
スからプロセッサに返送されるレディ信号に応答して、
バスサイクルの終了制御を行うという、非同期プロトコ
ルでアクセスを行う。前記レディ信号が所定の時間内に
返送されない場合は、その時点でプロセッサにレディ信
号を返送してバスサイクルの終了制御を行う。アクセス
対象デバイスが同期プロトコルのデバイスである場合
も、前記所定の時間内にデータ伝送が完了すれば、同デ
バイスへのアクセスは可能である。

【０００３】特開平４−３５８２５６号に示されている
公知例では、同一ＳＣＳＩバス上に同期転送モードと非
同期転送モードの双方のＳＣＳＩデバイスが接続され、
各デバイスに定義されている協定情報（転送同期値、転
送オフセット値）をリセット時に各デバイスから得、Ｓ
ＣＳＩデバイスの番号ごとにホストバス制御回路のメモ
リにセットしておき、上記協定情報に記載されたプロト
コルで、ホスト側から双方のデバイスに対してデータ伝
送を行う。

【０００４】特開平８−４４６６５号に示される転送バ
スにおいては、同一バス上に同期プロトコル、非同期プ
ロトコル、高速同期プロトコル、高速同期と同期プロト
コル、高速同期と非同期プロトコルがサポートされてい
るデバイスが接続される。各デバイスによってサポート
されるプロトコルに依存していろいろな制御信号が存在
し、この制御信号を利用してデバイス側からホスト側の
バスコントローラへメッセージ信号を転送する。各プロ
トコルの切り換えは、デバイス側からの前記メッセージ
信号に応答してバスコントローラがそれらのデバイスに
対応するデータ転送プロトコルを選択し、決定すること
により行う。また、プロトコルの選択は、データを転送
する対象デバイスが、前記高速同期プロトコルと他のプ
ロトコルをサポートしている場合、もしくはお互いに高
速同期プロトコルをサポートしている場合は、これを優
先する。

【０００５】

【発明が解決しようとする課題】従来の、複数バスプロ
トコルをサポートできるようにした共有バスを持つプロ
セッサシステムは、種々のデバイスとのデータ伝送を容
易に行えるという利点を有するが、次に示す問題があ
る。 （１）デバイスから返送されるコントロール信号を用い
てバスプロトコルの選択を行うため、サポートするプロ
トコルの増加に伴い、コントロール信号もしくはバスの
信号線の数が増加し、複雑なシステム構成になりハード
ウェア的に制限が生じること。 （２）バスプロトコル選択に必要な情報は、アクセス対
象のデバイスが保有し、バスコントローラからのデバイ
ス選択信号に応答して、デバイスから認識信号として返
送される。従って、デバイスにアクセスし、データの伝
送を行う毎にデバイスからの認識信号の応答を待つ時間
が必要であること。 （３）プロセッサバスのクロックと共有バスのクロック
が非同期で動作している為、同期化処理を行う為の遅れ
時間があること。

【０００６】上記した従来技術の問題点のうち、特に
（２）に示した時間は、プロセッサが１度のアクセスで
伝送するデータ量に対しての比率が問題となる。例えば
ロボットコントローラ等の制御装置の分野においては、
環境の変化に対して高速に反応できる実時間制御が要求
されている。そのためには、センサからの入力データに
対して情報処理演算を行い、制御対象に対して出力を行
うまでの入出力時間、すなわちシステム全体のスループ
ットの短縮が重要課題である。このような装置では、あ
るセンサにより検出され格納されている単一データへの
アクセスや、同様に、制御対象から出力され格納さてい
る単一データへのアクセスが頻繁に生じる。このよう
に、プロセッサが１度のアクセスで１つのアドレスに対
応する所定サイズデータの伝送しか行わないランダムア
クセスの場合には、（２）の問題はデータ伝送の高速化
に関して致命的問題である。

【０００７】本発明の目的は、複数のプロトコルをサポ
ートし、かつプロトコルの選択と切り換えのためのオー
バーヘッドが少なく、高速なランダムアクセスが可能な
共有バスの制御方法とその装置を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、複数のバスプロトコルをサポートする
ランダムアクセス可能な共有バスを制御するための共有
バスの制御装置において、プロセッサから実行すべきバ
スプロトコルを指定するためのモード指定信号が出力さ
れたときそのモード指定信号に対応したモード信号をセ
ットするためのモード設定手段と、前記複数のバスプロ
トコルの実行制御を行うためのバスプロトコルコントロ
ーラと、前記モード設定手段にセットされたモード信号
に応じたバスプロトコルを実行するバスプロトコルコン
トローラを選択するためのバスプロトコル選択手段と、
前記プロセッサによる前記モード設定手段へのモード信
号の設定動作、及び前記選択されたバスプロトコルコン
トローラによるバスプロトコルの実行制御動作のタイミ
ングを制御するための同期化手段と、を備えたことを特
徴とする共有バスの制御装置を開示する。

【０００９】また、本発明は、複数のバスプロトコルを
サポートする共有バスを制御するための共有バスの制御
方法において、前記各バスプロトコルの実行制御を行う
ためのバスプロトコルコントローラを設けておき、プロ
セッサから共有バスを介してのデバイスへのアクセス時
には、当該デバイスのアクセス可能なバスプロトコルを
指定するための信号をプロセッサから出力して前記バス
プロトコルコントローラから該当するものを選択し、該
選択したバスプロトコルコントローラの制御により前記
アクセスを実行するとともに、前記プロセッサからの信
号の出力とそれによる前記バスプロトコルの選択、及び
選択されたバスプロトコルコントローラによるアクセス
制御を同期化して実行することを特徴とする共有バスの
制御方法を開示する。

【００１０】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を詳細に説明する。図１は、本発明の特徴とする
バスプロトコルコントロールユニットの構成例を示すブ
ロック図で、共有バス１に接続された図示しないデバイ
スと、プロセッサバス２に接続されたプロセッサ３との
間で、ランダムアクセスによるデータ伝送、あるいは所
定の大きさを有するデータブロックの転送が行われる。
バスプロトコルコントロールユニット４は、各デバイス
が異なるバスプロトコルをサポートしているのに対応し
たデータ伝送を実現するための回路で、図１では大きく
分類して３種類のバスプロトコルに対応する為に、３個
のバスプロトコルコントローラ４０１、４０２、４０３
を有している。以下、図１の主要な部分を順次説明す
る。

【００１１】まず、プロセッサバス２は、アドレス／コ
マンドバス２０１とデータバス２０２より構成され、ア
ドレス／コマンドバス２０３及びデータバス２０４を介
してプロセッサ３と接続される。プロセッサバス２に
は、図示は省略したが、例えばＲＯＭやＲＡＭなどのメ
モリに代表されるプロセッサ直結のデバイスが接続され
ることもある。共有バス１は、アドレス／コマンドバス
１０１及びデータバス１０２より構成される。前述した
ように、共有バス１はランダムアクセスが可能なバス
で、プロセッサ３から指定した１つのアドレスに対応し
て、バスプロトコルコントロールユニット４を介して１
つのデータの読み書きが可能である。

【００１２】バスプロトコルコントロールユニット４
は、複数のバスプロトコルをサポートするため、３個の
ブロックから成る、ハードウェア構成のバスプロトコル
コントローラ４０１〜４０３を有している。このうち、
バスプロトコルコントローラ４０１は転送プロトコル
を、バスプロトコルコントローラ４０２は同期プロトコ
ルを、さらにバスプロトコルコントローラ４０３は非同
期プロトコルを各々サポートするものとする。

【００１３】ここで同期プロトコルでは、データ伝送動
作としてデータを書き込む側のプロセッサもしくはデバ
イスが共有バス１にデータを置き、そのデータが安定す
ると、次にデータを読み込む側のプロセッサもしくはデ
バイスがそのデータを読み込むが、これらの動作はバス
クロックに同期したバスサイクルが所定のクロック数後
に終了するまでに完結しなければならない。そして上記
バスサイクルの同期は各デバイスのデータ入出力時間に
大きく依存し、バスサイクルを全く引き延ばさない完全
なノーウェイト、データプリフェッチ処理によりバス占
有時間を短縮したデータラッチ方式のノーウェイト、リ
ードのみ１サイクル引き延ばす１ウェイト、リード／ラ
イト共に１サイクル引き延ばす１ウェイト、さらに同様
な複数サイクルを引き延ばす複数ウェイト等がある。

【００１４】非同期プロトコルは、共有バス１に接続さ
れているプロセッサ、もしくはデバイスから、バスサイ
クルを制御するバスプロトコルコントロールユニット４
へ、データを読み込むかもしくは書き込む準備が整った
ことを知らせるバスレディ信号６０を伝送し、これが非
同期プロトコルをサポートするバスプロトコルコントロ
ーラ４０３へ入力される。バスプロトコルコントローラ
４０３は、このバスレディ信号６０に応答してバスサイ
クルの終了制御を行う。この場合、例えば非同期プロト
コルの集合を１つの回路ブロックにまとめることで、レ
ディ信号線は１本で良い。この様に、類似する複数のバ
スプロトコル機能を１つの回路ブロックにまとめ、その
バスプロトコル制御回路を１つまたは複数備えたことに
より、回路が複雑になることを防ぎ、その規模を小さく
できる。

【００１５】転送プロトコルはＳＣＳＩバスやバースト
転送方式のように、まとまったデータを転送するもの
で、バスクロックに同期した処理が行われる点では同期
プロトコルに類するが、あるデバイスの複数データのブ
ロックを同一のデバイスもしくは別のデバイスのブロッ
クへ転送する場合、効率を上げる目的で使用される。通
常の単一データのアクセスでは、１データ伝送に先立っ
て、プロセッサが命令をフェッチするサイクルが必要で
あるが、転送プロトコルは、命令フェッチがブロック伝
送に対して１回のみ発生する転送専用命令、もしくはル
ープ命令を用いて命令フェッチ処理の並列化が行われる
ので、バスアクセスの高速化が可能である。転送バスを
用いると、ランダムアクセスバスの様に単一データのア
クセスはできないが、図１のように、転送プロトコル用
のバスプロトコルコントローラ４０１を設けることで、
ランダムアクセスバスにおいて転送バスの様にデータ集
合の高速伝送が可能である。

【００１６】さらに上記に共通するプロトコルフォーマ
ットとして、各デバイス間で１度に伝送されるデータサ
イズのフォーマットがある。このデータサイズは、デバ
イスのハードウェアとバスのハードウェア構成で決定さ
れる。伝送するデバイス間とバスが異なるサイズであ
り、かつ一度に使用するバスのサイズを切り換える場
合、サイズを指定するためのコントロール信号が必要と
なる。この場合、下位のアドレスに対応する信号線はア
ドレスバス信号の代わりにバイトイネーブル信号と呼ば
れるコントロール信号を用いることがある。しかし、図
１のバスプロトコルコントロールユニットにおいては、
後述するプロトコルのモード信号によって、決定しても
良い。

【００１７】以上に示した各プロトコルのうち、アクセ
スを高速に処理すべき要求があるときには、同期プロト
コルが用いられ、アクセス時間が不定のデバイスとのア
クセスは、非同期プロトコルが用いられる。従って、同
一デバイスであっても条件と状況にしたがって、高スル
ープットの得られるプロトコルを選択し、それをサポー
トするバスプロトコルコントローラを用意すればよい。

【００１８】使用すべきバスプロトコルの選択は、前記
したバスプロトコルコントローラを選択することで実現
される。このために、本発明では、使用したいバスプロ
トコルを指定するためのモード信号３１（と必要なとき
にはアドレス６２）をプロセッサ３から出力してモード
レジスタ５に書き込む。図２は、このために用いるモー
ドレジスタ５の構成例を示しており、ＲＯＭ５０１、Ｒ
ＡＭ５０２、レジスタ５０３、マルチプレクサ５０４、
ラッチ５０５等より構成されている。ＲＯＭ５０１には
通常使用するプロトコルを指定するモード信号を書き込
んでおく。そうすると、ＲＯＭ化したものは、電源投入
時から使用できるので、プロセッサ３からアドレス６２
を与えることで、自動的にバスプロトコルが決定され
る。この場合、プロセッサ３とバスプロトコルコントロ
ールユニット４が直結されて、プログラムを共有バス１
よりロードする場合にも用いることができる。またＲＡ
Ｍ５０２もＲＯＭ５０１と同様にそのアドレスを指定す
ることで所望のモード信号を読み出せるが、このモード
信号を、プロセッサ３よりデータ３１として変更可能で
あるところが異なる。また、レジスタ５０３には、プロ
セッサ３からデータ３１を与えることで、アドレス指定
無しに直接バスプロトコルを指定できる。これは、対象
デバイスにアドレスを発行する直前に、次に使用するプ
ロトコルを直接指定したいときに用いる。そして、上記
ＲＯＭ５０１、ＲＡＭ５０２あるいはレジスタ５０３の
いずれを用いるかは、プロセッサ３から指定したデコー
ダ／コマンド６からのセレクト信号６３によってマルチ
プレクサ５０４で決定され、その出力はモード信号６４
としてラッチ５０５に保持される。ここで、モードレジ
スタ５の各回路は、デコーダ・コマンド６から与えられ
るモードラッチパルス６８に同期して動作する。なお、
ラッチ５０５は、バスプロトコルコントロールユニット
４内のタイミングコントロールされたラッチ４０４を用
いても良い。

【００１９】以上のように、プロトコルの切り換えに
は、デバイスとのデータ授受によるバスプロトコルの設
定という処理が不要となるから、バスプロトコルの設定
が高速化される。しかし、それでも多少の設定時間を要
するから、非同期デバイスであっても同期プロトコルで
アクセスした方が高速になるときは、同期プロトコルを
用いるのがよい。この場合のレディ信号６０は同期プロ
トコルでは無視される。

【００２０】次に、本装置のタイミングのコントロール
について述べる。このタイミングのコントロールは、以
下の３つのフェーズで行われる。 （I）モード信号を設定するとき モード信号を設定するときのタイミングコントロール
は、図１のマシンステートコントローラ７により行われ
る。即ちマシンステートコントローラ７は、クロック６
５とプロセッサ３からのマシンステート信号６６から、
プロセッサのバスサイクル状態を検出し、デコーダ／コ
マンド６へ信号６７を送る。そうするとデコーダ／コマ
ンド６からモードレジスタ５へのモードラッチパルス６
８を出力し、バスサイクルが完結しているとき以外はモ
ード信号が切り換わらないように管理している。

【００２１】（II）バスプロトコルを切り換えるとき 前記モード信号に対応したバスプロトコル機能の切り換
えは、バスプロトコルコントローラ４０１〜４０３の内
の、所望のバスプロトコルをサポートするものがモード
信号６４によって選択され、バスプロトコルコントロー
ラの出力信号がセレクタ４０５により選択され、プロト
コルコントロール信号６９として出力されることにより
行われる。このプロトコルコントロール信号６９は、具
体的には、アドレス７０の出力、アービトレーション信
号７１の入出力、バスレディ信号６０の入力、データ信
号３２の入出力の管理を行う。

【００２２】（III）バスプロトコルの動作とモード切
り換え動作との同期化の管理 この管理は、バスモード／タイミングコントローラ４０
６が、デコーダ／コマンド６からのバスアクセスイネー
ブル信号７２、マシンステートコントローラ７と同様に
動作するマシンステートコントローラ４０７からのマシ
ンステート信号７３、及びモード信号６４、バスプロト
コルコントローラからのバスプロトコルステート信号８
０を受け取り、バスプロトコルタイミング信号７４、前
記セレクタ４０５を切り換えるためのセレクト信号７
５、ラッチ信号７６、及びプロセッサ３へのバスアクセ
スレディ信号７７を出力することにより行う。さらに、
マシンステートコントローラ４０７から出力されるマシ
ンステート信号７３、７８によって、それぞれプロセッ
サのバスサイクルとモード切り換え動作、プロセッサの
バスサイクルとバスプロトコルの動作の間のタイミング
を適正に管理する。

【００２３】次に、上記した構成のバスプロトコルコン
トロールユニットの動作を説明する。図１のシステムに
於て、共有バス１に接続されたデバイスへアクセスする
ときには、まずプロセッサ３からモード信号３１、アド
レス信号６２をモードレジスタ５へ出力し、図２で説明
したようにしてモードレジスタ５から出力されるモード
信号６４を設定する。この設定に当たっては、前記のよ
うにマシンステートコントローラ７が、プロセッサバス
２のバスサイクル完了を検知した後にモード信号の設定
が行われるように制御することで、バスプロトコル切り
換えの同期がとられている。バスモード／タイミングコ
ントローラ４０６は、前記のようにモード信号６４、マ
シンステート信号７３、バスアクセスイネーブル信号７
２、及びバスプロトコルステート信号８０を入力とし
て、バスプロトコルタイミング信号７４及びセレクト信
号７５を出力し、モード信号６４対応のバスプロトコル
コントローラの出力をマルチプレクサ４０５で選択し、
また各種ラッチへのラッチ信号７６及びプロセッサ３へ
のバスアクセスレディ信号７７を出力する。また、図に
は示していないが、バスレディ信号６０は、バスプロト
コルステート信号８０の一種である為、直接バスモード
／タイミングコントローラ４０６へ入力してもよい。

【００２４】バスアクセスレディ信号７７を受けたプロ
セッサ３は、アクセス対象へのアドレス／コマンド７９
を出力し、これはバスプロトコルコントロールユニット
４内のアドレスラッチ／キュー４０８へラッチ信号７６
によりラッチされ、プロトコルコントロール信号６９に
よりタイミング管理が行われて共有バス１へのアドレス
／コマンド７０として出力される。またプロセッサ３か
らデータを出力するときは、そのデータ３３がラッチ信
号７６によりデータラッチ／キュー４０９へラッチさ
れ、プロトコルコントロール信号６９によりタイミング
管理が行われてデータ３２として共有バス１へ出力され
る。プロセッサ３へデータを取り込むときはそのデータ
３２がラッチ信号７６によりデータラッチ／キュー４１
０へラッチされ、データバス２０２を介してプロセッサ
３へ入力される。

【００２５】以上の動作に於て、本発明のバスプロトコ
ルコントロールユニットを用いると、複数種のバスプロ
トコルをサポートするのに、従来のようにデバイスと情
報のやり取りをする必要がなく、プロセッサから直接指
定できる。このためにバスプロトコルの設定を高速化で
きる。この場合、モード信号６１をプロセッサ３から書
き込むには、設計者及び開発者は、実行プログラム中に
コーディングを行うか、モニタシステムなどで直接コー
ドを実行させる等すればよく、容易にバスプロトコルの
選択が可能となる。設計者及び開発者は、共有バス１に
接続されたアクセス対象となるデバイスに対し、アクセ
ス時の状況やデバイスの特性に対応した適正なバスプロ
トコルを周知していることが多く、状況に応じたプロト
コルの選択を設計者及び開発者が逐次行えることは、有
利である。

【００２６】また、図１に示すバスプロトコルコントロ
ールユニット４には、前述のようにアドレスラッチ／キ
ュー４０８、データラッチ／キュー４０９、４１０が設
けられており、プロセッサ３が共有バス１上のデバイス
にアクセスするとき、共有バス１で実行されるプロトコ
ルに関係なく、所定のプロトコルでバスプロトコルコン
トロールユニット４にアクセスする。そしてバスプロト
コルコントロールユニット４では、アドレス、データを
上記のラッチ４０８〜４１０へラッチすると、プロセッ
サ３に対しては早急にバスアクセスレディ信号７７を返
送するので、共有バス１上ではデータの伝送中であって
も、プロセッサ３は次の処理動作が可能となる。すなわ
ち、アドレスおよびデータのラッチもしくはキューの機
能をユニット４に設けることで、プロセッサに対して動
作の遅いデバイスがプロセッサを待たせることをなく
し、プロセッサはすぐに次の命令の実行ができ、バスア
クセスによるプロセッサの待ち時間をさらに短縮するこ
とができる。こうして複数のバスプロトコルがサポート
可能でデータ伝送の効率がよく、共有バスを介しての高
速なランダムアクセスが容易なシステムが実現できる。

【００２７】また、バスプロトコルの動作とモード切り
換え動作とを管理する同期化手段を備えることにより、
プロトコルの切り換えを連続的にスムーズに行うことが
できる。これにより、アクセス時の状況やデバイスの特
性に対応した適正なバスプロトコルによるアクセスが、
プロトコル切り換え時のロスを伴わずに実現できる。ま
た、バスプロトコルコントロールユニット４のデータラ
ッチ／キュー４０９、４１０とプロセッサバスのデータ
バス２０２との間にゲート４１１、４１２を介在させる
ことにより、メモリ間のデータ伝送にプロセッサのレジ
スタを使用しない、高速のメモリ間伝送機能を持つプロ
トコルをサポートすることもできる。

【００２８】なお、共有バス１が複数のプロセッサによ
り共有される場合、共有バスの使用権が１度に１つのプ
ロセッサのみに与えられるようにするため、その調停回
路であるバスアービタ８が設けられている。バスプロト
コルコントロールユニット４、４’等は、自ユニットを
介して共有バス１へアクセスするとき、まずバスの使用
権を要求するリクエスト信号８０（アービトレーション
信号の１つ）をバスモード／タイミングコントローラ４
０６からバスアビータ８へ出力する。これに対してアビ
ータ８からバス使用権を許可するバスアクノリッジ信号
８１が返送されると、そのバスプロトコルコントロール
ユニット４または４’は共有バス１を占有できる。

【００２９】また、図１で示したバスプロトコルコント
ロールユニットは１チップＬＳＩとして構成可能で、従
来のメモリ素子に対するメモリコントローラのように、
デバイスごとのインタフェースコントローラとして用い
ることができる。また、本発明のバスプロトコルコント
ロールユニットは、１プロセッサに対して１つ用いるだ
けで、特別なシーケンサやコントローラは必要なく、共
有バスに直接接続したあらゆるデバイスのコントロール
が可能である。

【００３０】

【発明の効果】本発明によれば、共有バスに接続された
デバイスが異なるバスプロトコルを有していても、高速
かつランダムにアクセスが可能になる。また、バスプロ
トコルの動作とモード切り換え動作とを管理する同期化
手段を備えることにより、プロトコルの切り換えを連続
的にスムーズに行うことができ、これにより、アクセス
時の状況やデバイスの特性に対応した適正なバスプロト
コルによるアクセスが、プロトコル切り換え時のロスを
伴わずに実現できる効果がある。

【図面の簡単な説明】

【図１】本発明の特徴であるバスプロトコルコントロー
ルユニットの構成例を示すブロック図である。

【図２】本発明のモードレジスタの構成例を示すブロッ
ク図である。

【符号の説明】

１ 共有バス ２ プロセッサバス ３ プロセッサ ４、４’ バスプロトコルコントロールユニット ５ モードレジスタ ６ デコーダ／コマンド ７ マシンステートコントローラ ３１ モード信号 ３２、３３ データ ６０ バスレディ信号 ６２ アドレス ６３ セレクト信号 ６４ モード信号 ６５ クロック ６６、６７ マシンステート信号 ６８ モードラッチパルス ６９ プロトコルコントロール ７２ バスアクセスイネーブル信号 ７３ マシンステート信号 ７４ バスプロトコルタイミング信号 ７５ セレクト信号 ７６ ラッチ信号 ７７ バスアクセスレディ信号 ７９ アドレス ８０ バスプロトコルステート信号 ４０７ マシンステートコントローラ ４０８ アドレスラッチ／キュー ４０１、４０２、４０３ バスプロトコルコントローラ ４０６ バスモード／タイミングコントローラ ４０５ マルチプレクサ ４０９、４１０ データラッチ／キュー ４０４ モードラッチ／キュー ５０１ ＲＯＭ ５０２ ＲＡＭ ５０３ レジスタ ５０４ マルチプレクサ ５０５ ラッチ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のバスプロトコルをサポートするラ
   ンダムアクセス可能な共有バスを制御するための共有バ
   スの制御装置において、 プロセッサから実行すべきバスプロトコルを指定するた
   めのモード指定信号が出力されたときそのモード指定信
   号に対応したモード信号をセットするためのモード設定
   手段と、 前記複数のバスプロトコルの実行制御を行うためのバス
   プロトコルコントローラと、 前記モード設定手段にセットされたモード信号に応じた
   バスプロトコルを実行するバスプロトコルコントローラ
   を選択するためのバスプロトコル選択手段と、 前記プロセッサによる前記モード設定手段へのモード信
   号の設定動作、及び前記選択されたバスプロトコルコン
   トローラによるバスプロトコルの実行制御動作のタイミ
   ングを制御するための同期化手段と、 を備えたことを特徴とする共有バスの制御装置。
2. 【請求項２】 前記モード設定手段は、 予め定められたバスプロトコルを指定するモード信号が
   格納され、そのアドレスが前記モード指定信号として与
   えられたとき該当するモード信号を出力するためのＲＯ
   Ｍと、 バスプロトコルを指定するモード信号とその格納アドレ
   スが前記モード指定信号として与えられたときに前記モ
   ード信号を前記格納アドレスへ格納し、前記モード信号
   を出力するためのＲＡＭと、 バスプロトコルを指定するモード信号が前記モード指定
   信号として与えられたときに前記モード信号を格納し、
   そのモード信号を出力するためのレジスタと、 前記モード指定信号の一部として与えられた制御信号に
   応じて前記ＲＯＭ、ＲＡＭ、もしくはレジスタの出力を
   選択して外部へ出力するためのマルチプレクサと、 を備えたことを特徴とする請求項１記載の共有バスの制
   御装置。
3. 【請求項３】 前記バスプロトコルコントローラは、そ
   の終了制御がアクセス対象デバイスから返送されるレデ
   ィ信号を受けて行われる非同期式プロトコル集合、ノー
   ウェイト、１ウェイトもしくは複数ウェイトでバスサイ
   クルを完結する同期式プロトコル集合、及び１回のアク
   セスでデータブロックを転送する転送プロトコル集合の
   各々に対して少なくとも１つづつ設けられていることを
   特徴とする請求項１記載の共有バスの制御装置。
4. 【請求項４】 前記バスプロトコルコントローラの各々
   は、プロセッサがアクセスするアドレスを前記コントロ
   ーラ内及び共有バス上にラッチするためのアドレスラッ
   チ手段と、プロセッサがアクセスするデータを前記コン
   トローラ内及び共有バス上もしくはプロセッサバス上に
   ラッチするためのデータラッチ手段とを備えたことを特
   徴とする請求項１記載の共有バスの制御装置。
5. 【請求項５】 複数のバスプロトコルをサポートする共
   有バスを制御するための共有バスの制御方法において、 前記各バスプロトコルの実行制御を行うためのバスプロ
   トコルコントローラを設けておき、 プロセッサから共有バスを介してのデバイスへのアクセ
   ス時には、当該デバイスのアクセス可能なバスプロトコ
   ルを指定するための信号をプロセッサから出力して前記
   バスプロトコルコントローラから該当するものを選択
   し、該選択したバスプロトコルコントローラの制御によ
   り前記アクセスを実行するとともに、 前記プロセッサからの信号の出力とそれによる前記バス
   プロトコルの選択、及び選択されたバスプロトコルコン
   トローラによるアクセス制御を同期化して実行すること
   を特徴とする共有バスの制御方法。