JP3077807B2

JP3077807B2 - マイクロコンピュータシステム

Info

Publication number: JP3077807B2
Application number: JP01169474A
Authority: JP
Inventors: 拓美新村; 幸弘西口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 2000-08-21
Anticipated expiration: 2015-08-21
Also published as: JPH0333951A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロプロセッサおよびメモリを含むマ
イクロコンピュータシステムに関する。

〔従来の技術〕

近年、マイクロプロセッサは、CMOSデバイスの採用に
より低消費電力化され、また、アーキテクチャの改良に
より非常に高速な命令処理が可能となったが、メモリと
のプログラムリードやデータリードにおいては、アクセ
ススピードの制限からマイクロプロセッサの実行時間に
比較してアクセス時間が相対的に長く、マイクロプロセ
ッサの命令実行時間を低下させる原因となっている。特
に、プログラムのように連続したアドレスに記憶されて
い命令コードを読み出して入力する時は、マイクロプロ
セッサ全体の処理時間の大半は、メモリからの命令コー
ド待ちの状態となり、マイクロコンピュータシステム全
体の処理速度を低下させている。

第８図は従来例のマイクロコンピュータシステム（以
下、マイクロコンピュータという）のブロック図であ
る。このマイクロコンピュータは、データの入出力処理
及びマイクロコンピュータ全体を制御するマイクロプロ
セッサ10aと、このマイクロプロセッサ10aから入力され
たマルチプレックスされたアドレス情報と命令コード、
及び入力データをデマルチプレックスするためのアドレ
スラッチ81と、マイクロプロセッサ10aの処理データ及
びプログラムを格納するメモリ80とから構成され、これ
らのユニットがアドレス／データバス50（以下ADバスと
いう）とリード信号51（以下RD信号という）と、アドレ
スラッチ81のラッチ信号であるALE信号55とで接続され
ている。

次に、連続したアドレスに配置されたプログラムの連
続的な入力におけるマイクロプロセッサ10aとADバス50
上のアドレス情報との流れについて、第９図のタイミン
グチャートを参照して説明する。

通常、プログラムは、連続したメモリ領域に順に格納
されており、マイクロプロセッサ10aはこれらのプログ
ラムを、アドレスの順序に従って、ADバス50を介して読
出し実行しており、プログラム入力は、第９図に示す通
り、B1,B2,B3の基本ステートから構成されている。ま
ず、マイクロプロセッサ10aは、B1期間ALE信号55をアク
ティブにすると同時にB1からB2にかけて読出しアドレス
をADバス50上に出力する。続くB2の中間〜B3の中間のタ
イミングでRD信号51をアクティブにし、このRD信号51に
同期して、メモリ80からADバス50上にデータを読み出
し、マイクロプロセッサ10aはB3タイミング内の所定の
タイミングでADバス50上のデータを取込む。

以上の一連の処理により、プログラム入力のデータリ
ードサイクルの１サイクルが完了する。

〔発明が解決しようとする課題〕

上述したように従来のマイクロコンピュータは、処理
実行部11aが、B1タイミングでアドレスをアドレスバス1
4にのせてから、B3タイミングの中間で、そのアドレス
に対応する命令コードを受け取るまでの間、命令コード
データが入力されるのを待っているだけであり、この処
理実行部11aの遊び時間がマイクロコンピュータ全体の
処理能力を低下させている。

プログラムの入力にかかる時間は命令の実行時間に比
較して十分長く、データリードサイクル中マイクロプロ
セッサ11aは、命令コード入力待ちとなる頻度が高い。
その結果、マイクロプロセッサの処理能力に余裕がある
にもかかわらず、その処理能力の向上に結びついていな
いという欠点を有している。また、メモリ80は、常に動
作状態になっておりADバス50に接続されているメモリ80
以外のLSIをアクセスしている時にも電力が消費されて
おり、マイクロコンピュータが低消費電力とならない欠
点も有している。

本発明の目的は、連続したアドレスに記憶されたプロ
グラムやデータの転送において、プログラムやデータの
読み出しアドレスを保持する手段と、これらのプログラ
ムやデータを先読みし保持する手段と、メモリがアクセ
スされることを事前に検出し動作状態にする手段とを新
たに備え、高速にメモリのデータを読出すことにより、
マイクロコンピュータの処理能力の向上及び消費電力の
低減をはかると共に、アドレス空間優先順位制御手段の
制御により、複数のメモリを有効に配置し制御すること
も可能としたマイクロコンピュータシステムを提供する
ことにある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータシステムは、命令コー
ドを含む各種処理データを記憶する第１のメモリと、前
記第１のメモリから読み出された処理データを保持する
第１の読み出しバッファと、処理データを記憶する第２
のメモリと、前記第２のメモリから読み出された処理デ
ータを保持する第２の読み出しバッファと、命令実行に
よりデータ処理を行うデータ処理手段とを有するマイク
ロコンピュータシステムであって、前記第１及び第２の
メモリのアドレスを指示するアドレス情報を格納するア
ドレス指示手段と、このアドレス指示手段の格納内容を
更新する更新手段と、前記第１のメモリ及び第２のメモ
リを配置するアドレス空間を指定するアドレス空間指定
手段と、前記アドレス指定手段に格納されるアドレス情
報が前記アドレス空間指定手段により指定されるアドレ
ス空間内に含まれることを、前記アドレス指示手段によ
る前記第１及び第２のメモリの選択に先行して検出し、
前記第１もしくは第２の読み出しバッファを前記第１も
しくは第２のメモリがアクセス可能となるよりも前に動
作状態にする状態制御手段と、前記第１及び第２のメモ
リに対応する前記アドレス空間指定手段が同一のアドレ
ス空間を指定した場合に、前記第１及び第２のメモリの
動作の優先順位指定を予め行うメモリアクセス優先順位
保持レジスタと、このメモリアクセス優先順位保持レジ
スタにしたがって前記第１及び第２のメモリが同時に動
作状態とならないように前記状態制御手段の優先順位を
制御するアドレス空間優先順位制御手段と、前記第１及
び第２のメモリと前記データ処理手段とのデータ転送に
おける読み出しアドレスの前記アドレス指示手段への送
出に続いて指示され、また前記状態制御手段及びアドレ
ス空間優先順位制御手段により動作状態が制御された前
記第１もしくは第２のメモリと前記データ処理手段との
１回のデータ転送を行う第１の転送手段と、前記更新手
段と前記保持手段に対し更新制御信号を出力し、前記保
持手段内に動作状態に制御された前記第１もしくは第２
のメモリからの読み出しデータを保持させると共に前記
アドレス指示手段に次に読み出すアドレスを先行して格
納することによりアドレス情報を送出することなしに前
記保持手段と前記データ処理手段間で連続データ転送を
行う第２の転送手段とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のマイクロコンピュータの
ブロック図である。本実施例は、データの入出力処理，
演算処理及びマイクロコンピュータ全体を制御するマイ
クロプロセッサ10と、マイクロプロセッサが実行するプ
ログラムを格納するリードオンリーメモリ33（以下ROM
という）と演算に必要なデータを格納するROM42を内蔵
したLSI20とから構成されている。

マイクロプロセッサ10は、命令を実行する処理実行部
11と、マイクロプロセッサ10の全体の動作を制御する実
行制御部13と、ROM33及びROM42から読み出した命令やデ
ータを読み出した順に記憶し、処理実行部11の要求に対
応して記憶内容を出力するデータキュー12とから構成さ
れている。

処理実行部11から実行制御部13へは命令実行に伴い後
述するLSI20内のROM33及びROM42とのデータリードサイ
クルの起動を要求するバスリクエスト信号15とROM33及
びROM42のアクセス先のアドレス情報をのせるアドレス
線14とが出力され、実行制御部13は、データリードサイ
クルの起動を受けて処理実行部11へアクノレッジ信号16
を出力する。マイクロプロセッサ10は、アドレス情報と
データとがマルチプレックスされたADバス50を介してLS
I20内のROM33及びROM42からデータリードを行なう。

LSI20は、マイクロプロセッサ10とインターフェース
するため、マイクロプロセッサ10からの出力を受け、制
御信号C1,C2,C3,C4,C5,C6を出力するバスインターフェ
ース部21と、マイクロプロセッサ10のプログラムおよび
データを格納するROM33及びROM42と、ADバス30から入力
され、バスインターフェース部21およびLSI20内部のバ
ス（以下ADRバスという）38を介したアドレス情報をラ
ッチするマスタースレーブ構成のポインタFPM23,FPS24
（ともに命令コードのリードサイクル時に出力されるC2
信号により制御される）と、別のマスタースレーブ構成
のポインタDPM27,DPS28（データのリードサイクル時に
出力されるC3信号により制御される）と、FPS24の内容
をインクリメントするインクリメンタ25と後述する連続
命令コードおよび連続データリードサイクル時に出力さ
れるC1信号に同期して、インクリメンタ25の出力を選択
するマルチプレクサ（以下MPX1という）22と、DPS28の
内容をインクリメントするインクリメンタ29と、C1信号
に同期してインクリメンタ29の出力を選択するマルチプ
レクサ（以下MPX2という）26と、連続命令コードリード
サイクル時に出力されるC6信号に基づいてFPS24の出力
を選択してROM33及びROM42にADバス40として供給するマ
ルチプレクサ（MPX3）32と、同様にC6信号により、FPM2
3の出力を選択して後述するリロケーション制御部31にA
BDバス39として入力するマルチプレクサ（MPX4）30と、
ROM33のメモリ空間を指定するSLROM信号及び、ROM42の
メモリ空間を指定するSLROM2信号,ROM33のデータを読出
す読出バッファの動作を制御するENROM信号、及びROM2
のデータを読出す読出バッファの動作を制御するENROM2
信号を出力するリロケーション制御部31と、命令コード
をROM33から連続的に読出す時に読出したデータを記憶
する出力ラッチ45と、出力ラッチ35、出力ラッチ45、RO
M33の出力をそれぞれC4,C5,C6信号の制御線により制御
され、ADRバス38に読出す出力バッファ37,46,36とで構
成される。

次に、マイクロプロセッサ10及びLSI20に入出力する
制御信号について述べる。

マイクロプロセッサ10への入力制御信号としては、マ
イクロプロセッサ10内のハードウェアの初期設定を行な
うためのリセット信号56がある。マイクロプロセッサ10
からLSI20への制御信号としては、ADバス50上のアドレ
ス情報をFPM23、またはDPM26にラッチさせるためのALE
信号55と、ROM33からデータの読出しをおこなうためのR
D信号51と、ADバス40上のアドレス情報をFPM23にラッチ
させるタイミング制御（C1信号の制御）及び後述する連
続命令コードリードサイクルにおけるROM33及びROM42か
らの読出しタイミングを与える制御信号STBF53と、ADバ
ス50上のアドレス情報をDPM27にラッチさせるタイミン
グ制御（C3信号の制御）及び後述する連続データリード
サイクルにおけるROM33及びROM42からの読出しタイミン
グを与える制御信号STBD54とがあり、またRD信号51はロ
ウアクティブ信号である。

ALE信号55が“1"のときSTBD信号54が“0"であると連
続命令コードリードサイクルが設定され、続くタイミン
グにおいてSTBF信号53の立上がりに同期してROM33、ま
たはROM42のデータがADバス50上に読出され、ALE信号55
が“1"のときSTBD信号54が“1"、STBF信号が“0"である
と連続データリードサイクルが設定され、続くタイミン
グにおいて、STBD信号の立上がりに同期して、ROM33及
びROM42のデータがADバス50上に読み出される、また、A
LE信号55が、“1"のときSTBD信号54が“1"、STBF信号53
が“1"のときは、一回のデータリードサイクルが設定さ
れ、リード信号に同期して、ROM33またはROM42のデータ
がADバス50上に読み出される。

次に、第２図は第１図のリロケーション制御部31の詳
細ブロック図を示している。マッピングアドレス指定部
61と64は、それぞれ、ROM33及びROM42の配置するアドレ
ス空間を指定する。メモリアクセス優先順位保持レジス
タ（以下MAPRという）70は、アドレス空間が限られてい
る場合や２つのメモリを同じアドレス空間にプログラム
により切換えて使用する等の応用の時、どちらのメモリ
をアクセスするかを指定するレジスタで、CPUの制御に
より設定可能である。

設定データによるメモリアクセスの優先順位は、次の
第１表に示す様になる。

比較器60は、ABDバス39とマッピングアドレス指定部6
1のデータとを比較して、FPM23もしくはDPM27内のアド
レス情報がマッピングアドレス指定部61のデータと一致
したとき、すなわちFPM23もしくは、DPM27内のアドレス
が、指定されたROM23のアドレス空間に含まれるとき
は、比較器60の出力（EQ1）が“1"となる。比較器66も
同様に、ABDバス39とマッピングアドレス指定部64のデ
ータとを比較して、FPM23もしくはDPM27内のアドレス情
報がマッピングアドレス指定部64のデータと一致したと
き、比較器66の出力（EQD）が“1"となる。比較器66も同様に、ABDバス39
とマッピングアドレス指定部64のデータとを比較して、
FPM23もしくはDPM27内のアドレス情報がマッピングアド
レス指定部64のデータと一致したとき、比較器66の出力
（EQ2）が“1"になる。

ROM33とROM42の配置されているアドレスが重ならない
とき、EQ1とEQ2は同時には、“1"とならないのでAND回
路71の出力は、“0"になり、NAND回路73,74はともに
“1"を出力し、MAPR70に設定された優先順位によらず、
EQ1,EQ2のレベルがそれぞれ、AND回路75,76を介して出
力される。

ここで、比較器60,66の出力がともにアクティブ（EQ1
＝1,EQ2＝１）となるとき、AND回路71の出力は、“1"と
なり、NAND回路73は、MAPR70の記憶するデータの反転レ
ベルを出力しNAND回路74は、MAPR70の記憶するデータを
そのまま出力する。この時、MAPR70に設定されたデータ
が“1"であれば、AND回路75の出力は、“1"となり、AND
回路76の出力は、“0"となる。

逆に、MAPR70に設定されたデータが“0"であれば、AN
D回路75の出力は、“0"となり、AND回路76の出力は、
“1"となる。AND回路75の出力が“1"になると、OR回路6
3を介して、ENROM信号が“1"となり、読出しバッファ35
の動作信号を可能にする。また、連続命令コードリード
サイクル時、C6信号が“1"となるので、インバータ41の
出力が“1"となったときラッチ62のSLROM信号は“1"と
なり、ROM33が選択されアクセス可能となる。

他のリードライトサイクル時は、C6信号が“0"のた
め、インバータ47の出力が“1"のとき、ラッチ62及びラ
ッチ65の書込クロックが“1"となりAND回路75の出力が
ラッチ62に入力される。AND回路76の出力が、“1"のと
きも同様である。

一般に、読み出しバッファはメモリのデータを高速に
読み出す為、CMOS構成であってもENROM信号（または、E
NROM2信号）が、“1"の動作状態時にデータの変化がな
くても定常的に電力を消費する構成となっており、ま
た、ENROM信号（または、ENROM2信号）が、“0"から
“1"となり停止状態から動作状態になったときは、定常
動作状態になるまで所定の時間（Tbuf）を必要とする構
成を採る。また、SLROM信号（またはSLROM2信号）が、
“1"のときのみバスインターフェース部21はROM23また
はROM42のデータをADバス50に出力する。

次に、タイミング図を参照して各リードサイクル時の
動作について説明する。ROM33およびROM42のどちらにア
クセスする場合も同様の動作となるので、ROM33にアク
セスする場合についてのみ述べる。

第３図は第１図の連続命令コードリードサイクル時の
動作を説明するタイミング図である。連続命令コードリ
ードサイクルは、複数のクロックからなる４つのB1,B2,
B3,B4のアドレス設定のための基本ステートと、連続的
に命令コードを読み出すB5,B6,B7のステートで構成され
ていて、実行制御部13は、これらのステートでLSI20に
各種制御信号を出力することにより、命令実行に伴うRO
M33及びROM42のデータリードサイクルを制御している。

なお、連続命令コード読出しを続けるときはB6ステー
トを続ける。ここで使用するアドレスN,N＋1,N＋2,N＋
3,N＋4,N＋５は、アドレス指定部61で指定されるアドレ
ス範囲内である。まず、マイクロプロセッサ10は、B1ス
テートで、ALE信号55を“1"、STBF信号53を“0"にしてA
Dバス50上にアドレスＮを出力する。

LSI20では、バスインターフェース部は、C1信号を
“1"、C2信号を“1"、C6信号を“1"にし、ADバス50上の
アドレスＮをADRバス38上に出力する。すると、FPM23に
マルチプレクサ22を介してアドレスＮが書き込まれるの
で、ABDバス39上にアドレスＮが出力される。アドレス
Ｎがマッピング指定部61に指定されるアドレスと一致し
た場合は、ENROM信号が“1"となり、読み出しバッファ3
4を動作状態にする。

次に、B2ステートでは、マイクロプロセッサ10は、AL
E信号55を“0"にし、また、ADバス50も何もデータを乗
せない状態（以下ハイインピーダンスという）にする。
すると、バスインターフェース部21は、C1信号を“0"、
C2信号を“0"、C6信号を“1"にするので、FPM23に格納
されているのでアドレスＮをFPS24に転送し、マルチプ
レクサ32を介してABバス40上に出力する。すると、SLRO
M信号が“1"となり、アドレスＮに対応するROM33の番地
のデータが命令コードとして読出され出力ラッチに書込
まれる。出力ラッチはマスタースレーブ構成となってお
り、インバータ41の出力が、“0"の時、以前に書込まれ
ていた内容を出力する。

次に、B2ステートの中間でマイクロプロセッサ10は、
RD信号51を“0"にする。するとバスインターフェース信
号は、C2信号を“1"にし、またADR信号50上に出力可能
にする。このとき、C6信号は“1"のままである。C2信号
が“1"となるとインクリメンタ25でインクリメントされ
たアドレスＮ＋１がマルチプレクサ22を介してFPM23に
書込まれる。このとき、アドレスＮ＋１もマッピングア
ドレス指定部61で指定されるアドレス範囲内であるの
で、ENROM信号は“1"のままである。

次に、B3ステートの中間でマイクロプロセッサ10は、
STBF信号53を“1"にすると、バスインターフェース部21
は、C2信号を“0"にする。C2信号が“0"になると、アド
レスＮ＋１はABバス40上に出力されて、アドレスＮ＋１
に対する番地のアクセスが行なわれる。同時に信号線C4
が、“1"となるので出力ラッチ35の出力であるアドレス
Ｎに対応するROM33の番地の内容（Ｎ）がADRバス38上に
出力され、バスインターフェース部を介してADバス50上
に乗せられる。

マイクロプロセッサ10は、次のB4ステートの前半の所
定のタイミングでデータ（Ｎ）を入力し、実行制御部13
を介してデータ（Ｎ）をデータバス17に乗せ、データキ
ュー14に書込む。処理実行部101は、データ（Ｎ）を命
令コードとして解読し、対応する演算処理を実行する。

B4ステートにおいて、マイクロプロセッサ10は、STBF
信号53を“0"にするのでバスインターフェース部21は、
C2信号を“1"にする。C2信号が“1"になるとアドレスＮ
＋２が、FPM23に入力されるB4ステートの中間でマイク
ロプロセッサ10は、RD信号51を“1"、STBF信号53を“1"
にする。すると、バスインターフェース部21は、ADバス
50をハイ・インピーダンス状態にし、また、C2信号を
“０にする。すると、ADRバス38には、出力ラッチの内
容（Ｎ＋１）が出力される。

次に、B5ステートの中間でマイクロプロセッサ10はRD
信号51を“0"にする。すると、バスインターフェース部
21は、ADバス50上にADRバス38上のデータ（Ｎ＋１）を
乗せる。

B6ステートでは、マイクロプロセッサ10はSTBF信号33
を“0"にする。また、B4ステートと同様にADバス50上の
データ（Ｎ＋１）をデーターキュー12に書込む。以下、
同様にSTBF信号53が“0"から“1"に変化するときに、RO
M33の連続した番地に記憶されているデータをADバス50
に乗せ、マイクロプロセッサ10は、そのデータを入力す
ることを繰り返すことにより、命令コードを読み出して
いるときに、次のアドレスのアクセスを行ない、高速に
命令コードの読み出しを実行する。

また、STBF信号53が、“1"から“0"に変化するときに
ABDバス39の内容が、リロケーション制御部により指定
されたアドレス範囲内であるかどうかの判定を行ない、
指定されたアドレス範囲内であると、ENROM信号及びSLR
OM信号がそれぞれ“1",“1"になるが、指定されたアド
レス範囲外と比較器60（または66）が判定すると、ENRO
M信号及びSLROM信号がそれぞれ“0",“0"となり、読出
しバッファ34が動作を停止し、低消費電力となる。

マイクロプロセッサ10が、B6ステートの発生を続ける
間命令コードの連続リードサイクルが続き、最後にB7ス
テートを発生して連続命令コードリードサイクルを終了
する。B7ステートでは、マイクロプロセッサ10は、B4ス
テートと同様の動作を行なう。

以上の連続命令コードリードサイクルのB1ステートで
ENSOM信号が“1"になって、読出しバッファ34を動作状
態にしてからTbuf時間後に、SLROM信号を“1"にしてROM
33のアクセスを行なうように制御するので、Tbuf時間内
に読み出しバッファが定常動作状態になり正常なデータ
の読出しが可能になる。

次に、FPM23に格納されているアドレス情報がマッピ
ングアドレス指定部61で指定されるアドレス範囲外の場
合の動作を、第４図のタイミング図を用いて説明する。

第４図において、アドレスL,L＋1,L＋２は、マッピン
グアドレス指定部61で指定されるアドレス範囲外で、ア
ドレスＬ＋3,L＋４がアドレス範囲内であるとする。す
ると、B1,B2,B3,B4,B5ステートまでは、ENROM信号が
“0"のままであるが、B6ステートにおいて、ABDバス39
がＬ＋３になると、ENROM信号が“1"となり、ROM33のア
クセスが可能となる。また、SLROM信号が“1"になるの
で、データ（Ｌ＋３）が、ADバス50上に出力される。こ
の場合においてもENROM信号が、“1"となってからSLROM
信号が“1"になるまでにTbuf時間をとれる構成になって
いる。

以上のように、ROM33が指定されたアドレス範囲外で
は、LSI20の主動作であるROM33のデータ読出し動作は行
なわれず、低消費電力となる。

次に、第５図を用いて１回のデータリードサイクルの
動作について説明する。

１回のデータリードサイクルは、B1,B2,B3ステートで
構成されている。B1ステートでは、マイクロプロセッサ
10はALE信号56を“1"に、STBF信号53を“1"に、STBD信
号54を“1"にする。またADバス50にアドレスＫを乗せ
る。すると、バスインターフェース部は、C1信号を“1"
に、C3信号を“1"に、C6信号を“0"にする。すると、ア
ドレスＫは、C6信号が“0"であるためDPM27に書き込ま
れて、C6信号が“0"である為、アドレスＫは、マルチプ
レクサ30を介してリロケーション制御部に入力される。
アドレスＫがマッピングアドレス指定部61により指定さ
れるアドレス範囲内であると、SLROM信号が“1"とな
る。

次に、B2ステートでは、マイクロプロセッサ10が、AL
E信号55を“0"にするため、C3信号が“0"となり、DPS28
にアドレスが書込まれ、マルチプレクサ32を介して、RO
M33をアクセスする。また同時にSLROM信号も“1"とな
る。また、C5信号も“1"となり、出力バッファ36からア
ドレスＫに対応するROM33の番地のデータ（Ｋ）がADRバ
ス38に出力される。マイクロプロセッサ10はB2ステート
の中間でRD信号を“0"にするため、バスインターフェー
ス部21は、データ（Ｋ）をADバス50上に読み出す。マイ
クロプロセッサ10は、B3ステートの所定のタイミングで
データ（Ｋ）を入力し、処理実行部データとして演算処
理に使用する。

次に、第６図を用いて、連続データリードサイクルに
ついて説明する。

連続データリードサイクルB1,B2,B3,B4ステートで構
成され、連続的にデータが読み出される動作の時B3ステ
ートが繰返し出力される。連続データリードサイクルの
B1ステートにおいてマイクロプロセッサ10は、ALE信号5
5を“1"にSTBF信号53を“0"にSTBD信号54を“1"にす
る。またADバス50上にアドレスＭを出力する。すると、
バスインターフェース部は、C3信号を“1"にし、DPM27
にアドレスＭを書き込む。この時C6信号は“0"であるた
め、マルチプレクサ32,30は、それぞれDPS28,DPM27の出
力を選択する。

その後は、連続命令コードリードサイクルと同様にST
BF信号53の立上がりに同期して、DPS28の内容をインク
リメントし、対応するROM33の番地のデータを読出す。
いま、アドレスM,M＋1,M＋２が、マッピングアドレス指
定部61で指定するアドレス範囲内で、アドレスＭ＋３が
マッピングアドレス指定部61で指定するアドレス範囲外
のとき、ABDバス39が、アドレスＭ＋３を出力したB3ス
テートの中間において比較器60は“0"を出力するが、ラ
ッチ62の出力が“1"のため、ENROM信号は“1"のままで
ある。

続く次のB3ステートにおいてマイクロプロセッサ10
が、STBF信号53を“1"にするとバスインターフェース部
がC3信号を“0"にするために、ラッチ62には“0"が書き
込まれ、ENROM信号及びSLROM信号共“0"になり、ROM33
からのデータ読出し動作は、アドレスＭ＋２に対応する
ROM33の番地のデータを終了する。

また、命令コード読出し時には、FPM23,FPS24,出力ラ
ッチ35を使用し、データ読出し時には、DPM27,DPS28,出
力ラッチ45が使用されるために、例コードの読出し動作
中に、データの読出し動作を割込ませて実行したとして
も命令コードの読出し動作が中断されるだけで、データ
の読出し動作終了後に引続いて命令コード読出し動作を
再開できる。

以上述べたように、本発明によるマイクロコンピュー
タは、高速に命令コード及びデータをROM33から読出せ
るとともに、リロケーション制御部31により指定されて
いないアドレス空間をアクセスした場合は、ROM33と読
出しバッファを停止状態にして低消費電力化でき、ま
た、メモリROMアクセス優先順位レジスタ70の制御によ
り、２つのメモリのアドレス空間が重なるように配置す
ることもできる。さらに、ROM33とROM42の優先順位が対
応するプログラム実行中変化しない場合は、メモリアク
セス優先順位レジスタ70の代りにプログラム実行中固定
レベルを出力するプログラム可能なEPROMを用いてもよ
い。

第７図は本発明の第２の実施例のブロック図である。
本実施例のマイクロコンピュータは、第１図で説明した
マイクロコンピュータのROM42の代りに、データリード
及びデータライトの可能なRAM構成のメモリ42a（以下RA
Mという）を設け、ライト制御部44が付加されている。
また、マイクロプロセッサは、アドレスに続いてADバス
50上に出力するライトデータをメモリ42aに書き込む為
のライト信号（以下WR信号という）をLSI20に供給す
る。データライトサイクル時には、WR信号52に同期して
C7信号が“1"となり、ADバス50上のライトデータが、バ
スインターフェース部を介してADRバス39に出力され、A
DRバス39上のライトデータがライト制御部44を介してRA
M42aに書き込まれる。また、RAM42aを選択するSLRAM信
号は、第２図に示すリロケーション制御部31と同等の回
路により作成される。

すなわち、ROM33のメモリマッピングアドレス範囲を
指定するROMマッピングアドレス指定部61とRAM42aのマ
ッピングアドレス範囲を指定するRAMマッピングアドレ
ス指定部64とが、それぞれ別の比較器60と比較器66に入
力されることになる他の構成は、第２図と基本的に同様
であり、ROM33とRAM42aのマッピングアドレスが重なっ
ている場合、MAPR70によりRAM42a,ROM33のアクセスの優
先順位を設定できる。ラッチ62と65の出力は、それぞれ
ROM33とRAM42aの選択信号であるSLRAM信号とSLROM信号
となっている。また、比較器60と66の出力及びラッチ6
2,65の出力がそれぞれOR回路63,69に入力され、ENROM,E
NRAMを構成し、ラッチ62,65の書込信号は第２図と同様
である。

このマイクロコンピュータの動作は、第１図のマイク
ロコンピュータの動作と基本的に同様で、高速にメモリ
からプログラムまたは、データを読出すことができる。
ただし、リロケーション制御部31の制御により、２種の
ROM33とRAM42aとを選択的にアクセスすることができ
る。この場合、第１表のROM42をRAM42aに置換えればよ
い。また、リロケーション制御部31の出力ENROM,ENRAM,
SLROM,SLRAM信号制御により、ROM33,RAM42aをアクセス
するアドレスが、リロケーション制御部31で指定される
マッピングアドレス範囲外であるとき、ROM33、RAM42a
を停止状態にして低消費電力化を図ることができ、また
MAPR70の制御により、ROM33とRAM42aのアドレス空間が
重なる様に配置できる。

この事は、第一の実施例と同様に、メモリアクセス優
先順位レジスタ70に代りに、プログラム実行中、固定レ
ベルを出力するEPROMを用いてもよい。

〔発明の効果〕

以上説明したように本発明は、特に高速なプログラム
リード，データリードが要求されるシステムにおいて、
記憶装置自体に高速参照機能を付加させる必要がある
が、アドレスカウンタとメモリからの読出しデータを保
持する出力ラッチにより読出している命令コードまた
は、データの次のアドレスに対応するデータを先読みし
ているために、アクセス時間の短い、非常に高速なメモ
リが得られるという効果がある。また、リロケーション
制御回路により、メモリのマッピングアドレスをアクセ
スに先立って検出することにより、メモリのマッピング
アドレス空間以外のアドレスに対するアクセス時に記憶
装置を低消費電力化できると共に、メモリアクセス優先
順位レジスタにメモリアクセス優先度を設定することに
より、限られたアドレス空間に複数のメモリをマッピン
グでき、また同一のアドレス空間にマッピングされたメ
モリを切換えて使用することが可能で、限られたメモリ
空間を効率的に使用できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のマイクロコンピュータ
のブロック図、第２図は第１図のリロケーション制御部
の詳細ブロック図、第３図，第４図は連続命令コードリ
ードサイクル図、第５図は１回のデータのリードサイク
ル図、第６図は連続データリードサイクル図、第７図は
本発明の第２の実施例のブロック図、第８図は従来のマ
イクロコンピュータの一例のブロック図、第９図は第８
図におけるデータリードサイクル図である。 10,10a……マイクロプロセッサ、11,11a……処理実行
部、12……データキュー、1313a……実行制御部、14…
…アドレス線、15……バスリクエスト信号、16……アク
ノレッジ信号、20……LSI、21……バスインターフェー
ス部、22,26,30,32……MPX、23……FPM、24……FPS、2
5,29……インクリメンタ、27……DPM、28……DPS、31…
…リロケーション制御部、33,42……ROM、34,43……読
出バッファ、35,45……出力ラッチ、36,37,46……出力
バッファ、38……ADRバス、39……ABDバス、40……ADバ
ス、41,47……インバータ、42a……RAM、44……ライト
制御部、50……ADバス、51……RD信号、53……STBF信
号、54……STBD信号、55……ALE信号、56……リセット
信号、60,66……比較器、61,64……ROM（RAM）マッピン
グアドレス指定部、62,65……Ｄ−FF、63,67,79……OR
回路、68a〜ｄ……出力端子、69,72……インバータ、70
……MAPR、71,73〜76,77,78……AND回路、80……メモ
リ、81……アドレスラッチ。

フロントページの続き (56)参考文献特開昭57−86959（ＪＰ，Ａ) 特開昭61−138347（ＪＰ，Ａ) 特開昭60−48072（ＪＰ，Ａ) 特開昭56−68988（ＪＰ，Ａ) 実開昭64−31448（ＪＰ，Ｕ) 実開昭59−155639（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 G11C 11/34

Claims

(57)【特許請求の範囲】

【請求項１】命令コードを含む各種処理データを記憶す
る第１のメモリと、前記第１のメモリから読み出された
処理データを保持する第１の読み出しバッファと、処理
データを記憶する第２のメモリと、前記第２のメモリか
ら読み出された処理データを保持する第２の読み出しバ
ッファと、命令実行によりデータ処理を行うデータ処理
手段とを有するマイクロコンピュータシステムであっ
て、前記第１及び第２のメモリのアドレスを指示するア
ドレス情報を格納するアドレス指示手段と、このアドレ
ス指示手段の格納内容を更新する更新手段と、前記第１
のメモリ及び第２のメモリを配置するアドレス空間を指
定するアドレス空間指定手段と、前記アドレス指定手段
に格納されるアドレス情報が前記アドレス空間指定手段
により指定されるアドレス空間内に含まれることを、前
記アドレス指示手段による前記第１及び第２のメモリの
選択に先行して検出し、前記第１もしくは第２の読み出
しバッファを前記第１もしくは第２のメモリがアクセス
可能となるよりも前に動作状態にする状態制御手段と、
前記第１及び第２のメモリに対応する前記アドレス空間
指定手段が同一のアドレス空間を指定した場合に、前記
第１及び第２のメモリの動作の優先順位指定を予め行う
メモリアクセス優先順位保持レジスタと、このメモリア
クセス優先順位保持レジスタにしたがって前記第１及び
第２のメモリが同時に動作状態とならないように前記状
態制御手段の優先順位を制御するアドレス空間優先順位
制御手段と、前記第１及び第２のメモリと前記データ処
理手段とのデータ転送における読み出しアドレスの前記
アドレス指示手段への送出に続いて指示され、また前記
状態制御手段及びアドレス空間優先順位制御手段により
動作状態が制御された前記第１もしくは第２のメモリと
前記データ処理手段との１回のデータ転送を行う第１の
転送手段と、前記更新手段と前記保持手段に対し更新制
御信号を出力し、前記保持手段内に動作状態に制御され
た前記第１もしくは第２のメモリからの読み出しデータ
を保持させると共に前記アドレス指示手段に次に読み出
すアドレスを先行して格納することによりアドレス情報
を送出することなしに前記保持手段と前記データ処理手
段間で連続データ転送を行う第２の転送手段とを有する
ことを特徴とするマイクロコンピュータシステム。