JP3197045B2 - 拡張中央演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基本中央演算処理装置
内にレジスタセットを備え、かつ該基本中央演算処理装
置と同一集積回路上にレジスタファイル用ＲＡＭを備え
た、拡張中央演算処理装置に関する。

【０００２】

【従来の技術】一般に中央演算処理装置(以下、ＣＰＵ
と記す)で、複数のソフトウェア処理(以下、プログラム
と記す)が実行される場合、図１１に示すように、ＣＰ
Ｕ内に備わり各プログラム単位における演算データ、ア
ドレスのポインタ等のデータを格納する汎用レジスタの
データ内容は、各プログラム毎に異なる。従って、これ
ら複数のプログラムを時分割して１つのＣＰＵ１を用い
て処理する際に、あるプログラムから別のプログラムへ
とプログラムを切り換える場合には、まずＣＰＵ内汎用
レジスタ１ａに現在格納されているデータをＣＰＵ１と
は別のチップに設けられる、例えばＲＡＭ（読出書込可
能メモリ）２内の所定領域へ格納(以下、このような動
作を退避と記す)し、続いて、次のプログラムに必要な
汎用レジスタ状態に設定するため、必要データが記憶さ
れる上記ＲＡＭ２の他の領域から汎用レジスタ１ａへ格
納(以下、このような動作を復帰と記す)する。通常は、
上記退避、復帰動作はＣＰＵ１が備えている命令を用い
て、ソフトウェア的にＲＡＭ２とＣＰＵ１との間で行な
われる。

【０００３】例えばプログラムＡから、プログラムＢに
移行する場合、ＲＡＭ２内の領域であって、プログラム
Ａに対応するデータを格納する領域２ａにＣＰＵ１のプ
ログラムＡにおいて汎用レジスタ１ａに格納されるデー
タを、ＣＰＵ１に設けられるデータ入出力バスを用いて
退避し、続いてＲＡＭ２内の領域２ｂに格納されている
プログラムＢのレジスタ状態を汎用レジスタ１ａに復帰
する。この際、ＣＰＵ１のアーキテクチャ上で、退避、
復帰の対象となる汎用レジスタ１ａの構成数が多いと退
避、復帰に要する時間(以下、レジスタ切換時間と記す)
が増大し、ＣＰＵのプログラム処理速度が低下する。こ
のレジスタ切換時間を短縮する手法として、レジスタフ
ァイル方式が知られている。レジスタファイル方式と
は、ＣＰＵ自体には汎用レジスタを備えておらず、ＣＰ
Ｕに高速ＲＡＭ(以下、レジスタファイル用ＲＡＭと記
す)を配設して、該レジスタファイル用ＲＡＭ上にＣＰ
Ｕの汎用レジスタのセットを、１つ以上複数を割り当て
ることで、外付けされたメモリ（以下外部ＲＡＭと記
す）にアクセスする場合に比べて高速にアクセスできる
レジスタファイル用ＲＡＭにアクセスすることより、レ
ジスタ切換時間を低減させる手法である。尚、レジスタ
ファイル方式には、以下に示す２つの手法がある。

【０００４】一の方式である方式１は、図１２に示すよ
うに、ＣＰＵ３内部に現在のプログラムで使用している
レジスタ・セットの先頭位置を示すポインタとなるデー
タを格納するカレント・バンク・ナンバー・レジスタ
(以下ＣＢＮＲと記す)４を備え、このＣＢＮＲ４の格納
値をベースとして、プログラム中の命令で指定されたレ
ジスタ・ナンバーをオフセットとして加算し、加算結果
データをアドレスとして出力し、当該アドレスが示すレ
ジスタファイル用ＲＡＭ５のデータを汎用レジスタ・デ
ータに相当するとして、アクセスする手法である。ここ
でＣＰＵ３はデータ・アクセスに際し、図１３に示すよ
うに外部ＲＡＭ、レジスタファイル用ＲＡＭ５に共通の
データ・バス、アドレス・バスを使用する。この手法
は、ＣＢＮＲ４の内容を書き換えるだけで、複数のプロ
グラムに対するレジスタ・セットの切り換えが可能とな
るため、プログラムの切り換えは高速となる。しかし、
レジスタファイル用ＲＡＭ５へのアクセスの度に、レジ
スタファイル用ＲＡＭ５に対するアドレス出力、および
データのリード・ライトが必要となり、１命令当たりの
処理速度は低下する欠点がある。例えばレジスタファイ
ル用ＲＡＭ５内のＲ０レジスタの格納データとＲ１レジ
スタの格納データとを加算し、上記Ｒ０レジスタに格納
する加算命令を実行するためには、表１に示すように、
６マシンサイクル必要である。尚、マシンサイクルと
は、ＣＰＵ内動作における各ステージをいう。

【０００５】

【表１】

【０００６】他方の方式である方式２では、図１４に示
すように、方式１と同様、ＣＰＵ３内部にＣＢＮＲ４を
備えるが、方式１の場合と異なり、ＣＰＵ３はレジスタ
ファイル用ＲＡＭ５、外部ＲＡＭ等に対して、それぞれ
独立したアクセス用のアドレス、データ・バス等を備え
る。これにより、演算結果の格納等のマシンサイクルを
並列処理、いわゆるパイプライン処理を行うことが可能
となり、表２に示すように上記加算命令は５マシンサイ
クルで実行可能となる。

【０００７】

【表２】

【０００８】さらに、レジスタファイル用ＲＡＭ５の形
態として、２つのアドレスを同時にアクセス可能なデュ
アル・ポート・ＲＡＭを採用することで、表２に示すマ
シンサイクルの２、３に相当する２つのリード・サイク
ルを並列に処理でき、又、トリプル・ポートＲＡＭを採
用すれば、表２に示すマシンサイクル５のライト・サイ
クルも並列処理が可能となり、結果として１マシンサイ
クルで命令を実行することが可能となり、上記方式１に
比べて命令の高速実行が実現される。

【０００９】しかしながら、上記方式２の手法では、上
記外部ＲＡＭ等とレジスタファイル用ＲＡＭとにおいて
バスを独立して備える必要があり、バス本数がデュアル
・ポートＲＡＭを採用した場合で２倍、トリプル・ポー
トＲＡＭを採用した場合には３倍となるようにバス本数
の増大を招き、加えてデュアル・ポートやトリプル・ポ
ートのＲＡＭは、通常のシングル・ポートのＲＡＭに比
べて回路も複数かつ大きくなるため、ハードウェアが増
大するという欠点を有する。そこで本願出願人は、上記
欠点を解消し、レジスタ切換時間が速いレジスタファイ
ル構成であり、かつハードウェアの増大を抑え、かつ演
算処理速度を向上させたＣＰＵを含む集積回路装置（以
下ＣＰＵを含むＩＣと記す）を既に提案している（以
下、既提案の拡張ＣＰＵと記す）。以下にこの既提案の
拡張ＣＰＵについて説明する。

【００１０】既提案の拡張ＣＰＵの一実施例における構
成を図７に示す。基本的な大略構成としては、上述した
図１４に示す拡張ＣＰＵと同様であり、同じ構成部分に
ついては同じ符号を付している。既提案の拡張ＣＰＵ
は、同一のＩＣ（集積回路）内に基本ＣＰＵ７０とレジ
スタファイル用ＲＡＭ５を有し、基本ＣＰＵ７０とレジ
スタファイル用ＲＡＭ５、及び基本ＣＰＵ７０と外部Ｒ
ＡＭ等はそれぞれ独立した内部接続専用バス８及び外部
接続専用バス９にて接続される。又、基本ＣＰＵ７０
は、任意の本数のレジスタの集合体であるレジスタセッ
ト１０を内部に１組設けており（以下このレジスタセッ
ト１０を基本ＣＰＵ内レジスタセット１０と記す）、上
記レジスタファイル用ＲＡＭ５は上記基本ＣＰＵ内レジ
スタセット１０を構成するレジスタ数と同数のレジスタ
からなるレジスタセットを複数セット分有し、レジスタ
ファイル用ＲＡＭ５にはレジスタセット毎に記憶領域が
設定されている。尚、レジスタファイル用ＲＡＭ５に格
納される複数のレジスタセットを総称して拡張レジスタ
セットと呼ぶ。又、基本ＣＰＵには、現在実行中のプロ
グラムで使用されているデータ群のレジスタファイル用
ＲＡＭ５内における先頭アドレスを示すアドレスポイン
タデータＲｐを格納するＣＢＮＲ４が含まれる。尚、本
実施例において基本ＣＰＵ内レジスタセット１０は、１
６本のレジスタ，Ｒ０レジスタないしＲ１５レジスタか
ら構成されている。又、基本ＣＰＵ内レジスタセット１
０は、トリプル・ポートのレジスタで構成され、任意の
２つのレジスタに対してリード動作を行うと同時に１つ
のレジスタに対してライト動作を同時に実行可能であ
る。又、基本ＣＰＵ内レジスタセット１０は基本ＣＰＵ
７０内に複数設けるようにしても良い。

【００１１】尚、図７は、既提案拡張ＣＰＵを構成する
特徴的な構成部分を抜粋し記載したもので、詳しくは図
８に示すように、基本ＣＰＵ７０は、当該ＣＰＵに供給
される命令を解読し、その命令に従い制御信号を生成す
る制御部７１、上記制御信号の一部に従い上記命令に関
する演算を実行する実行部７２、各種データの送受を行
なうインタフェース７３等を備えている。さらに制御部
７１は、命令レジスタ７４、命令デコーダ７５を有し、
実行部７２は上記ＣＢＮＲ４、上記レジスタセット１
０、ＡＬＵ７６を備えている。

【００１２】基本ＣＰＵ７０の処理において、基本ＣＰ
Ｕ内レジスタセット１０に格納されているデータのリー
ド動作は基本ＣＰＵ７０内部で行なわれ、命令実行によ
る基本ＣＰＵ内レジスタセット１０へのデータのライト
動作は、基本ＣＰＵ内レジスタセット１０の各レジスタ
及び当該レジスタに対応するレジスタファイル用ＲＡＭ
５の任意のアドレスの両方についてライト動作を行な
う。尚、上述したリード及びライト動作は、基本ＣＰＵ
７０内に備わる制御部にて実行される。従って、基本Ｃ
ＰＵ内レジスタセット１０が格納するデータは、レジス
タファイル用ＲＡＭ５における拡張レジスタセットを構
成するレジスタセットの各レジスタに対応するアドレス
上のデータとの一貫性を常に保持している。又、レジス
タファイル用ＲＡＭ５は、後述する理由によりシングル
・ポートのＲＡＭで十分機能を果たすことができるの
で、シングルポートのＲＡＭを採用している。

【００１３】このように構成される既提案の拡張ＣＰＵ
のパイプライン動作について以下に説明する。例えばＲ
５レジスタの格納データにＲ７の格納データを加算し、
加算結果データをＲ５レジスタに格納する命令を例に、
当該命令を命令１ないし４として４回繰り返し実行した
場合のマシンサイクルを図９に示す。図９において、横
軸方向における各区間が１マシンサイクルを示してお
り、例えば命令１の場合、１マシンサイクル目では命令
のフェッチ及びそのデコードが行われる。２マシンサイ
クル目では、基本ＣＰＵ７０内の基本ＣＰＵ内レジスタ
セット１０がトリプルポートにて構成されているので、
上記Ｒ５レジスタ及びＲ７レジスタの格納データのリー
ド動作及び読み出した上記データの加算動作が同じマシ
ンサイクルにて実行され、３マシンサイクル目にてその
加算結果データが上記Ｒ５レジスタ及びレジスタファイ
ル用ＲＡＭ５内のＲ５レジスタに対応するアドレスに格
納される。このように命令１は３マシンサイクルにて実
行される。

【００１４】命令２ないし命令４についても同様に３マ
シンサイクルにて命令が実行されるが、命令１について
１マシンサイクル目の動作が終了した時点で、基本ＣＰ
Ｕ７０の命令読込部分は動作が終了し次の命令のフェッ
チが可能であり、よって２マシンサイクル目では命令２
における命令のフェッチ、デコード動作を実行する。こ
のように、２マシンサイクル目では、命令１の演算動作
と、命令２の命令フェッチ、デコード動作とを同時に実
行することができる。

【００１５】又、同様に、命令１について２マシンサイ
クル目の動作が終了した時点で、基本ＣＰＵ７０の演算
部分は動作が終了し次の命令における演算動作が可能で
あり、よって３マシンサイクル目では命令２における演
算動作を実行する。さらに、外部ＲＡＭ等と接続する外
部接続専用バス９、及び基本ＣＰＵ７０とレジスタファ
イル用ＲＡＭ５とを接続する内部接続専用バス８を設け
たこと、及び基本ＣＰＵ７０内のレジスタセット１０を
トリプルポート・タイプを採用したことより、３マシン
サイクル目では、命令１の演算結果データのレジスタフ
ァイル用ＲＡＭ５への書き込み、命令２における演算動
作、命令３における外部からの命令のフェッチ、デコー
ド動作を同時に実行することができ、１命令が１マシン
サイクルにて実行されることになる。

【００１６】又、レジスタファイル用ＲＡＭ５へのアク
セスは演算結果データの格納のみであり、即ち、１マシ
ンサイクルで上記ＲＡＭ５の所定アドレスへ書き込むだ
けなので、従来のようなデュアル、トリプルポート等の
回路が大きいＲＡＭを要せず、シングル・ポートＲＡＭ
で充分である。よって、バスの増加や、複雑な回路を備
える必要がないことより、ハードウエアが増加すること
もなく、かつ上述のようにパイプライン処理を高速に実
行することができる。

【００１７】次に、レジスタセットを切り換える場合に
ついて図１０を参照し説明する。尚、図１０には図７に
示す基本ＣＰＵ７０及びレジスタファイル用ＲＡＭ５の
関連部分のみを示している。レジスタファイルを切り換
えるには、ＣＢＮＲ４に格納されているデータを書き換
えることで行われる。上述したように、基本ＣＰＵ内レ
ジスタセット１０の各レジスタにデータが格納される場
合には、同時にレジスタファイル用ＲＡＭ５の拡張レジ
スタセットを構成するレジスタセットのあるレジスタに
も同一のデータを書き込んでいることより、レジスタセ
ットを切り換える場合、従来のようにＣＰＵ内の汎用レ
ジスタの格納データを退避させる必要がなく、レジスタ
ファイル用ＲＡＭ５の拡張レジスタセットを構成するレ
ジスタセットから基本ＣＰＵ内レジスタセット１０への
データの復帰のみを行えば良い。よって、レジスタ切換
時間は上記復帰のみの時間を要することになる。したが
って、従来に比べレジスタ切換時間を短くでき、演算処
理速度を高速化することができる。尚、上述した、レジ
スタファイル用ＲＡＭ５の拡張レジスタセットから基本
ＣＰＵ内レジスタセット１０への復帰動作を行なう際に
は、レジスタファイル用ＲＡＭ５の拡張レジスタセット
の所定のレジスタセットに格納されたデータのすべてが
基本ＣＰＵ内レジスタセット１０へ復帰される。

【００１８】レジスタセットの切り換えについて具体的
に説明すると、レジスタファイル方式を採用する従来の
ＣＰＵにおいて、ＣＰＵ内の汎用レジスタとして例えば
３２ビット長のレジスタを１６本備え、外部アクセス用
のデータバス容量が１６ビットで、２マシンサイクルが
１バスサイクルの従来のＣＰＵでは、レジスタにおける
退避、復帰に要する切り換えには、 １６[レジスタ本数]×(３２[ビット長レジスタ]÷１６
[ビット・バス幅])×２[マシンサイクル]×２[退避、復
帰]＝１２８[マシンサイクル] が必要となる。尚、上記式で、［］内の記載は、単位あ
るいは注釈を示している（以下の式においても同じ）。

【００１９】既提案の拡張ＣＰＵにおける基本ＣＰＵ７
０において、基本ＣＰＵ内レジスタセット１０の構成は
上記ＣＰＵと同一で全１６本とし、基本ＣＰＵ７０とレ
ジスタファイル用ＲＡＭ５間のアクセス用バスを３２ビ
ットとし、１マシンサイクルでレジスタファイル用ＲＡ
Ｍ５をアクセス可能とすると、レジスタセットの切り換
えは、 １６[レジスタの本数]×(３２[ビット長レジスタ]÷３
２[ビット・バス幅])×１[マシンサイクル]×１[復帰の
み]＝１６[マシンサイクル] となり、従来の８倍高速となる。

【００２０】以上説明したように既提案の拡張ＣＰＵで
は、基本ＣＰＵ７０内に備わる基本ＣＰＵ内レジスタセ
ット１０をトリプルポートで構成し、基本ＣＰＵ７０と
レジスタファイル用ＲＡＭ５とを内部接続専用バス８に
て接続したことで、演算処理時間、いわゆるマシンサイ
クルを短縮でき、さらに、レジスタファイルの切換時に
は基本ＣＰＵ内レジスタセット１０へデータの復帰動作
のみを行えば良く、さらにＣＰＵ動作時間を短縮するこ
とができる。又、上述したように外部ＲＡＭ等のアクセ
ス用の外部バスとレジスタファイル用ＲＡＭアクセス用
バスを独立、分離しているため、処理の並列化で高速の
データ転送が可能となる。つまり、上述したように、レ
ジスタセットの復帰動作中は、基本ＣＰＵ７０の外部Ｒ
ＡＭ等とのアクセス用である外部接続専用バス９は、未
使用であるので、次命令のフェッチ等の動作が可能とな
り、ＣＰＵの処理の高速化を図ることができる。

【００２１】以上説明したように、既提案の拡張ＣＰＵ
では、従来の汎用レジスタ方式のＣＰＵと同様にＣＰＵ
内にレジスタセットとしてレジスタを備え、かつ当該Ｃ
ＰＵと同一チップ上にレジスタファイル用メモリをも備
えているので、レジスタファイル用メモリの有無により
汎用レジスタ方式あるいはレジスタファイル方式の両方
式のＣＰＵとして使用することができ汎用性を向上させ
ることができる。

【００２２】

【発明が解決しようとする課題】上述したように既提案
の拡張ＣＰＵは、従来のＣＰＵに比べて演算処理速度を
著しく高速化したものであるが、レジスタファイル用Ｒ
ＡＭ５の拡張レジスタセットから基本ＣＰＵ内レジスタ
セット１０へデータの復帰を行なう際には、レジスタフ
ァイル用ＲＡＭ５の拡張レジスタセットを構成する所定
のレジスタセットに格納されたデータのすべてを基本Ｃ
ＰＵ内レジスタセット１０へ復帰させている。したがっ
て、上記復帰前の基本ＣＰＵ内レジスタセット１０を構
成する、例えばレジスタＲ５に格納されているデータと
復帰後においてレジスタＲ５に格納されるデータとが同
一であっても復帰動作を行っている。よって、復帰前後
において格納データが同じであるレジスタが多い復帰動
作時には余分な復帰時間を費やすことになる。本発明は
このような点を改良し、さらに高速な演算処理速度を有
する拡張ＣＰＵを提供することを第１の目的とする。

【００２３】又、ＣＰＵ内にレジスタセットを有さずレ
ジスタファイル用ＲＡＭを有する、従来のレジスタファ
イル方式のＣＰＵにおいて、実行するプログラム変更の
際には、レジスタファイルＲＡＭ内の例えばプログラム
Ａ関係データからプログラムＢ関係データにデータ変更
が行われるが、この際、プログラムＡ関係データの一部
についてプログラムＢ関係データとしていわゆる複写を
行なう場合がある。

【００２４】この場合、従来のレジスタファイル方式の
ＣＰＵでは、ＣＰＵ内に例えばテンポラリレジスタを設
け、まずこのテンポラリレジスタにプログラムＡ関係デ
ータにおける１レジスタ格納分のデータを格納し、次に
該テンポラリレジスタに格納されたデータをレジスタフ
ァイル用ＲＡＭのプログラムＢ関係データの格納領域へ
書き込む動作を行ない、上記複写を行なう。複写するデ
ータが複数にわたる場合には上記の動作を相当する回数
分実行する必要がある。したがって、プログラム変更時
にＣＰＵの演算処理速度が遅くなるという問題点があ
る。

【００２５】この問題点については、既提案の拡張ＣＰ
Ｕでは、上述したように基本ＣＰＵ内レジスタセットに
データを格納する場合には、レジスタファイル用ＲＡＭ
の拡張レジスタセットにも上記格納データと同じデータ
を書き込んでいる。よってプログラム変更時において、
基本ＣＰＵ内レジスタセットの格納データをレジスタフ
ァイル用ＲＡＭの拡張レジスタセットに退避する必要は
なく、プログラムＢ関係データをレジスタファイル用Ｒ
ＡＭから基本ＣＰＵ内レジスタセットへ復帰動作のみを
行えば良く、上記既提案の拡張ＣＰＵによればプログラ
ム変更時にＣＰＵの演算処理速度が遅くなるという問題
点は解決される。本発明では、上記既提案の拡張ＣＰＵ
において上記復帰動作を行なうと同時に上記複写動作も
実行可能な拡張ＣＰＵを提供することを第２の目的とす
る。

【００２６】又、既提案の拡張ＣＰＵでは、上述したよ
うに、基本ＣＰＵ内レジスタセットを構成するレジスタ
にデータを格納するときにはレジスタファイル用ＲＡＭ
の拡張レジスタセットのレジスタにも常に同じデータを
書き込むようにしている。本発明は、さらにこの点をも
改良し、基本ＣＰＵ内レジスタセットのレジスタにデー
タを格納する場合、レジスタファイル用ＲＡＭの拡張レ
ジスタセットにデータを書き込むか否かを選択できる拡
張ＣＰＵを提供することを第３の目的とする。

【００２７】

【課題を解決するための手段及びその作用】本発明は、
少なくとも一つのレジスタで構成される基本中央演算処
理装置内レジスタセット及び制御手段を有する基本中央
演算処理装置と、上記基本中央演算処理装置内レジスタ
セットの格納データ量と同じデータ量のレジスタセット
を複数備えた拡張レジスタセットを有するレジスタファ
イル用メモリと、を同一の集積回路装置内に備え、上記
制御手段の制御により、上記基本中央演算処理装置内レ
ジスタセットを構成するレジスタにデータを格納すると
きには上記レジスタファイル用メモリの上記拡張レジス
タセットを構成する一つのレジスタセット内のレジスタ
にも当該データを書き込み、データを読み出すときには
上記基本中央演算処理装置内レジスタセットを構成する
レジスタの格納データを読み出し、プログラムの変化に
より、上記拡張レジスタセットを構成するレジスタセッ
トを変更する場合には上記基本中央演算処理装置内レジ
スタセットから上記レジスタファイル用メモリの上記拡
張レジスタセットへデータの退避を行なうことなく上記
レジスタファイル用メモリの上記拡張レジスタセットか
ら上記基本中央演算処理処理装置内レジスタセットへデ
ータの復帰のみを行うように動作制御を行う、拡張中央
演算処理装置において、上記制御手段は、外部から供給
される命令データに従い上記レジスタファイル用メモリ
の上記拡張レジスタセットから上記基本中央演算処理装
置内レジスタセットへデータの復帰を行なうとき、上記
基本中央演算処理装置内レジスタセット又は拡張レジス
タセットを構成するレジスタの内、上記復帰動作を行う
レジスタを上記命令データに従い選択するレジスタ選択
手段を備え、上記制御手段は上記レジスタ選択手段が選
択したレジスタに対し上記復帰動作を行なうことを特徴
とする。

【００２８】このように構成することでレジスタファイ
ル用メモリの拡張レジスタセットを構成するレジスタセ
ットから基本ＣＰＵ内レジスタセットへデータが復帰さ
れるとき、レジスタファイル用メモリの拡張レジスタセ
ットのレジスタセット内のデータと基本ＣＰＵ内レジス
タセット内のデータとが同一であるレジスタについては
復帰動作を行なう必要がないことから、レジスタ選択手
段は復帰動作を行なう必要のあるレジスタを選択する動
作を行う。よって、レジスタ選択手段は、復帰動作を行
う必要のないレジスタが含まれる場合には、既提案の拡
張ＣＰＵより演算処理速度を高速化するように作用す
る。

【００２９】又、上記の構成に加え、レジスタファイル
用メモリの拡張レジスタセットから基本ＣＰＵ内レジス
タセットへデータの復帰を行う場合に使用され、上記レ
ジスタファイル用メモリにおけるデータ読出領域の先頭
アドレスを示すデータを格納するアドレスデータ格納レ
ジスタと、上記基本中央演算処理装置と上記レジスタフ
ァイル用メモリとを接続する内部接続専用バスと、上記
集積回路装置の外部に設けられる外部構成素子と上記中
央演算処理装置とを接続する外部接続専用バスと、を備
えても良い。

【００３０】このように構成することで、プログラムの
進行により基本ＣＰＵ内レジスタセットの格納データを
変更する場合には、アドレスデータ格納レジスタに格納
されるデータを変更し、当該データにて指定される上記
レジスタファイル用メモリの拡張レジスタセットを構成
するレジスタセットよりデータを読み出し、基本ＣＰＵ
内レジスタセットへ格納する。又、レジスタファイル用
メモリと基本ＣＰＵ内レジスタセットとのデータ交換に
内部接続専用バスを介して行うことは、データ伝送を円
滑に行うように作用する。

【００３１】さらに本発明は、少なくとも一つのレジス
タで構成される基本中央演算処理装置内レジスタセット
及び制御手段を有する基本中央演算処理装置と、上記基
本中央演算処理装置内レジスタセットの格納データ量と
同じデータ量のレジスタセットを複数備えた拡張レジス
タセットを有するレジスタファイル用メモリと、上記基
本中央演算処理装置と上記レジスタファイル用メモリと
を接続する内部接続専用バスと、を同一の集積回路装置
内に備え、上記制御手段の制御により、上記基本中央演
算処理装置内レジスタセットを構成するレジスタにデー
タを格納するときには上記内部接続専用バスを介して上
記レジスタファイル用メモリの上記拡張レジスタを構成
する一つのレジスタセット内のレジスタにも当該データ
を書き込むように動作制御を行う、拡張中央演算処理装
置において、プログラムの変化により上記拡張レジスタ
セットを構成するレジスタセットを変更する場合には上
記基本中央演算処理装置内レジスタセットを構成するレ
ジスタ毎に上記レジスタファイル用メモリの拡張レジス
タセットを構成する一レジスタセットのレジスタから上
記基本中央演算処理装置内レジスタセットのレジスタへ
データの復帰及び上記基本中央演算処理装置内レジスタ
セットを構成するレジスタから上記レジスタファイル用
メモリの拡張レジスタセットを構成する一レジスタセッ
トのレジスタへデータの書き込みを行なう復帰書込手段
と、を備えたことを特徴とする。

【００３２】このように構成することで、制御手段は基
本ＣＰＵ内レジスタセットにデータを格納するときには
レジスタファイル用メモリの拡張レジスタセットを構成
するレジスタセットにも同じデータを書き込むことよ
り、基本ＣＰＵ内レジスタセットの格納データを変更す
るときには基本ＣＰＵ内レジスタセットからレジスタフ
ァイル用メモリの拡張レジスタセットへ、基本ＣＰＵ内
レジスタセットが現在格納しているデータを退避する必
要が無くなるように作用する。又、レジスタファイル用
メモリの拡張レジスタセットを構成するレジスタセット
間で記憶データの複写を行う場合、上述したように基本
ＣＰＵ内レジスタセットの格納データとレジスタファイ
ル用メモリの拡張レジスタセットを構成するレジスタセ
ットの記憶データとは同一性がとられているから、復帰
書込手段は基本ＣＰＵ内レジスタセットからレジスタフ
ァイル用メモリの拡張レジスタセットへデータの書き込
みを行うことで上記拡張レジスタセットを構成するレジ
スタセット間で記憶データの複写を行うよう作用する。
このように上記複写動作を行う場合、基本ＣＰＵ内レジ
スタセットの格納データをレジスタファイル用メモリの
拡張レジスタセットへ退避する必要がないので、上記複
写動作を高速に行うことができる。又、復帰書込手段
は、基本ＣＰＵ内レジスタセットの各レジスタ毎に復帰
あるいは書込みの動作を行うので、上記複写動作を行い
つつ、レジスタファイル用メモリの拡張レジスタセット
から基本ＣＰＵ内レジスタセットへデータの復帰を行う
ように作用する。

【００３３】又、上記構成に加え、上述したレジスタ選
択手段、アドレスデータ格納レジスタ、外部接続専用バ
ス、切換手段を備えるようにしても良い。

【００３４】又、上記復帰書込手段は、上記制御手段の
制御により上記基本ＣＰＵ内レジスタセットから上記レ
ジスタファイル用メモリの拡張レジスタセットへデータ
の送出を可能とする第１スイッチ手段と、上記制御手段
の制御により上記レジスタファイル用メモリの拡張レジ
スタセットから上記基本ＣＰＵ内レジスタセットへデー
タの送出を可能とする第２スイッチ手段と、上記制御手
段の制御により上記レジスタファイル用メモリにおいて
上記第１スイッチ手段が動作状態となるときにデータの
書込信号を送出し、上記第２スイッチ手段が動作状態と
なるときに読出信号を送出する指示手段と、を備えて構
成することができる。又、上記第１及び第２スイッチ手
段は、上記制御手段が送出するリードライト信号により
オン、オフ動作を行なうよう構成することができる。

【００３５】さらに本発明は、少なくとも一つのレジス
タで構成される基本中央演算処理装置内レジスタセット
及び制御手段を有する基本中央演算処理装置と、上記基
本中央演算処理装置内レジスタセットの格納データ量と
同じデータ量のレジスタセットを複数備えた拡張レジス
タセットを有するレジスタファイル用メモリと、上記基
本中央演算処理装置と上記レジスタファイル用メモリと
を接続する内部接続専用バスと、を同一の集積回路装置
内に備え、基本モードであって、上記制御手段の制御に
より、上記基本中央演算処理装置内レジスタセットを構
成するレジスタにデータを格納するときには上記内部接
続専用バスを介して上記レジスタファイル用メモリの拡
張レジスタセットを構成する一つのレジスタセット内の
レジスタにも当該データを書き込み、データを読み出す
ときには上記基本中央演算処理装置内レジスタセットを
構成するレジスタの格納データを読み出し、プログラム
の変化により上記拡張レジスタセットを構成するレジス
タセットを変更する場合には上記基本中央演算処理装置
内レジスタセットから上記内部接続専用バスを介して上
記レジスタファイル用メモリの拡張レジスタセットへデ
ータの退避を行うことなく上記レジスタファイル用メモ
リの上記拡張レジスタセットから上記基本中央演算処理
装置内レジスタセットへデータの復帰のみを行うように
動作制御を行う、拡張中央演算処理装置において、上記
制御手段の制御により、上記レジスタファイル用メモリ
の拡張レジスタセットに格納されているデータとは異な
るデータを上記基本中央演算処理装置内レジスタセット
を構成するレジスタに格納する動作である特別モードを
有することを特徴とする。

【００３６】このように構成することで制御手段は、基
本ＣＰＵ内レジスタセットにデータを格納する場合、レ
ジスタファイル用メモリの拡張レジスタセットへ同じデ
ータを格納させるのか否かを切り換えることもできるよ
うに作用する。

【００３７】又、上記の構成に加え、上記レジスタ選択
手段、復帰書込手段、アドレスデータ格納レジスタを備
えても良い。

【００３８】さらに、上記レジスタファイル用メモリは
シングルポート・タイプのＲＡＭで、上記レジスタセッ
トはデュアルポート・タイプもしくはトリプルポート・
タイプのレジスタにて構成しても良い。

【００３９】

【実施例】

第１の実施例；本発明の拡張ＣＰＵにおける第１の実施
例について、図１を参照し以下に説明する。尚、本実施
例の拡張ＣＰＵは、上記既提案の拡張ＣＰＵを改良した
ものであるので、図１において上記既提案の拡張ＣＰＵ
の一実施例を表す図８に示される構成部分と同じ構成部
分については同じ符号を付し、その説明を省略する。
又、本実施例における拡張ＣＰＵにおける基本的な動作
は上記既提案の拡張ＣＰＵに大略同様であるので、以下
の説明では本実施例の特徴的な部分のみについて説明す
る。

【００４０】本実施例では、プログラム変更時にレジス
タファイル用ＲＡＭ５の拡張レジスタセットを構成する
あるレジスタセットから基本ＣＰＵ内レジスタセット１
０へのデータ復帰時に、基本ＣＰＵ内レジスタセット１
０を構成するレジスタでデータを取り込むレジスタを選
択するレジスタ選択部７７をＣＰＵ７０を構成する制御
部７１に備えた。このようなレジスタ選択部７７の入力
側には、本拡張ＣＰＵの外部に設けられる外部構成素子
に接続されている外部接続専用バス９が接続されるイン
タフェース７３ａの出力側が接続され、レジスタ選択部
７７の出力側は命令デコーダ７５に接続される。

【００４１】このように構成される拡張ＣＰＵの動作に
ついて以下に説明する。外部構成素子より外部接続専用
バス９を介して命令データがインタフェース７３ａを介
して基本ＣＰＵ７０内の制御部７１に供給される。該命
令データは、周知のようにオペコード及びオペランドよ
り構成されるが、オペランドにはプログラム変更時にお
けるＣＢＮＲ４の新たな格納データの他に、上記復帰時
にデータ復帰を行なうレジスタを指定するデータである
“レジスタリストデータ”を含んでいる。そしてオペコ
ードは命令レジスタ７４に供給され、上記レジスタリス
トデータはレジスタ選択部７７に供給される。

【００４２】命令レジスタ７４及びレジスタ選択部７７
の出力データは命令デコーダ７５に供給され、実行部７
２への出力データに変換された後、実行部７２へ送出さ
れる。よって、命令データが供給され、ＣＢＮＲ４の格
納データが「Ｒｐ」から「Ｒｐ＋ｎ」に変更されること
で、レジスタファイル用ＲＡＭ５に記憶される拡張レジ
スタセットの内、例えばレジスタセットＢ用のデータが
基本ＣＰＵ内レジスタセット１０へ復帰されるが、この
際、復帰動作を行なうべきレジスタが指定される。具体
的に説明すると、図２に示すように、基本ＣＰＵ内レジ
スタセット１０が８つのレジスタＲ０なしいしＲ７から
構成されている場合、上記レジスタリストデータによ
り、レジスタＲ２及びＲ５ないしＲ７のみに対しレジス
タファイル用ＲＡＭ５の拡張レジスタセットを構成する
レジスタセット内の該当するレジスタから復帰が行わ
れ、他のレジスタＲ０等については上記拡張レジスタセ
ットにおけるレジスタセットＡ用及びレジスタセットＢ
用におけるデータが同一のため復帰する必要がないので
復帰動作を行わない。尚、図２は、上述した説明に必要
な構成部分のみを図１より抜粋して記載したものであ
る。

【００４３】このように、基本ＣＰＵ内レジスタセット
１０の格納データを変更する場合、該格納データの退避
を必要としない既提案の拡張ＣＰＵにおいて、さらに復
帰時に基本ＣＰＵ内レジスタセット１０を構成するレジ
スタに対してデータ復帰を行なうレジスタを選択するよ
う制御したので、基本ＣＰＵ内レジスタセット１０の格
納データを変更する必要のない場合、即ち変更前と変更
後で基本ＣＰＵ内レジスタセット１０の格納データに同
一データがある場合には、上記既提案の拡張ＣＰＵに比
べさらに演算処理速度を高速化することができる。

【００４４】第２の実施例；本第２実施例における拡張
ＣＰＵにおける基本的な構成及び動作は上記既提案の拡
張ＣＰＵに大略同様であるので、以下の説明では本実施
例の特徴的な部分のみについて説明する。本第２実施例
では、レジスタファイル用ＲＡＭ５の拡張レジスタセッ
トを構成するレジスタセット間でデータの複写を行なう
場合に該複写動作を高速に行なうことができるように構
成した。以下に第２実施例の一構成例について図５を参
照し説明する。尚、図５は、図１及び図３に示す基本Ｃ
ＰＵ７０とレジスタファイル用ＲＡＭ５との接続部分の
みを抜粋した図である。

【００４５】基本ＣＰＵ７０に設けられる基本ＣＰＵ内
レジスタセット１０を構成する各レジスタは、本実施例
では１６ビットのデータを格納するもので、各レジスタ
からは格納データがパラレルに供給送出され、図５には
１つのレジスタにおける３ビット分のデータの供給及び
送出にかかわる内部接続専用データバス８部分について
のみ記載している。よって、図示していないが実際には
１レジスタ当たり１６本の内部接続専用データバス８が
設けられる。

【００４６】上記内部接続専用データバス８に関する部
分の構成について、上記レジスタの１ビットデータ分に
ついて説明すると、上記レジスタにおけるビットデータ
出力端子はディスエイブル端子に後述のＲＷＢ信号が供
給される３ステートバッファ８０に接続され、３ステー
トバッファ８０の出力側は内部接続専用データバス８を
介してレジスタファイル用ＲＡＭ５のデータ記憶素子の
入力側に接続されるとともに、レジスタファイル用ＲＡ
Ｍ５側に設けられ上記ＲＷＢ信号がインバータ８２にて
反転された反転ＲＷＢ信号がディスエイブル端子に供給
される３ステートバッファ８１の出力側に接続される。
又、上記レジスタにおけるビットデータ入力端子は３ス
テートバッファ８０の出力側に接続される。一方、レジ
スタファイル用ＲＡＭ５における上記記憶素子の出力側
は３ステートバッファ８１の入力側に接続される。レジ
スタにおける他のビットデータ端子についても上述した
構成と同様に構成される。

【００４７】又、レジスタファイル用ＲＡＭ５には、入
力側に上記反転ＲＷＢ信号及びクロック信号が供給さ
れ、レジスタファイル用ＲＡＭ５へのデータの書き込み
を指示するライト信号を生成するＮＡＮＤ回路８３と、
入力側に上記ＲＷＢ信号及びクロック信号が供給され、
レジスタファイル用ＲＡＭ５からのデータの読み出しを
指示するリード信号を生成するＮＡＮＤ回路８４とが設
けられる。尚、上記ＲＷＢ信号及び上記クロック信号は
ＣＰＵ７０内の制御部７１にて生成される。

【００４８】このように構成される拡張ＣＰＵの動作に
ついて以下に説明する。実行プログラムの変更により、
例えばレジスタファイル用ＲＡＭ５の拡張レジスタセッ
トを構成するレジスタセットＡにおけるレジスタＲ３の
格納データを拡張レジスタセットのレジスタセットＢに
おけるレジスタＲ３に複写する場合、基本ＣＰＵ内レジ
スタセット１０のレジスタＲ３の格納データをレジスタ
ファイル用ＲＡＭ５の拡張レジスタセットのレジスタセ
ットＢにおけるレジスタＲ３へ書き込むことで、上記レ
ジスタファイル用ＲＡＭ５の拡張レジスタセットのレジ
スタセットＡから拡張レジスタセットのレジスタセット
ＢへレジスタＲ３についてデータが複写されたことにな
る。

【００４９】この複写動作を行なう場合、基本ＣＰＵ内
レジスタセット１０にデータが書き込まれるときにはレ
ジスタファイル用ＲＡＭ５の拡張レジスタセットを構成
するレジスタセットにも同一データを書き込むことより
レジスタファイル用ＲＡＭ５の拡張レジスタセットを構
成するレジスタセットＡと基本ＣＰＵ内レジスタセット
１０とのデータ内容は同一性があるので、基本ＣＰＵ内
レジスタセット１０のデータの退避は行なう必要がな
い。図６に示すように、レジスタＲ０ないしＲ２及びＲ
４については上記拡張レジスタセットのレジスタセット
Ｂから基本ＣＰＵ内レジスタセット１０へデータの復帰
動作が必要であるので、基本ＣＰＵ７０内の制御部７１
からハイ（Ｈ）レベルのＲＷＢ信号を送出することで、
図５に示す基本ＣＰＵ７０側の３ステートバッファ８０
のそれぞれはオフ状態となり、一方レジスタファイル用
ＲＡＭ５側の３ステートバッファ８１のそれぞれはオン
状態となり、さらにレジスタファイル用ＲＡＭ５内のＮ
ＡＮＤ回路８３からライト信号が送出される。よってレ
ジスタファイル用ＲＡＭ５の拡張レジスタセットから基
本ＣＰＵ内レジスタセット１０へデータの書き込みが行
われる。尚、図６には、上記複写動作を説明するため、
図１から基本ＣＰＵ７０、基本ＣＰＵ内レジスタセット
１０、レジスタファイル用ＲＡＭ５等の関係構成部分の
みを抜粋して示している。

【００５０】一方、レジスタＲ３については、基本ＣＰ
Ｕ内レジスタセット１０から上記拡張レジスタセットの
レジスタセットＢへデータ送出を行なわねばならないの
で、上記制御部７１からロー（Ｌ）レベルのＲＷＢ信号
が送出される。よって、上記３ステートバッファ８０の
それぞれはオン状態となり、一方上記３ステートバッフ
ァ８１のそれぞれはオフ状態となり、さらにレジスタフ
ァイル用ＲＡＭ５内のＮＡＮＤ回路８４からリード信号
が送出される。よって基本ＣＰＵ内レジスタセット１０
からレジスタファイル用ＲＡＭ５の拡張レジスタセット
へデータの書き込みが行われる。したがって、上記拡張
レジスタセットのレジスタセットＡのレジスタＲ３のデ
ータが上記拡張レジスタセットのレジスタセットＢのレ
ジスタＲ３へ複写されたことになる。

【００５１】よって、従来のレジスタファイル方式のＣ
ＰＵにて複写動作を行なう場合、例えばテンポラリレジ
スタを設け、まずこのテンポラリレジスタにプログラム
Ａ関係データにおける１レジスタ格納分のデータを格納
し、次に該テンポラリレジスタに格納されたデータをレ
ジスタファイル用ＲＡＭのプログラムＢ関係データの格
納領域へ書き込む動作を行なうが、複写するデータが複
数にわたる場合には上記の動作を相当する回数分実行す
る必要がある。一方、本実施例の拡張ＣＰＵではレジス
タファイル用ＲＡＭからＣＰＵ内レジスタへ複写するデ
ータを格納する必要がない分、上記複写動作を高速に実
行することができ、したがって、プログラム変更時のＣ
ＰＵの演算処理速度を高速化することができる。

【００５２】尚、上記第２の実施例に示した構成部分
に、上述した第１の実施例に示す構成部分を付加した構
成とすることも勿論可能である。このように構成した場
合には、第２の実施例は、第１の実施例における効果を
合わせ持つ、拡張ＣＰＵとなる。

【００５３】第３の実施例；本発明の拡張ＣＰＵにおけ
る第３の実施例について、図３を参照し以下に説明す
る。尚、本実施例の拡張ＣＰＵは、上記既提案の拡張Ｃ
ＰＵを改良したものであるので、図３において上記既提
案の拡張ＣＰＵの一実施例を表す図８に示される構成部
分と同じ構成部分については同じ符号を付し、その説明
を省略する。又、本実施例における拡張ＣＰＵにおける
基本的な動作は上記既提案の拡張ＣＰＵに大略同様であ
るので、以下の説明では本実施例の特徴的な部分のみに
ついて説明する。

【００５４】上述したように既提案の拡張ＣＰＵでは、
基本ＣＰＵ内レジスタセットを構成するレジスタにデー
タを格納するときには、常に、同一ＩＣに備わるレジス
タファイル用ＲＡＭ５の拡張レジスタセットを構成する
レジスタセットの該当するレジスタにも同じデータを書
き込んでいるが、第３実施例では、基本ＣＰＵ内レジス
タセット１０にデータを格納する場合、上記拡張レジス
タセットへデータを書き込むか否かを選択可能とし、そ
の切り換え制御を指示する切換部７８を制御部７１又は
実行部７２に設けた。尚、以下の説明では切換部７８を
制御部７１に設けた場合を例にとる。

【００５５】上記切換部７８の入力側には、図３に示す
（ａ）のようにインタフェース７３ａの出力側が接続さ
れる場合、図３に示す（ｂ）のようにＣＢＮＲ４の出力
側が接続される場合、図３に示す（ｃ）のように同一Ｉ
Ｃ６の外部と接続される外部端子が直接接続される場
合、図３に示す（ｆ）のようにフラグ格納部８５の出力
側が接続される場合の４通りの接続が考えられ、この内
のいずれか一つの接続が採用される。尚、上記フラグ格
納部８５は、プロセッサ ステイタス レジスタ内に格納
される基本ＣＰＵ７０の実行状態を示すフラグデータ内
の所定のフラグデータを格納するもので、上記フラグ格
納部８５が格納するデータは１ビットあるいは２ビット
程度のフラグデータであり、例えばラッチ回路にて構成
しても良い。又、図３では、フラグ格納部８５は基本Ｃ
ＰＵ７０内の実行部７２に備わるように図示している
が、これに限るものではなく、制御部７１内に設けても
よい。

【００５６】このような切換部７８の出力側は、図３に
示す（ｄ）のように命令デコーダ７５に接続される場
合、図３に示す（ｅ）のようにＣＰＵ７０とレジスタフ
ァイル用ＲＡＭ５間のインタフェース７３ｂに接続され
る場合が考えられ、この内のいずれかの接続が採用され
る。その他の構成については図８に示す場合と同じであ
り、説明を省略する。

【００５７】このように構成される第３実施例における
拡張ＣＰＵの動作を以下に説明する。図３に示す（ａ）
の接続によればインタフェース７３ａを介して供給され
る命令データ内に、基本ＣＰＵ内レジスタセット１０へ
のデータ格納時においてレジスタファイル用ＲＡＭ５へ
はデータを書き込む旨の、又は書き込まない旨のデータ
を含ませることで、当該命令データが供給された場合、
切換部７８は命令デコーダ７５を介してインタフェース
７３ｂへ、又は直接インタフェース７３ｂへその旨の信
号を送出する。インタフェース７３ｂは、上記信号が供
給されることで基本ＣＰＵ内レジスタセット１０とレジ
スタファイル用ＲＡＭ５とを遮断又は接続する。

【００５８】尚、インタフェース７３ｂによって基本Ｃ
ＰＵ内レジスタセット１０とレジスタファイル用ＲＡＭ
５との接続が遮断された場合には、基本ＣＰＵ内レジス
タセット１０にはレジスタファイル用ＲＡＭ５の記憶デ
ータとは関係のない別個のデータが格納されることにな
る。

【００５９】又、図３に示す（ｂ）の場合のようにＣＢ
ＮＲ４の出力側が切換部７８に接続される場合は以下の
ように動作する。インタフェース７３ａを介して供給さ
れた命令データが命令デコーダ７５にてデコードされ、
それによってＣＢＮＲ４の格納データが特定値に書き換
えられる。尚、上記特定値とは、レジスタファイル用Ｒ
ＡＭ５の拡張レジスタセットにおけるレジスタセットの
先頭を表すデータ以外のデータである。ＣＢＮＲ４の格
納データが特定値に書き換えられることで、ＣＢＮＲ４
から上記特定値が切換信号として切換部７８に供給され
る。よって、上述した場合と同様に切換部７８は、命令
デコーダ７５を介して又は直接にインタフェース７３ｂ
ヘその旨の信号を送出し、インタフェース７３ｂによっ
てレジスタセット１０とレジスタファイル用ＲＡＭ５と
の接続、遮断が制御される。当該同一ＩＣ６に設けられ
る外部接続端子が直接切換部７８の入力側に接続される
場合は、切換部７８を外部から直接制御することで上述
した、インタフェース７３ｂによってレジスタセット１
０とレジスタファイル用ＲＡＭ５との接続、遮断が制御
される。

【００６０】このように基本ＣＰＵ内レジスタセット１
０は、同一ＩＣに設けられるレジスタファイル用ＲＡＭ
５と格納データの一貫性を保つ場合のみならず、レジス
タファイル用ＲＡＭ５とは別個のデータを格納すること
もできるので、図４に示すように、例えばレジスタファ
イル用ＲＡＭ５には拡張レジスタセットとして４組分の
レジスタセットの領域しかなく、あと１つのレジスタセ
ットを要するような場合、基本ＣＰＵ内レジスタセット
１０は、レジスタファイル用ＲＡＭ５の拡張レジスタセ
ットに格納されているデータとは関係のないデータを格
納することができ、あたかもレジスタファイル用ＲＡＭ
５は５組の拡張レジスタセット分の容量があると同様の
結果を得ることができる。又、インタフェース７３ａを
介して切換部７８に信号を供給し、それによって切換部
７８が制御信号を送出する場合には、ＣＢＮＲ４は関与
せず、ＣＢＮＲ４の格納データとは無関係に基本ＣＰＵ
内レジスタセット１０の格納データを元の格納データに
戻すことができる。

【００６１】又、ＣＢＮＲ４の出力信号にて切換部７８
が制御信号を送出する場合、ＣＢＮＲ４の格納データを
書き換えるためのデータはインタフェース７３ａに供給
される命令データ内に含まれているので、新たに命令を
追加する必要がなく、さらに基本ＣＰＵ７０がレジスタ
ファイル用ＲＡＭ５と接続されているのか、外部記憶回
路と接続されているのかをＣＢＮＲ４の格納データを参
照することで確認することができる。

【００６２】又、外部からの信号により直接切換部７８
を制御する場合、実行中のプログラムに関係なく、基本
ＣＰＵ内レジスタセット１０とレジスタファイル用ＲＡ
Ｍ５との接続、遮断を切り換えることができるので、演
算処理速度の高速化を図ることができる。

【００６３】尚、上記第３の実施例に示す構成部分に、
上述した第１の実施例あるいは第２の実施例又は第１及
び第２の実施例にて示した構成部分を付加した、拡張Ｃ
ＰＵを構成することも勿論可能である。このように構成
した場合には、上記第１ないし第３の実施例における効
果を有する、もしくは第１及び第３の実施例における効
果を有する、もしくは第２及び第３の実施例における効
果を有する、拡張ＣＰＵとなる。

【００６４】尚、上記各実施例において、レジスタセッ
ト１０は１組であることを前提としているが、これに限
るものではなく複数組設けることも勿論可能である。
又、上記各実施例において、レジスタファイル用ＲＡＭ
５はシングルポートタイプとすることで回路規模を小さ
くすることができる点、及び基本ＣＰＵ内レジスタセッ
ト１０をデュアルポートもしくはトリプルポートタイプ
のレジスタで構成することで、演算処理速度がさらに向
上する点の効果は、既提案の拡張ＣＰＵの場合と同様で
ある。

【００６５】

【発明の効果】以上詳述したように本発明によれば、基
本ＣＰＵ内レジスタセットに格納されるデータと常に同
一のデータをレジスタファイル用メモリの拡張レジスタ
セットに保持することより、基本ＣＰＵ内レジスタセッ
トの格納データ切換時には基本ＣＰＵ内レジスタセット
の格納データをレジスタファイル用メモリの拡張レジス
タセットへ退避する必要がなく、レジスタファイル用メ
モリの拡張レジスタセットから基本ＣＰＵ内レジスタセ
ットへの復帰動作のみを行えば良く、レジスタのデータ
切り換えを高速に行うことができ、さらに上記復帰動作
を行うレジスタを選択できるようにしたことより、レジ
スタファイル用メモリから復帰するデータと同じデータ
が基本ＣＰＵ内レジスタセット内のレジスタに格納され
ている場合には復帰動作を行わないようにすることで復
帰に要する時間を短縮することができ、レジスタのデー
タ切換及び演算処理動作をより高速化することができる
という基本的効果がある。

【００６６】さらに本発明によれば、基本ＣＰＵ内レジ
スタセットを構成するレジスタ毎にレジスタファイル用
メモリの拡張レジスタセットを構成するレジスタセット
のレジスタから上記レジスタへデータの復帰及び上記基
本ＣＰＵ内レジスタセットのレジスタから上記拡張レジ
スタセットのレジスタへデータの書き込みを行えるよう
にしたことより、上記基本的効果に加え、レジスタファ
イル用メモリの拡張レジスタセットのレジスタセット間
で記憶データの複写を行なう場合、複写するデータを格
納した基本ＣＰＵ内レジスタセットを構成するレジスタ
の格納データを複写先の上記拡張レジスタセットの該当
レジスタへ書き込むことで複写動作が完了し、複写動作
を高速に行うことができ演算処理を高速化することがで
きる。

【００６７】さらに本発明によれば、基本ＣＰＵ内レジ
スタセットにデータを格納する際レジスタファイル用メ
モリにも記憶させるか否かを選択可能としたことより、
上記基本的効果に加え、基本ＣＰＵ内レジスタセットは
レジスタファイル用メモリの拡張レジスタセットに記憶
されるデータとは異なるデータを格納することができ
る。

【００６８】さらに、基本ＣＰＵ内レジスタセットをデ
ュアル・ポートないしは、トリプル・ポートタイプと
し、レジスタファイル用メモリをシングル・ポートタイ
プとすることで、従来のデュアルポートあるいはトリプ
ルポートのレジスタファイル用メモリに対して、ＣＰＵ
の処理速度を低下することなく、ハードウェアを低減す
ることができる。

【図面の簡単な説明】

【図１】 本発明の拡張ＣＰＵの第１実施例における構
成を示すブロック図である。

【図２】 本発明の拡張ＣＰＵの第１実施例の動作を説
明するための図である。

【図３】 本発明の拡張ＣＰＵの第３実施例における構
成を示すブロック図である。

【図４】 本発明の拡張ＣＰＵの第３実施例の動作を説
明するための図である。

【図５】 本発明の拡張ＣＰＵの第２実施例における構
成を示すブロック図である。

【図６】 本発明の拡張ＣＰＵの第２実施例の動作を説
明するための図である。

【図７】 既提案の拡張ＣＰＵにおける一実施例の構成
を示すブロック図である。

【図８】 図７に示す構成をさらに詳細に示したブロッ
ク図である。

【図９】 図７に示す拡張ＣＰＵの動作を説明するため
の図である。

【図１０】 図７に示す拡張ＣＰＵの動作を説明するた
めの図である。

【図１１】 （ａ）、（ｂ）は、それぞれ従来の汎用レ
ジスタ方式のＣＰＵにおける動作を説明するための図で
ある。

【図１２】 従来のレジスタファイル方式のＣＰＵにお
ける動作を説明するための図である。

【図１３】 従来のレジスタファイル方式のＣＰＵにお
ける構成の一例を示すブロック図である。

【図１４】 従来のレジスタファイル方式のＣＰＵにお
ける構成の他の例を示すブロック図である。

【符号の説明】

４…ＣＢＮＲ、５…レジスタファイル用ＲＡＭ、６…同
一ＩＣ、８…内部専用アドレスバス、９…外部接続専用
バス、１０…レジスタセット、７０…ＣＰＵ、７１…制
御部、７２…実行部、７７…レジスタ選択部、７８…切
換部、８０及び８１…３ステートバッファ、８３及び８
４…ＮＡＮＤ回路、８５…フラグ格納部。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−196745（ＪＰ，Ａ) 特開 昭63−80332（ＪＰ，Ａ) 特開 平４−21028（ＪＰ，Ａ) 特開 平１−161442（ＪＰ，Ａ) 特開 昭63−156236（ＪＰ，Ａ) 特開 平３−88041（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 G06F 9/46 G06F 12/00 - 12/06

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも一つのレジスタで構成される
   基本中央演算処理装置内レジスタセット及び制御手段を
   有する基本中央演算処理装置と、上記基本中央演算処理
   装置内レジスタセットの格納データ量と同じデータ量の
   レジスタセットを複数備えた拡張レジスタセットを有す
   るレジスタファイル用メモリと、を同一の集積回路装置
   内に備え、上記制御手段の制御により、上記基本中央演
   算処理装置内レジスタセットを構成するレジスタにデー
   タを格納するときには上記レジスタファイル用メモリの
   上記拡張レジスタセットを構成する一つのレジスタセッ
   ト内のレジスタにも当該データを書き込み、データを読
   み出すときには上記基本中央演算処理装置内レジスタセ
   ットを構成するレジスタの格納データを読み出し、プロ
   グラムの変化により、上記拡張レジスタセットを構成す
   るレジスタセットを変更する場合には上記基本中央演算
   処理装置内レジスタセットから上記レジスタファイル用
   メモリの上記拡張レジスタセットへデータの退避を行な
   うことなく上記レジスタファイル用メモリの上記拡張レ
   ジスタセットから上記基本中央演算処理処理装置内レジ
   スタセットへデータの復帰のみを行うように動作制御を
   行う、拡張中央演算処理装置において、 上記制御手段は、外部から供給される命令データに従い
   上記レジスタファイル用メモリの上記拡張レジスタセッ
   トから上記基本中央演算処理装置内レジスタセットへデ
   ータの復帰を行なうとき、上記基本中央演算処理装置内
   レジスタセット又は拡張レジスタセットを構成するレジ
   スタの内、上記復帰動作を行うレジスタを上記命令デー
   タに従い選択するレジスタ選択手段を備え、上記制御手
   段は上記レジスタ選択手段が選択したレジスタに対し上
   記復帰動作を行ない、 上記基本中央演算処理装置に備わり、上記レジスタファ
   イル用メモリの拡張レジスタセットを構成する一つのレ
   ジスタセットから上記基本中央演算処理装置内レジスタ
   セットへデータの復帰を行う場合に使用され、上記拡張
   レジスタセットにおいてデータを読み出すレジスタセッ
   トの先頭アドレスを示すデータを格納するアドレスデー
   タ格納レジスタと、 上記基本中央演算処理装置と上記レジスタファイル用メ
   モリとを接続する内部接続専用バスと、 上記拡張中央演算処理装置の外部に設けられる外部構成
   素子と上記拡張中央演算処理装置とを接続する外部接続
   専用バスと、 を備えたことを特徴とする拡張中央演算処理装置。
2. 【請求項２】 少なくとも一つのレジスタで構成される
   基本中央演算処理装置内レジスタセット及び制御手段を
   有する基本中央演算処理装置と、上記基本中央演算処理
   装置内レジスタセットの格納データ量と同じデータ量の
   レジスタセットを複数備えた拡張レジスタセットを有す
   るレジスタファイル用メモリと、上記基本中央演算処理
   装置と上記レジスタファイル用メモリとを接続する内部
   接続専用バスと、を同一の集積回路装置内に備え、上記
   制御手段の制御により、上記基本中央演算処理装置内レ
   ジスタセットを構成するレジスタにデータを格納すると
   きには上記内部接続専用バスを介して上記レジスタファ
   イル用メモリの上記拡張レジスタを構成する一つのレジ
   スタセット内のレジスタにも当該データを書き込むよう
   に動作制御を行う、拡張中央演算処理装置において、 プログラムの変化により上記拡張レジスタセットを構成
   するレジスタセットを変更する場合には上記基本中央演
   算処理装置内レジスタセットを構成するレジスタ毎に上
   記レジスタファイル用メモリの拡張レジスタセットを構
   成する一レジスタセットのレジスタから上記基本中央演
   算処理装置内レジスタセットのレジスタへデータの復帰
   及び上記基本中央演算処理装置内レジスタセットを構成
   するレジスタから上記レジスタファイル用メモリの拡張
   レジスタセットを構成する一レジスタセットのレジスタ
   へデータの書き込みを行なう復帰書込手段と、 を備えたことを特徴とする拡張中央演算処理装置。
3. 【請求項３】 上記制御手段は、外部から供給される命
   令データに従い上記レジスタファイル用メモリの上記拡
   張レジスタセットから上記基本中央演算処理装置内レジ
   スタセットへデータの復帰を行なうとき、上記基本中央
   演算処理装置内レジスタセット又は拡張レジスタセット
   を構成するレジスタの内、上記復帰動作を行うレジスタ
   を上記命令データに従い選択するレジスタ選択手段を備
   え、上記制御手段は上記レジスタ選択手段が選択したレ
   ジスタに対し上記復帰動作を行なうことを特徴とする請
   求項２記載の拡張中央演算処理装置。
4. 【請求項４】 上記レジスタファイル用メモリの拡張レ
   ジスタセットを構成する一つのレジスタセットから上記
   基本中央演算処理装置内レジスタセットへデータの復帰
   を行う場合に使用され、上記拡張レジスタセットにおい
   てデータを読み出すレジスタセットの先頭アドレスを示
   すデータを格納するアドレスデータ格納レジスタと、 上記拡張中央演算処理装置の外部に設けられる外部構成
   素子と上記拡張中央演算処理装置とを接続する外部接続
   専用バスと、 を備えた、請求項２又は３記載の拡張中央演算処理装
   置。
5. 【請求項５】 上記復帰書込手段は、上記制御手段の制
   御により上記基本中央演算処理装置内レジスタセットか
   ら上記レジスタファイル用メモリの拡張レジスタセット
   へデータの送出を可能とする第１スイッチ手段と、上記
   制御手段の制御により上記レジスタファイル用メモリの
   拡張レジスタセットから上記基本中央演算処理装置内レ
   ジスタセットへデータの送出を可能とする第２スイッチ
   手段と、上記制御手段の制御により上記レジスタファイ
   ル用メモリにおいて上記第１スイッチ手段が動作状態と
   なるときにデータの書込信号を送出し、上記第２スイッ
   チ手段が動作状態となるときに読出信号を送出する指示
   手段とを備えた、請求項２ないし４のいずれかに記載の
   拡張中央演算処理装置。
6. 【請求項６】 上記第１及び第２スイッチ手段は、上記
   制御手段が送出するリードライト信号によりオン、オフ
   動作を行なう、請求項５記載の拡張中央演算処理装置。
7. 【請求項７】 少なくとも一つのレジスタで構成される
   基本中央演算処理装置内レジスタセット及び制御手段を
   有する基本中央演算処理装置と、上記基本中央演算処理
   装置内レジスタセットの格納データ量と同じデータ量の
   レジスタセットを複数備えた拡張レジスタセットを有す
   るレジスタファイル用メモリと、上記基本中央演算処理
   装置と上記レジスタファイル用メモリとを接続する内部
   接続専用バスと、を同一の集積回路装置内に備え、基本
   モードであって、上記制御手段の制御により、上記基本
   中央演算処理装置内レジスタセットを構成するレジスタ
   にデータを格納するときには上記内部接続専用バスを介
   して上記レジスタファイル用メモリの拡張レジスタセッ
   トを構成する一つのレジスタセット内のレジスタにも当
   該データを書き込み、データを読み出すときには上記基
   本中央演算処理装置内レジスタセットを構成するレジス
   タの格納データを読み出し、プログラムの変化により上
   記拡張レジスタセットを構成するレジスタセットを変更
   する場合には上記基本中央演算処理装置内レジスタセッ
   トから上記内部接続専用バスを介して上記レジスタファ
   イル用メモリの拡張レジスタセットへデータの退避を行
   うことなく上記レジスタファイル用メモリの上記拡張レ
   ジスタセットから上記基本中央演算処理装置内レジスタ
   セットへデータの復帰のみを行うように動作制御を行
   う、拡張中央演算処理装置において、 上記制御手段の制御により、上記レジスタファイル用メ
   モリの拡張レジスタセットに格納されているデータとは
   異なるデータを上記基本中央演算処理装置内レジスタセ
   ットを構成するレジスタに格納する動作である特別モー
   ドを有することを特徴とする拡張中央演算処理装置。
8. 【請求項８】 上記制御手段は、外部から供給される命
   令データに従い上記レジスタファイル用メモリの拡張レ
   ジスタセットから上記基本中央演算処理装置内レジスタ
   セットへデータの復帰を行なうとき、上記基本中央演算
   処理装置内レジスタセット又は拡張レジスタセットを構
   成するレジスタの内、上記復帰動作を行うレジスタを上
   記命令データに従い選択するレジスタ選択手段を備え、
   上記制御手段は上記レジスタ選択手段が選択したレジス
   タに対し上記復帰動作を行なう請求項７記載の拡張中央
   演算処理装置。
9. 【請求項９】 プログラムの変化により上記拡張レジス
   タセットを構成するレジスタセットを変更する場合には
   上記基本中央演算処理装置内レジスタセットを構成する
   レジスタ毎に上記レジスタファイル用メモリの拡張レジ
   スタセットから上記基本中央演算処理装置内レジスタセ
   ットのレジスタへデータの復帰及び上記基本中央演算処
   理装置内レジスタセットを構成するレジスタから上記レ
   ジスタファイル用メモリの拡張レジスタセットを構成す
   るレジスタセットのレジスタへデータの書き込みを行な
   う復帰書込手段を備えた、請求項７記載の拡張中央演算
   処理装置。
10. 【請求項１０】 プログラムの変化により上記拡張レジ
    スタセットを構成するレジスタセットを変更する場合に
    は上記基本中央演算処理装置内レジスタセットを構成す
    るレジスタ毎に上記レジスタファイル用メモリの拡張レ
    ジスタセットから上記基本中央演算処理装置内レジスタ
    セットのレジスタへデータの復帰及び上記基本中央演算
    処理装置内レジスタセットを構成するレジスタから上記
    レジスタファイル用メモリの拡張レジスタセットを構成
    するレジスタセットのレジスタへデータの書き込みを行
    なう復帰書込手段を備えた、請求項８記載の拡張中央演
    算処理装置。
11. 【請求項１１】 上記レジスタファイル用メモリの拡張
    レジスタセットを構成する一つのレジスタセットから上
    記基本中央演算処理装置内レジスタセットへデータの復
    帰を行う場合に使用され、上記拡張レジスタセットにお
    いてデータを読み出すレジスタセットの先頭アドレスを
    示すデータを格納するアドレスデータ格納レジスタを備
    えた、請求項８又は１０記載の拡張中央演算処理装置。
12. 【請求項１２】 上記制御手段は、上記基本モードと、
    上記特別モードとを切り換える切換手段を備えた、請求
    項７ないし１１のいずれかに記載の拡張中央演算処理装
    置。
13. 【請求項１３】 上記切換手段は、上記中央演算処理装
    置へ外部から供給される命令データに従い、上記基本モ
    ードと上記特別モードとを切り換える、請求項１２に記
    載の拡張中央演算処理装置。
14. 【請求項１４】 上記切換手段は、上記アドレスデータ
    格納レジスタの格納データに従い、上記基本モードと上
    記特別モードとを切り換える、請求項１１記載の拡張中
    央演算処理装置。
15. 【請求項１５】 上記切換手段は、上記外部構成素子か
    ら直接供給される信号に従い、上記基本モードと上記特
    別モードとを切り換える、請求項１２に記載の拡張中央
    演算処理装置。
16. 【請求項１６】 上記切換手段は、上記基本中央演算処
    理装置内に備わり当該基本中央演算処理装置の実行状態
    を示すフラグデータを格納するフラグデータ格納手段が
    送出する信号に従い上記基本モードと上記特別モードと
    を切り換える、請求項１２に記載の拡張中央演算処理装
    置。
17. 【請求項１７】 上記レジスタファイル用メモリはシン
    グルポート・タイプのＲＡＭである、請求項１ないし１
    ６のいずれかに記載の拡張中央演算処理装置。
18. 【請求項１８】 上記基本中央演算処理装置内レジスタ
    セットはデュアルポート・タイプもしくはトリプルポー
    ト・タイプのレジスタにて構成される、請求項１ないし
    １７のいずれかに記載の拡張中央演算処理装置。