JPH10222367A - ネスト可能な遅延分岐命令を有するマイクロプロセッサを備えたデータ処理装置及びそのマイクロプロセッサを動作させる方法 - Google Patents

Abstract

(57)【要約】 【課題】 第１の分岐命令の遅延スロット（又は複数の
遅延スロット）において第２の遅延命令が発生したとき
に、命令実行パイプラインが停止することを原因とした
パフォーマンスの遅延をなくすようにしたマイクロプロ
セッサを備えたデータ処理装置及びそのマイクロプロセ
ッサの動作方法を提供する。 【解決手段】 マイクロプロセッサ１に命令フェッチ／
デコード装置１０ａ〜１０ｃと、算術演算及びロード／
ストア装置Ｄ１、乗算器Ｍ１、ＡＬＵ／シフタ装置Ｓ
１、算術論理演算器（ＡＬＵ）Ｌ１、データを読み出
し、かつデータを書き込む共有マルチポート・レジスタ
・ファイル２０ａを含む複数の実行装置と、データ・メ
モリ２２とを備え、これらの装置により、インターロッ
クなしに動作する命令実行パイプラインを形成して、ネ
スト可能である遅延分岐命令を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サを備えたデータ処理装置及びそのマイクロプロセッサ
を動作させる方法に関し、特に命令実行パイプラインを
有するデータ処理装置、及びこのようなデータ処理装置
に備えられたマイクロプロセッサを動作させる方法に関
する。

【０００２】

【従来の技術】マイクロプロセッサの設計者は、クロッ
ク速度を増加させ、かつ並行性を付加することによって
種々のマイクロプロセッサにおけるパフォーマンスを改
善するようにますます努めるようになった。複雑なデー
タ操作は多数の命令を実行する必要があり、これらの命
令は種々の形式のデータ操作のためにいくつかの反復サ
イクルを必要とすることがある。分岐命令は反復中に頻
繁に用いられている。分岐命令は、典型的に、分岐アド
レスを決定してその分岐アドレスの目標命令をフェッチ
するために、１又はそれより多くのクロック・サイクル
即ち「遅延スロット」を必要とする。遅延分岐命令は、
ある分岐命令の遅延スロット（又は複数の遅延スロッ
ト）において他の命令を実行可能にする。パイプライン
化命令の実行回路を有するマイクロプロセッサは、命令
実行シーケンス内で分岐アドレスを取ったために、又は
取らなかったために失ってしまう恐れのある多数の実行
サイクルを少なくするために、遅延分岐命令を備えるこ
とができる。しかし、もし第１の目標命令を実行する前
に第２の命令に遭遇すると、命令の実行順序を保存する
ために命令実行パイプラインは停止される。

【０００３】

【発明が解決しようとする課題】本発明の目的は、第１
の分岐命令の遅延スロット（又は複数の遅延スロット）
において第２の遅延命令が発生したときに、命令実行パ
イプラインが停止することを原因としたパフォーマンス
の遅延を克服することである。

【０００４】

【課題を解決するための手段】概要的に、本発明の一形
式では、中央処理装置を有するデータ処理装置を備え、
この中央処理装置はネストされた分岐命令を実行できる
命令実行パイプラインを有する。前記パイプラインは固
定数のパイプライン・フェーズにおいて目標アドレスを
有する分岐命令を処理及び実行するように動作可能であ
る。前記分岐命令の実行の最終フェーズにおいて前記目
標アドレスによりプログラム・カウンタがロードされ
る。フェッチ回路が前記プログラム・カウンタにおける
アドレスを用いて命令をフェッチする。

【０００５】第２の遅延分岐命令の処理は、先行する遅
延分岐命令に関する処理の開始後の次のフェーズにおい
て開始されてもよい。前記遅延分岐命令の目標アドレス
は、前記第１の分岐命令の目標アドレスをプログラム・
カウンタにロードした後の次のフェーズにおいて前記プ
ログラム・カウンタにロードされる。従って、この発明
のネスト可能な遅延分岐命令により複雑な分岐シーケン
スを作成することができる。

【０００６】例えば、ネストされた遅延分岐命令のシー
ケンスに同一の目標アドレスを置くことにより、単一の
フェーズ反復ループを形成することができる。更に、前
記目標命令のフェッチ・パケットに遅延分岐命令を置く
ことにより、無期限の単一フェーズ反復ループを形成す
ることができる。選択した条件を検出したときは、この
ループを抜け出すことができる。

【０００７】本発明の他の形式において、データ処理装
置内の中央処理装置（ＣＰＵ）を動作させる方法は、多
数のフェーズにおいて分岐命令を処理及び実行する命令
実行パイプラインを設けるステップと、目標アドレスに
よる分岐命令を含む命令パケットをフェッチするステッ
プと、次のパイプライン・フェーズにおいて分岐命令を
有する第２の命令パケットをフェッチするステップと、
前記第１の分岐命令の目標アドレスをプログラム・カウ
ンタに受け取るステップと、前記次のパイプライン・フ
ェーズにおいて前記第２の分岐命令の前記目標アドレス
を前記プログラム・カウンタに受け取るステップとを備
えている。

【０００８】本発明の他の実施例は詳細な説明及び図面
から明らかとなる。

【０００９】本発明の他の特徴及び効果は、添付する図
面に関連して考慮すれば、以下の詳細な説明を参照する
ことにより明らかとなる。

【００１０】異なる図面及び図表において対応する番号
及びシンボルは、特に指摘しない限り対応する部分を示
す。

【００１１】

【発明の実施の形態】図１は本発明の一実施例を有する
マイクロプロセッサ１のブロック図である。マイクロプ
ロセッサ１はＶＬＩＷディジタル信号プロセッサ（ＤＳ
Ｐ）である。明確にする観点から、図１は本発明の一実
施例を理解するために関係するマイクロプロセッサ１の
部分のみを示す。ＤＰＳに関する一般的な構成の詳細は
周知であり、他にも容易に見出すことができる。例え
ば、フレデリック・ブトー（Ｆｒｅｄｅｒｉｋ Ｂｏｕ
ｔａｕｄ）ほかに発行された米国特許第５，０７２，４
１８号は、詳細にＤＳＰを説明しており、ここでは引用
による関連される。ゲーリ・スボボダ（Ｇａｒｙ Ｓｗ
ｏｂｏｄａ）ほかに対して発行された米国特許第５，３
２９，４７１号は、どのようにＤＳＰをテストし、かつ
エミュレートするかについて詳細に説明しており、ここ
では引用による関連される。本発明の一実施例に関連す
るマイクロプロセッサ１の部分の詳細は、マイクロプロ
セッサ技術に通常に習熟する者が本発明を作成して使用
するできるように、以下に十分詳細に説明されている。

【００１２】マイクロプロセッサ１内には、中央処理装
置（ＣＰＵ）１０、データ・メモリ２２、プログラム・
メモリ２３、周辺装置６０、及び直接メモリ・アクセス
（ＤＭＡ）を有する外部メモリ・インタフェース（ＥＭ
ＩＦ）６１が示されている。ＣＰＵ１０は、更に、命令
フェッチ／デコード装置１０ａ〜１０ｃと、算術演算及
びロード／ストア装置Ｄ１、乗算器Ｍ１、ＡＬＵ／シフ
タ装置Ｓ１、算術論理演算装置（ＡＬＵ）Ｌ１及びデー
タを読み出すと共にデータを書き込む共有マルチポート
のレジスタ・ファイル２０ａを含む複数の実行装置とを
有する。デコードされた命令は命令フェッチ／デコード
装置１０ａ〜１０ｃから図示していない種々の組の制御
ラインを介して機能装置（算術演算及びロード／ストア
装置Ｄ１、乗算器Ｍ１、ＡＬＵ／シフタ装置Ｓ１及びＡ
ＬＵ Ｌ１）に供給される。データは、レジスタ・ファ
イル２０ａから第１組のバス３２ａを介してレジスタ・
ファイル２０ａへ又はその逆へ、第２組のバス３４ａを
介して乗算器Ｍ１へ、第３組のバス３６ａを介してＡＬ
Ｕ／シフタ装置Ｓ１へ、及び第４組のバス３８ａを介し
てＡＬＵ Ｌ１へ供給される。データは、メモリ２２か
ら第５組のバス４０ａを介して算術演算及びロード／ス
トア装置Ｄ１へ又はその逆へ供給される。以上で説明し
たデータ・パスの全体は、レジスタ・ファイル２０ｂ及
び実行装置Ｄ２、Ｍ２、Ｓ２及びＬ２により二重化され
ていることに注意すべきである。命令は、プログラム・
メモリ２３から１組のバス４１を介して命令フェッチ／
デコード装置１０ａに供給される。エミュレーション装
置５０は、外部テスト・システム５１により制御可能に
されているマイクロプロセッサ１の内部回路に対するア
クセスを行う。

【００１３】図１に示されているデータ・メモリ２２及
びプログラム・メモリ２３はマイクロプロセッサ１の一
部の集積回路であり、その範囲はブロック４２により表
されていることに注意すべきである。データ・メモリ２
２〜プログラム・メモリ２３は、マイクロプロセッサ１
の集積回路４２の外部にあっても、又はその一部が集積
回路４２に存在し、かつその一部が集積回路４２の外部
にあってもよい。更に、他の数の実行装置を用いること
もできる。

【００１４】マイクロプロセッサ１がデータ処理システ
ムに関連されているときは、図１に示すように、付加的
なメモリ又は周辺装置をマイクロプロセッサ１に接続し
てもよい。例えば、ランダム・アクセス・メモリ（ＲＡ
Ｍ）７０、読み出し専用メモリ（ＲＯＭ）７１及びディ
スク７２は、外部バス７３を介して接続されているのが
示されている。外部バス７３は集積回路４２内の機能ブ
ロック６１の一部である外部メモリ・インタフェース
（ＥＭＩＦ）に接続されている。更に、直接メモリ・ア
クセス（ＤＭＡ）コントローラはブロック６１にも含ま
れている。ＤＭＡコントローラは、通常、マイクロプロ
セッサ１内のメモリと周辺装置との間でデータを転送す
るために用いられる。

【００１５】本発明の構成により効果が得られるいくつ
かのシステム例は、ここで参照により関連される米国特
許第５，０７２，４１８号、特に米国特許第５，０７
２，４１８号の図２−１８を参照して説明されている。
パフォーマンスを改善するため、又はコストを減少させ
るために本発明の構成に関連するマイクロプロセッサ
は、米国特許第５，０７２，４１８号に説明されている
システムを更に改善するために用いられてもよい。しか
し、このようなシステムは、工業的なプロセス制御、オ
ートモティーブ車両システム、モータ制御、ロボット制
御システム、衛星通信システム、エコー打ち消しシステ
ム、モデム、ビデオ映像システム、音声認識システム、
暗号によるボーコーダ・モデム・システム等に限定され
ない。

【００１６】図１の種々のアーキテクチャ上の特徴の説
明は共通に譲受された米国特許出願第６０／０３６，４
８２号（ＴＩ文書番号Ｔ−２５３１１）に記載されてい
る。更に、図１のマイクロプロセッサ用の完全な命令セ
ットの説明は、共通に譲受された米国特許出願第６０／
０３６，４８２号（ＴＩ文書番号Ｔ−２５３１１）に記
載されている。

【００１７】図２は図１のマイクロプロセッサの実行装
置及びレジスタ・ファイルのブロック図であり、種々の
機能ブロックを接続するバスの更に詳細な図を示す。こ
の図において、全てのデータ・バスは特に記載がない限
り３２ビット幅である。バス４０ａはアドレス・バスＤ
Ａ１を有し、マルチプレクサ２００ａにより駆動され
る。これは、ロード／ストア装置Ｄ１又はＤ２が発生し
たアドレスをレジスタ・ファイル２０ａにロード即ち記
憶するためのアドレスを供給可能にさせる。データ・バ
スＬＤ１はアドレス・バスＤＡ１により指定されたデー
タ・メモリ２２のアドレスによるデータを算術演算及び
ロード／ストア装置Ｄ１にロードさせる。算術演算及び
ロード／ストア装置Ｄ１はレジスタ・ファイル２０ａに
データを記憶する前に供給されたデータを操作すること
ができる。同様に、データ・バスＳＴ１はレジスタ・フ
ァイル２０ａからのデータをデータ・メモリ２２に記憶
する。算術演算及びロード／ストア装置Ｄ１は下記のオ
ペレーション：３２ビット加算、引算、線形及び循環ア
ドレス計算を実行する。算術演算及びロード／ストア装
置Ｄ２は、マルチプレクサ２００ｂを介して算術演算及
びロード／ストア装置Ｄ１と同じように動作してアドレ
スを選択する。

【００１８】ＡＬＵ Ｌ１は下記の形式のオペレーショ
ン：３２／４０ビット算術演算オペレーション及び比較
オペレーション、３２ビットについて左端１、０ビット
・カウント、３２及び４０ビットについての正規化カウ
ント、及び論理オペレーションを実行する。ＡＬＵ Ｌ
１は３２ビット・ソース・オペランド用の入力ｓｒｃ１
及び第２の３２ビット・ソース・オペランドの入力ｓｒ
ｃ２を有する。入力ｍｓｂ ｓｒｃは８ビット値であ
り、４０ビット・ソース・オペランドを形成するために
用いられる。ＡＬＵ Ｌ１は３２ビット行き先オペラン
ド用の出力ｄｓｔを有する。出力ｍｓｂ ｄｓｔは８ビ
ット値であり、４０ビット行き先オペランドを形成する
ために用いられる。レジスタ・ファイル２０ａ内の２つ
の３２ビットのレジスタは４０ビットのオペランドを保
持するように連結されている。Ｍｕｘ２１１は入力ｓｒ
ｃ１に接続されており、３２ビット・オペランドがバス
３８ａを介してレジスタ・フアイル２０ａから、又はバ
ス２１０を介してレジスタ・ファイル２０ｂから得られ
るようにする。Ｍｕｘ２１２は入力ｓｒｃ２に接続され
ており、３２ビット・オペランドがバス３８ａを介して
レジスタ・ファイル２０ａから、又はバス２１０を介し
てレジスタ・ファイル２０ｂから得られるようにする。
ＡＬＵ Ｌ２はＡＬＵ Ｌ１と同じように動作する。

【００１９】ＡＬＵ／シフタ装置Ｓ１は下記の形式のオ
ペレーション：３２ビットの算術演算オペレーション、
３２／４０ビット・シフト、及び３２ビット・ビット・
フィールド・オペレーション、３２ビット論理オペレー
ション、分岐、及び定数発生オペレーションを実行す
る。ＡＬＵ／シフタ装置Ｓ１は３２ビット・ソース・オ
ペランド用の入力ｓｒｃ１、及び第２の３２ビット・ソ
ース・オペランド用の入力ｓｒｃ２を有する。入力ｍｓ
ｂ ｓｒｃは８ビット値であり、４０ビット・ソース・
オペランドを形成するために用いられる。ＡＬＵ／シフ
タ装置Ｓ１は３２ビット行き先オペランド用の出力ｄｓ
ｔを有する。出力ｍｓｂ ｄｓｔは８ビット値であり、
４０ビットのソース・オペランドを形成するために用い
られる。Ｍｕｘ２１３は入力ｓｒｃ２に接続されてお
り、３２ビット・オペランドがバス３６ａを介してレジ
スタ・ファイル２０ａから、又はバス２１０を介してレ
ジスタ・ファイル２０ｂから得られるようにする。ＡＬ
Ｕ Ｓ２はＡＬＵ／シフタ装置Ｓ１と同じように動作
し、制御レジスタ・ファイル１０２から／へのレジスタ
転送を実行する。

【００２０】乗算器Ｍ１は１６×１６乗算を実行する。
乗算器Ｍ１は３２ビット・ソース・オペランド用の入力
ｓｒｃ１及び３２ビット・ソース・オペランド用の入力
ｓｒｃ２を有する。ＡＬＵ／シフタ装置Ｓ１は３２ビッ
ト行き先オペランド用の出力ｄｓｔを有する。Ｍｕｘ２
１４は入力ｓｒｃ２に接続されており、３２ビット・オ
ペランドがバス３４ａを介してレジスタ・ファイル２０
ａから、又はバス２１０を介してレジスタ・ファイル２
０ｂから得られるようにする。乗算器Ｍ２は乗算器Ｍ１
と同じように動作する。

【００２１】図３は図１のマイクロプロセッサ内の命令
実行パイプラインの処理フェーズを示す図表である。各
処理フェーズはシステム・クロックのクロック・サイク
ルにほぼ対応する。例えば、マイクロプロセッサ１が２
００ＭＨｚで動作しているのであれば、各処理フェーズ
は公称５ｎｓである。しかし、ＲＡＭ７０のようなメモ
リ又は周辺装置からデータが期待されるフェーズにおい
て、期待されるときにデータがレディーでなければ、パ
イプラインは停止してしまう。停止すれば、与えられた
パイプラインのフェーズは多数のシステム・クロック・
サイクルに対して存在することになる。

【００２２】図３において、命令を処理する第１の処理
フェーズはフェーズＰＧにおいてプログラム・アドレス
を発生することである。これは制御レジスタ・ファイル
１０２に位置するプログラム・フェッチ・カウンタＰＦ
Ｃをロードすることにより行われる。第２の命令の処理
フェーズＰＳでは、命令フェッチ・パケットのアドレス
がバス４１の一部であるプログラム・アドレス・バスＰ
ＡＤＤＲを介してプログラム・メモリ２３に送出され
る。第３の処理フェーズＰＷはプログラム・メモリ２３
でのアクセス時間を許容するための待機フェーズであ
る。第４の処理フェーズＰＲでは、プログラム・フェッ
チ・パケットは、バス４１の一部であるデータ・バスＰ
ＤＡＴＡ Ｉを介してプログラム・メモリ２３から得ら
れる。第５の処理フェーズＤＰでは、命令の並行が検出
され、実行可能とされる命令が適当な機能装置に送出さ
れる。以下の記載においてこのパイプライン・オペレー
ションの構成を更に詳細に説明する。第６の処理フェー
ズＤＣでは、実行可能な命令をデコードし、種々のデー
タ・パス及び機能装置を制御するために制御信号を発生
させる。

【００２３】図４は図１のマイクロプロセッサ内の命令
実行パイプラインの実行フェーズを説明する図表であ
る。第１の実行フェーズＥ１では、「ＩＳＣ」と呼ばれ
る単一サイクル命令、及び「ＢＲ」と呼ばれる分岐命令
が完結する。指定された実行装置は、制御回路１００に
より指示された図４に示すオペレーションを実行する。
第２の実行フェーズＥ２では、下記の形式の命令：整数
乗算（ＩＭＰＹ）、プログラム記憶命令（ＳＴＰ）、及
びデータ記憶命令（ＳＴＤ）が制御回路１００の制御に
より指定された実行装置により、完結される。第３の実
行フェーズＥ３では、データのロード命令（ＬＤ）の実
行が、図示のように、データ・メモリ・システム（ＤＭ
Ｓ）からデータをラッチすることにより継続する。実行
フェーズＥ４では、実行フェーズＥ３においてラッチさ
れたデータが算術演算及びロード／ストア装置Ｄ１又は
Ｄ２内のデータ入力レジスタＤＤＡＴＡ Ｉに転送され
る。実行フェーズＥ５では、データ入力レジスタＤＤＡ
ＴＡ Ｉのデータを操作し、かつレジスタ・ファイル２
０ａ又は２０ｂ内の指定されたレジスタに操作したデー
タを書き込むことにより、ＬＤ命令が完結する。

【００２４】図５は、図３の処理フェーズにおける実行
フェーズ命令フェッチ・パケットの処理、及び図４の実
行フェーズにおける実行フェーズの実行の詳細なタイミ
ングを示すタイミング図である。フェーズＰＳではプロ
グラム・メモリ・レディー信号ＰＲＤＹがローであるた
めに、フェーズＰＷにおいてパイプ停止が示されてお
り、またフェーズＥ２ではデータ・メモリ・レディー信
号ＤＲＤＹがローであるために、フェーズＥ３において
第２のパイプ停止が示されていることに注意すべきであ
る。

【００２５】図６は、本発明により図３、図４及び図５
に示した命令実行パイプラインにおける遅延分岐命令
（ＢＲ）を実行するときに、含まれる遅延スロットを示
す。ＢＲ命令は、ここで「目標アドレス」と呼ばれるア
ドレスを供給する。この目標アドレスは、マイクロプロ
セッサ１により実行されているプログラムの論理シーケ
ンスにおいて次に実行されるべき命令のアドレスであ
る。ＢＲ命令の実行フェーズＥ１では、命令フェッチ／
デコード装置１０ａの一部であるプログラム・フェッチ
・カウンタ（ＰＦＣ）がＢＲ命令により与えられる目標
アドレスを受け取る。目標アドレスが変位値であれば、
これは、プログラム・フェッチ・カウンタＰＦＣに送出
される前に、シフトされて分岐命令を含むフェッチ・パ
ケットのアドレスに加算される。目標アドレスが分岐命
令により指定されたレジスタに含まれていれば、レジス
タの内容をプログラム・フェッチ・カウンタにロードす
る。そこで、このフェーズは目標アドレスの命令処理フ
ェーズＰＧに対応している。命令パイプラインのオペレ
ーションに関連して以上で説明したように、目標アドレ
ス命令がフェーズＥ１において実行を開始する前に、更
に５つのフェーズＰＳ、ＰＷ、ＰＲ、ＤＰ及びＤＣを完
結する。目標アドレス命令ＢＲ命令の実行フェーズＥ１
と目標命令の実行フェーズＥ１との間の「遅延」は、命
令アドレスの流れにおける変化のために実行パイプライ
ンに対する「ヒット」を表している。このパイプライン
・ヒットのパフォーマンス影響を最小化するために、マ
イクロプロセッサ１は、図７に示すように、ＢＲ命令後
に逐次的にアドレス指定される下記の５命令を実行し続
ける。図７において、アドレス「ｎ」からの命令はＢＲ
命令であり、またＢＲ命令の目標アドレスはアドレス
「ｍ」である。アドレスｎ＋１〜ｎ＋５からの命令は有
効なオペレーションを実行することかできるか、又はプ
ログラム・フローにおいて有効に実行され得るものが他
になけば、ノー・オペレーション（ＮＯＰ）とすること
ができる。このモードの分岐オペレーションは、分岐命
令後に、付加的なシーケンス命令を処理するので、「遅
延分岐」と呼ばれる。

【００２６】図８はプログラム・メモリ２３からフェッ
チされた命令パケットの基本フォーマットを示す。一実
施例において、命令パケットには４つの３２ビット命令
Ａ、Ｂ、Ｃ及びＤが含まれている。図８に示すように、
命令Ａ、Ｂ、Ｃ及びＤはプログラム・メモリ２３に連続
するアドレスで記憶される。従って、プログラム命令の
通常的な逐次実行では、命令Ａが最初に実行され、逐次
的に命令Ｂ、Ｃ及びＤが続く。

【００２７】図８における各命令のビット０はｐビット
として表された。これらのｐビットは、命令をどのよう
に実行するのかを定義する。図８の命令パケットのｐビ
ットは、命令処理フェーズＤＰにおいてプログラム・デ
ィスパッチ回路１０ｂにより左から右へ調べられる。与
えられた命令のｐビットが１に等しいときは、命令パケ
ットにおける次のシーケンス命令が最初に述べた命令と
並列に実行されることになる。プログラム・ディスパッ
チ回路１０ｂは、命令パケット内の命令が論理０に等し
いｐビットに到達するまで、このルールを適用する。

【００２８】与えられた命令が０のｐビットを有すると
きは、与えられた命令の後に（及び与えられた命令と並
列に実行される任意の命令の後に）、次のシーケンス命
令を逐次的に実行する。プログラム・ディスパッチ回路
１０ｂは、論理１のｐビットを有する命令パケット内の
命令に到達するまで、このルールを適用する。

【００２９】図３を再び参照すると、処理フェーズＰＲ
では、前のフェッチ・パケットにおける少なくとも一つ
の命令の逐次的な実行のために新しい命令フェッチ・パ
ケットを必要としないのであれば、新しい命令フェッチ
・パケットをラッチしない。図５に示したストローブ信
号ＰＤＳは、プログラム・データを必要としないのであ
れば、主張されない。この場合に、プログラム・データ
・ラッチＰＤＡＴＡＩはプログラム・メモリ２３から得
た最後のプログラム・フェッチ・パケットを保持する。

【００３０】図９Ａ〜図１３Ａは前述のｐビット・ルー
ルの種々の例を示す。図９Ａは全てのｐビットが０であ
る命令パケットを示す。従って、命令Ａ〜Ｄは図９Ｂに
示すように、逐次的に実行される。

【００３１】図１０Ａは命令Ａ、Ｂ及びＣのｐビットが
１に等しく、かつ命令Ｄのｐビットが０である命令パケ
ットを示す。従って、命令Ａ、ＢＣ及びＤが同時に、即
ち図１０Ｂに示すように、並列に実行される。

【００３２】図１１Ａの命令では、命令Ｃのｐビットの
みが１にセットされており、図１１Ｂの実行シーケンス
に帰結し、即ち命令Ａ及びＢが逐次的に実行され、並列
に実行される命令Ｃ及びＤが続く。

【００３３】図１２Ａの命令パケットでは、命令Ｂのｐ
ビットのみが１にセットされており、図１２Ｂに示す実
行シーケンスに帰結する。即ち、命令Ａが実行され、逐
次的に命令Ｂ及びＣの並列実行が続き、次いで逐次的に
命令Ｄの実行が続く。

【００３４】図１３Ａの命令パケットでは、命令Ｂ及び
Ｃのｐビットが１にセットされており、かつ命令Ａ及び
Ｄのｐビットが０である。これは図１３Ｂに示す命令シ
ーケンスに帰結する。即ち、命令Ａが実行され、次いで
逐次的に命令Ｂ、Ｃ及びＤの並列実行が続く。

【００３５】開示された例における命令パケットには４
プログラム命令が含まれているので、プログラム・コン
パイラは常に０のｐビットを有する命令Ｄ（第４命令）
を供給する。コンパイラは並列に命令Ａ及びＢを実行す
る特性、並列に命令Ｂ及びＣを実行する特性、及び並列
に命令Ａ、Ｂ及びＣを実行する特性に基づいて、命令
Ａ、Ｂ及びＣの残りのｐビットの値を判断する。例え
ば、命令Ａの実行により得た結果を命令Ｂの実行が必要
とするときは、０のｐビットを有する命令Ａを供給し、
従って命令Ａの後に逐次的に命令Ｂを実行する。他の例
として、命令Ｂ及びＣが同一レジスタをアクセスするの
であれば、コンパイラは、命令Ｂ及びＣを並列ではなく
逐次的に実行するのを保証するように、０のｐビットを
有する命令Ｂを供給することになる。

【００３６】図１４Ａは、ネストされた遅延分岐命令を
有する命令パケット・シーケンスの本発明による例を示
しており、６回実行される単一のフェーズ・ループを発
生するものである。アドレス位置「ｎ」からフェッチさ
れた命令フェッチ・パケット１３１０には、「ｍ」の目
標アドレスを有する分岐命令Ａが含まれている。命令Ａ
におけるｐビットは１なので、同一のフェッチ・パケッ
トにおける命令Ｂは命令Ａと並列に実行される。命令Ｂ
は有用な他のいくつかのオペレーションを実行してもよ
い。更に、命令Ｃもｍの目標アドレスを有する分岐命令
である。命令Ｄは命令ＣのｐビットのためにＣと並列に
実行される。本発明の一構成によれば、命令Ｃ及びＤは
共に、図１４Ｂに示すように、命令Ｂにおけるｐビット
のために、命令Ａの第１の遅延スロットにおいて処理を
開始する。都合のよいことに、ある分岐命令に第２の分
岐命令が続くときに、マイクロプロセッサ１の命令実行
パイプラインにインターロック即ち遅延が発生すること
はない。

【００３７】同じように、命令Ｅ、Ｇ、Ｉ及びＫはｍの
目標アドレスを有する分岐命令である。命令対Ｅ〜Ｆは
命令Ａの第２の遅延スロットにおいて処理を開始し、命
令対Ｇ〜Ｈは命令Ａの第３の遅延スロットにおいて処理
を開始し、命令対Ｉ〜Ｊは命令Ａの第４の遅延スロット
において処理を開始し、かつ命令対Ｋ〜Ｌは命令Ａの第
５の遅延スロットにおいて処理を開始する。

【００３８】図７によれば、この時点で、命令Ｍは分岐
命令Ａに応答してアドレスｍからフェッチされているフ
ェッチ・パケット１３４０による処理を開始する。次の
フェーズでは、命令Ｍの他のコピーは分岐命令Ｃに応答
してアドレスｍからフェッチされているフェッチ・パケ
ット１３４１による処理を開始する。次のフェーズで
は、命令Ｍの他のコピーは分岐命令Ｅに応答してアドレ
スｍからフェッチされているフェッチ・パケット１３４
２による処理を開始する。次のフェーズでは、命令Ｍの
他のコピーは分岐命令Ｇに応答してアドレスｍからフェ
ッチされているフェッチ・パケット１３４３による処理
を開始する。次のフェーズでは、命令Ｍの他のコピーは
分岐命令Ｉに応答してアドレスｍからフェッチされてい
るフェッチ・パケット１３４４による処理を開始する。
次のフェーズでは、命令Ｍの他のコピーは分岐命令Ｋに
応答してアドレスｍからフェッチされているフェッチ・
パケット１３４５による処理を開始する。Ｋは最後の分
岐命令であったので、命令Ｑは、フェッチ・パケット１
３４５に続くアドレスｍの後に次の逐次的なアドレスと
してアドレスｍ＋１からフェッチされて、次のフェーズ
において処理を開始する。

【００３９】図１４Ｂを調べることにより明らかなよう
に、命令Ｍは命令Ｑを実行する前に６回実行される。こ
れはゼロのオーバヘッドによる反復ループを効率的に作
成する。これは、データ・ブロック上で実行されるオペ
レーションのように種々の反復的な作業にとって都合が
よい。ループの前に設定する分岐命令の数を予め選択す
ることにより、反復ループの長さを２から６に変化させ
てもよいことを理解すべきである。

【００４０】更に、分岐命令の条件特性を用いることに
より、この反復ループの長さをダイナミックに変更する
ことができる。この実施例における分岐命令は、条件に
よって実行される。指定された条件が真であれば、分岐
命令を実行し、プログラムの流れは前述のような遅延形
式により目標アドレスへ分岐する。この条件が偽であれ
ば、分岐命令はノー・オペレーションとして取り扱われ
る。

【００４１】従って、予め選択した条件が検出される適
当な条件信号により満足されないと命令Ｃが判断すると
きは、命令Ｃを実行せず、かつ反復ループのサイズを１
により減少させる。同じように、命令Ｅ、Ｇ、Ｉ又はＫ
は条件によって実行せずに反復ループのサイズを減少さ
せないようにしてもよい。

【００４２】図１５Ａは、ネストされた遅延分岐命令を
有する命令パケットのシーケンスの本発明による他の例
を示す。これは、条件テストが偽となるまで、実行され
る単一フェーズ・ループを発生する。この例は図１４Ａ
と同一であるが、この場合に、命令Ｍは更にそれ自身の
目標アドレスを有する分岐命令である。このループは、
６つの分岐命令を逐次的な処理用に設定することによ
り、前のように開始されて最初の分岐の遅延スロットを
満たす。このループが開始されると、命令Ｍは命令フェ
ッチ・パケット１４４０〜１４４５のように６回処理さ
れる。分岐命令Ｍが処理される度に、反復ループは１フ
ェーズだけ延長される。従って、ゼロ・オーバヘッドの
反復ループが無期限に実行される。前述のように、条件
信号が偽であることを分岐命令が検出することにより、
このループを抜け出すことができる。ループを完全に抜
け出すためには条件信号を６回検知することに注意すべ
きである。

【００４３】分岐命令の処理では、マイクロプロセッサ
１が割り込み処理を禁止している。これは、割り込み処
理の完了後に命令パイプラインをその割り込み前の状態
に正しく復旧させるために、割り込み処理の開始時にセ
ーブしなければならない状態量を簡単化することにあ
る。

【００４４】図１６はネストされた遅延分岐を用いて最
適化される内側ループ及び外側ループを有するプログラ
ムを示す、本発明によるフローチャートである。外側ル
ープはアドレスｘから命令実行パケット１５００による
実行処理を開始する。内側ループはアドレスｙから命令
実行パケット１５１０による実行処理を開始する。任意
数の命令パケットはパケット１５００とパケット１５１
０との間で処理されてもよい。更に、パケット１５００
及びパケット１５１０はいくつかの場合に同一アドレス
からの同一命令パケットであってもよい。アドレスｍか
らの命令実行パケット１５２０は、ｙの目標アドレスに
よる内側ループに関する分岐命令を有し、かつ条件ｉ＿
ｃｏｎｄに基づく条件付きのものである。命令実行パケ
ット１５２１及び１５２２はパケット１５２０の遅延ス
ロット１及び２における処理をそれぞれ開始する。命令
パケット１５２２は、ｘの目標アドレスによる外側ルー
プに関する分岐命令を有し、かつ条件ｏ＿ｃｏｎｄに基
づく条件付きのものである。命令実行パケット１５２３
及び１５２５はパケット１５２０の遅延スロット３〜
５、更にパケット１５２２の遅延スロット１〜３にあ
る。ｉ＿ｃｏｎｄが真であり、かつｏ＿ｃｏｎｄが偽で
あるときは、実行パケット１５２０はパケット１５２５
後に処理を開始する。ｉ＿ｃｏｎｄが偽であり、かつｏ
＿ｃｏｎｄが真であるときは、実行パケット１５２６及
び１５２７は処理され、次いでパケット１５００が処理
される。このようにして、小さな分岐オーバヘッドを都
合良く有する２つのループが形成される。

【００４５】明らかなように、本発明の新しい技術を用
いて多くの複雑なシーケンスの分岐を実行することがで
きる。

【００４６】図１７〜図１６は図１のマイクロプロセッ
サ用の命令フォーマットを示し、特に図２６は本発明に
よるネスト可能な遅延分岐命令用の命令フォーマットを
示す。フィールド「ｃｓｔ」には目標アドレスを定義す
る２１ビットのアドレス変位定数が含まれる。フィール
ド「ｃｒｅｇ」はレジスタ・ファイル２０内の１６レジ
スタのうちの一つを指定して条件テスト用に用いる。フ
ィールド「ｚ」はテストするのは０に対してか又は１に
対してかを指定する。指定した条件レジスタが指定され
たテストに一致するときは、分岐命令を実行し、かつプ
ログラムの流れが前述のように遅延した形式による目標
アドレスに分岐する。テストがノーであれば、分岐命令
をノー・オペレーションとして取り扱う。

【００４７】本発明の他の実施例における新しい特徴
は、命令フェッチ・パケットにおける４命令以外を有す
る。図２７に示されているこのような一実施例では、命
令フェッチ・パケットには８命令が含まれている。命令
フェッチ・パケット１７１０は送出されて、図示のよう
に８実行装置にデコードされる。フェッチ・パケット１
７２０には分岐命令１７２５が含まれている。命令フェ
ッチ・パケット１７３０には３つの命令実行パケットが
含まれている。第１の命令実行パケットには、分岐命令
１７２５の第１の遅延スロットにおける処理を開始させ
る２つの命令、ＺＥＲＯ、ＳＨＬが含まれている。第２
の命令実行パケットには、分岐命令１７２５用の第２の
遅延スロットにおける処理を開始させるＡＤＤ、ＳＵ
Ｂ、ＳＴＷ、ＳＴＷが含まれている。第３の命令実行パ
ケットには、分岐命令１７２５の第３の遅延スロットに
おける処理を開始させる２つの命令ＡＤＤＫ、ＢＲが含
まれている。本発明の特徴によれば、分岐命令１７３８
は、分岐命令１７２５の第３の遅延スロットにおける処
理を開始させ、かつ命令フェッチ／デコード装置１０ａ
内のプログラム・フェッチ・カウンタＰＦＣにより分岐
命令１７３８の目標アドレスを受け取った後、５つのパ
イプライン・フェーズが完結する。

【００４８】本発明の他の実施例の新しい特徴には、組
み合わせ機能の総ゲート・カウントを小さくするため
に、ここで開示した回路と組み合わせられた他の回路が
含まれる。当該技術分野に習熟する者はゲート最小化の
技術に通じているので、ここでこのような実施例の詳細
については説明しない。

【００４９】本発明の他の実施例の新しい特徴におい
て、割り込み処理は分岐命令処理中に実行可能にされ
る。この場合に、割り込み回路９０が受け取った割り込
みは、分岐命令の処理中に命令実行パイプラインに割り
込みできるようにされる。割り込みに応答するために、
命令フェッチ／デコード装置１０ｃは、処理フェーズＤ
Ｃに進行しなかった処理における全ての命令を無効にす
る。これはデコードされた全ての命令が待機中の任意の
書き込み動作を完了できるようにする。従って、無効に
された命令を再フェッチ及び再処理することにより、パ
イプラインを再開始することができる。しかし、遅延分
岐をネスト可能にする本発明の新しい特徴によれば、単
純なフェッチの再開始がパイプラインを正しく再び満た
すことはない。従って、遅延分岐命令の処理中に割り込
みを可能にさせるために、パイプライン全体を表す状態
は、割り込みを処理する前にセーブされなければならな
い。この状態はデータ・メモリ２２の指定された領域に
セーブされてもよい。割り込み処理が完了すると、パイ
プラインはセーブされた状態情報により完全に復旧され
る。

【００５０】本発明の他の実施例の新しい構成では、命
令フェッチ／デコード装置１０ａにおけるアドレス比較
回路が次のフェッチ・パケットが、例えば図１４Ｂにお
けるように、フェッチ・パケット１３４１〜１３４５に
対する前のフェッチ・パケットと同一アドレスからのも
のであるときを検出する。このような場合に、試行され
たフェッチは禁止され、本発明のフェッチ・パケットが
保持される。

【００５１】ここで用いているように、用語「適用され
た」及び「接続された」は、電気的な接続パスに付加的
な要素が存在してもよいことを含め、電気的に接続され
たことを意味する。

【００５２】実施例を参照して本発明を説明したが、こ
の説明は限定する意味で解釈されることを意図するもの
ではない。本発明の他の種々の実施例はこの説明を参照
することにより当該技術分野に習熟する者に明らかであ
る。従って、請求の範囲は実施例の如何なる変更も本発
明の真の範囲及び精神内に属することを意図している。

【００５３】以上の項に関して更に以下の項を開示す
る。

【００５４】（１）命令実行パイプラインを有する中央
処理装置であって、前記パイプラインは第１の所定数の
パイプライン・フェーズにおける第１の目標アドレスを
有する第１の分岐命令を処理及び実行するように動作可
能な前記中央処理装置と、前記所定数のパイプライン・
フェーズの最終フェーズにおいて前記第１の目標アドレ
スを受け取ってフェッチ・アドレスを形成するように動
作可能なプログラム・カウンタ回路と、前記プログラム
・カウンタ回路により指定された前記フェッチ・アドレ
スから命令フェッチ・パケットをフェッチするように動
作可能なフェッチ回路であって、前記命令フェッチ・パ
ケットは前記命令実行パイプラインにより処理をするよ
うに少なくとも一つの命令を有する前記フェッチ回路
と、前記第１の目標アドレスを有する前記第１の分岐命
令の処理を開始した後、直ちにパイプライン・フェーズ
において第２の目標アドレスを有する第２の分岐命令の
処理を開始するように動作可能な前記命令実行パイプラ
イン用の制御回路とを備え、前記プログラム・カウンタ
回路は前記第１の目標アドレスを受け取った後、直ちに
パイプライン・フェーズにおいて前記第２の目標アドレ
スを受け取るように動作可能であるデータ処理装置。

【００５５】（２）前記制御回路は、前記パイプライン
・フェーズの前記第１の所定数より少ない、又は等しい
第２数の分岐命令の連続的な処理を開始するように動作
可能である第１項記載のデータ処理装置。

【００５６】（３）前記第２数の分岐命令はそれぞれ同
一目標命令パケットの目標アドレスを有し、前記フェッ
チ回路は、前記目標命令パケットを含む単一のフェーズ
反復ループが前記第２の回数により実行されるように、
前記目標命令パケットをフェッチして前記第２の回数に
より連続的に処理するように動作可能である第２項記載
のデータ処理装置。

【００５７】（４）前記目標命令パケットは前記目標命
令パケットの目標アドレスを有する分岐命令を含み、前
記分岐命令の前記第２数は前記処理フェーズの前記所定
数に等しく、かつ前記制御回路が制御信号を受け取るま
で、前記目標命令パケットを含む前記単一のフェーズ反
復ループを無制限回数により実行するように、前記目標
命令パケットの処理を連続的に開始するように動作可能
である第３項記載のデータ処理装置。

【００５８】（５）更に、前記反復ループの処理中は禁
止されるように動作可能である割り込み回路を備えてい
る第３項記載のデータ処理装置。

【００５９】（６）更に、前記反復ループの処理に割り
込みをするように動作可能な割り込み回路と、前記割り
込み回路からの割り込みに応答して前記反復ループを表
す状態をセーブするように動作可能な状態セーブ回路
と、前記反復ループを表す前記状態を復旧させるように
動作可能な状態復旧回路とを備えている第３項記載のデ
ータ処理装置。

【００６０】（７）命令実行パイプラインを有する中央
処理装置であって、前記パイプラインは第１の所定数の
パイプライン・フェーズにおける第１の目標アドレスを
有する分岐命令を処理及び実行するように動作可能であ
る前記中央処理装置と、前記所定数のパイプライン・フ
ェーズの最終フェーズにおいて前記目標アドレスを受け
取ってフェッチ・アドレスを形成するように動作可能な
プログラム・カウンタ回路と、前記プログラム・カウン
タ回路により指定された前記フェッチ・アドレスから目
標命令フェッチ・パケットをフェッチするように動作可
能なフェッチ回路であって、前記目標フェッチ・パケッ
トは前記命令実行パイプラインにより処理をするように
少なくとも一つの命令を有する前記フェッチ回路と、前
記第１の所定数のパイプライン・フェーズより少ない、
又は等しい第２数の分岐命令の連続的な処理を開始する
ように動作可能な前記命令実行パイプライン用の制御回
路とを備え、前記フェッチ回路は、前記目標命令パケッ
ト含む単一のフェーズ反復ループを前記第２の回数実行
するように、前記目標命令フェッチ・パケットをフエッ
チして前記第２の回数連続的な処理をするように動作可
能であるデータ処理装置。

【００６１】（８）データ処理装置内の中央処理装置
（ＣＰＵ）を動作させる方法において、第１の所定数の
命令処理フェーズ及び第２数の実行フェーズを有する命
令実行パイプラインを設けるステップと、第１フェーズ
の命令処理フェーズにおいて第１の命令パケットをフェ
ッチするステップであって、前記第１の命令パケットが
第１の目標アドレスにより少なくとも第１の分岐命令を
有するステップと、前記第１の命令パケットをフェッチ
するステップの後、直ちに第２の命令パケットをフェッ
チするステップであって、前記第２の命令パケットは第
２の目標アドレスによる第２の命令を有するステップ
と、前記第１の所定数の処理フェーズの後、前記実行フ
ェーズのうちの所定の一フェーズにおいて前記ＣＰＵの
プログラム・カウンタに前記第１の目標アドレスを受け
取るステップと、前記第１の目標アドレスを受け取った
後、直ちにフェーズにおける前記プログラム・カウンタ
における前記第２の目標アドレスを受け取るステップと
を備えている方法。

【００６２】（９）更に、前記命令実行パイプラインに
おいて第３数の分岐命令が同時に処理されるまで、他の
目標アドレスによる他の分岐命令を有する他の命令パケ
ットを反復的にフェッチするステップであって、前記第
３数は前記処理フェーズの前記第１の所定数より小さ
い、又は等しいステップと、前記第１の目標アドレスに
前記プログラム・カウンタを受け取った後、前記第１の
目標アドレスから第１の目標命令パケットをフェッチす
るステップと、前記第２の目標アドレスに前記プログラ
ム・カウンタを受け取った後、前記第１の目標アドレス
をフェッチするステップであって、前記第２の目標アド
レスは前記第１の目標アドレスと同一であるステップ
と、前記第１の目標命令パケットを複数回フェッチする
ステップであって、前記目標命令パケットを含む単一の
フェーズ反復ループを前記第３の回数実行するように、
前記他の目標アドレスが前記第１の目標アドレスと同一
であるステップとを備えている第８項記載の方法。

【００６３】（１０）前記目標命令パケットは前記目標
命令パケットの目標アドレスを有する分岐命令を含み、
前記分岐命令の前記第３数は前記処理フェーズの第１所
定数と等しく、更に、前記目標命令パケットを含む単一
のフェーズ反復ループを無限回数実行するように、制御
信号を受け取るまで前記第１の目標命令パケットを複数
回フェッチするステップを備えている第９項記載の方
法。

【００６４】（１１）更に、前記反復ループの処理中に
割り込みを禁止するステップを備えている第１０項記載
の方法。

【００６５】（１２）更に、前記反復ループの処理に割
り込みをするステップと、割り込みに応答して前記反復
ループを表す状態をセーブするステップと、前記割り込
みを処理するステップと、前記反復ループを表す前記状
態を復旧させるステップであって、前記割り込みを処理
した後に、前記反復ループを復旧させるステップとを備
えている第１０項記載の方法。

【００６６】（１３）一つのパターンを表す物理的な入
力に応答してディジタル信号を発生するセンサ手段と、
中央処理装置（ＣＰＵ）、及び前記パターンを認識する
ために前記ＣＰＵにより実行される複数の命令を保持す
る内部プログラム・メモリを有するマイクロプロセッサ
とを備え、前記マイクロプロセッサは、更に、命令実行
パイプラインを有する中央処理装置であって、前記パイ
プラインが第１の所定数のパイプライン・フェーズにお
ける第１の目標アドレスを有する第１の分岐命令を処理
及び実行するように動作可能な前記中央処理装置と、前
記所定数のパイプライン・フェーズの最終フェーズにお
いて前記第１の目標アドレスを受け取ってフェッチ・ア
ドレスを形成するように動作可能なプログラム・カウン
タ回路と、前記プログラム・カウンタ回路により指定さ
れた前記フェッチ・アドレスから命令フェッチ・パケッ
トをフェッチするように動作可能なフェッチ回路であっ
て、前記命令フェッチ・パケットは前記命令実行パイプ
ラインにより処理するために少なくとも一つの命令を有
する前記フェッチ回路と、前記第１の目標アドレスを有
する前記第１の分岐命令の処理を開始した後、直ちにパ
イプライン・フェーズにおいて第２の目標アドレスを有
する第２の分岐命令の処理を開始するように動作可能な
前記命令実行パイプライン用の制御回路とを備え、前記
プログラム・カウンタ回路は前記第１の目標アドレスを
受け取った後、直ちにパイプライン・フェーズにおいて
前記目標アドレスを受け取るように動作可能である信号
処理システム。

【００６７】（１４）前記センサ手段はマイクロホン及
びアナログ・ディジタル変換器を含み、かつ前記プログ
ラム・メモリは音声認識処理用の命令を保持する第１３
項記載の信号処理システム。

【００６８】（１５）マイクロプロセッサ１は、命令フ
ェッチ／デコード装置１０ａ〜１０ｃと、算術演算及び
ロード／ストア装置Ｄ１、乗算器Ｍ１、ＡＬＵ／シフタ
装置Ｓ１、算術論理演算器（ＡＬＵ）Ｌ１、データを読
み出し、かつデータを書き込む共有マルチポート・レジ
スタ・ファイル２０ａを含む複数の実行装置と、データ
・メモリ２２とを有する。これらの装置は、ネスト可能
な遅延分岐命令が得られるように、インターロックなし
に動作する命令実行パイプラインを形成する。

【００６９】この発明は、共通に譲受され、この発明と
同時出願の米国特許出願第６０／０３６，４８２号（Ｔ
Ｉ文書番号Ｔ−２５３１１）に関連しており、ここでは
これを引用により関連させる。

【図面の簡単な説明】

【図１】本発明の実施例を有するマイクロプロセッサの
ブロック図。

【図２】図１のマイクロプロセッサの実行装置及びレジ
スタ・ファイルのブロック図。

【図３】図１のマイクロプロセッサにおける命令実行パ
イプラインの処理フェーズを示す図表。

【図４】図１のマイクロプロセッサにおける命令実行パ
イプラインの実行フェーズを示す図表。

【図５】図３の処理フェーズにおける命令フェッチ・パ
ケットの処理及び図４の実行フェーズにおける実行パケ
ットの実行の詳細なタイミングを示すタイミング図。

【図６】図３及び図５に示す命令実行パイプラインにお
ける遅延分岐を実行するときに含まれる遅延スロットを
示すタイミング図。

【図７】図６に示した遅延分岐をフェッチした後に命令
パイプライン内で処理する命令を示すタイム・チャー
ト。

【図８】本発明に用いられる命令パケットの基本フォー
マットを示す図。

【図９】Ａは図８の基本フォーマットによる命令パケッ
トの１例を示す図。Ｂは図９Ａの命令パケットにより定
義された実行シーケンスを示す図。

【図１０】Ａは図８の基本フォーマットによる命令パケ
ットの他の例を示す図。Ｂは図１０Ａの命令パケットに
より定義される実行シーケンスを示す図。

【図１１】Ａは図８のフォーマットによる命令パケット
の他の例を示す図。Ｂは図９Ａの命令パケットにより定
義された実行シーケンスを示す図。

【図１２】ＡはＡ図８のフォーマットによる命令パケッ
トの他の例を示す図。Ｂは図１２Ａの命令パケットによ
り定義された実行シーケンスを示す図。

【図１３】Ａは図８のフォーマットによる命令パケット
の他の例を示す図。Ｂは図１３Ａの命令パケットにより
定義された実行シーケンスを示す図。

【図１４】Ａはネストされた遅延分岐命令を有する命令
パケットのシーケンスであって、６回実行される単一フ
ェーズ・ループを発生する本発明による１例を示す図。
Ｂは図１４Ａの命令パケットにより定義された実行シー
ケンスを示す図。

【図１５】Ａはネストされた遅延分岐命令を有する命令
パケットのシーケンスであって、条件テストを満足させ
るまで実行される単一のフェーズ・ループを発生する本
発明による他の例を示す図。Ｂは図１５Ａの命令パケッ
トにより定義された実行シーケンスを示す図。

【図１６】ネストされた遅延分岐を用いて最適化される
内側ループ及び外側ループを有するプログラムを示す本
発明によるフローチャート。

【図１７】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図１８】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図１９】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２０】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２１】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２２】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２３】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２４】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２５】図１のマイクロプロセッサ用の命令フォーマ
ットを示す図。

【図２６】ネストされた遅延分岐命令用の、本発明によ
る命令フォーマットを示す図。

【図２７】本発明の他の実施例を有し、２５６ビットの
命令メモリを有するマイクロプロセッサのブロック図。

【符号の説明】

１ マイクロプロセッサ １０ ＣＰＵ １０ａ〜１０ｃ 命令フェッチ／デコード装置 ２０ａ レジスタ・ファイル ２３ プログラム・メモリ ４２ 集積回路 ５０ エミュレーション装置 １００ 制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令実行パイプラインを有する中央処理
   装置であって、前記パイプラインは第１の所定数のパイ
   プライン・フェーズにおける第１の目標アドレスを有す
   る第１の分岐命令を処理及び実行するように動作可能な
   前記中央処理装置と、 前記所定数のパイプライン・フェーズの最終フェーズに
   おいて前記第１の目標アドレスを受け取ってフェッチ・
   アドレスを形成するように動作可能なプログラム・カウ
   ンタ回路と、 前記プログラム・カウンタ回路により指定された前記フ
   ェッチ・アドレスから命令フェッチ・パケットをフェッ
   チするように動作可能なフェッチ回路であって、前記命
   令フェッチ・パケットは前記命令実行パイプラインによ
   り処理をするように少なくとも一つの命令を有する前記
   フェッチ回路と、 前記第１の目標アドレスを有する前記第１の分岐命令の
   処理を開始した後、直ちにパイプライン・フェーズにお
   いて第２の目標アドレスを有する第２の分岐命令の処理
   を開始するように動作可能な前記命令実行パイプライン
   用の制御回路とを備え、 前記プログラム・カウンタ回路は前記第１の目標アドレ
   スを受け取った後、直ちにパイプライン・フェーズにお
   いて前記第２の目標アドレスを受け取るように動作可能
   であるデータ処理装置。
2. 【請求項２】 データ処理装置内の中央処理装置（ＣＰ
   Ｕ）を動作させる方法において、 第１の所定数の命令処理フェーズ及び第２数の実行フェ
   ーズを有する命令実行パイプラインを設けるステップ
   と、 第１フェーズの命令処理フェーズにおいて第１の命令パ
   ケットをフェッチするステップであって、前記第１の命
   令パケットが第１の目標アドレスによる少なくとも第１
   の分岐命令を有するステップと、 前記第１の命令パケットをフェッチするステップの後、
   直ちに第２の命令パケットをフェッチするステップであ
   って、前記第２の命令パケットは第２の目標アドレスに
   よる第２の命令を有するステップと、 前記第１の所定数の処理フェーズの後、前記実行フェー
   ズのうちの所定の一フェーズにおいて前記ＣＰＵのプロ
   グラム・カウンタに前記第１の目標アドレスを受け取る
   ステップと、 前記第１の目標アドレスを受け取った後、直ちにフェー
   ズにおける前記プログラム・カウンタにおける前記第２
   の目標アドレスを受け取るステップとを備えている方
   法。