JP2002229779A

JP2002229779A - 情報処理装置

Info

Publication number: JP2002229779A
Application number: JP2001027416A
Authority: JP
Inventors: Masahito Matsuo; 雅仁松尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2002-08-16
Also published as: US20020133692A1; US7010677B2

Abstract

(57)【要約】【課題】繰り返し回数がダイナミックに変化する場
合、繰り返し回数を条件判定するためのオーバーヘッド
が大きくなり高い性能が得られない等の課題があった。【解決手段】比較器１７２は、ＲＰＴ＿Ｂレジスタ１
７１に保持されている値と、ＩＡレジスタ１８１に保持
されている次にフェッチする命令のアドレスとを比較
し、これらの値が一致しているか否かを示す一致情報を
出力する。制御部１１２は、リピートブロックの最終の
繰り返し処理においてその一致情報に基づきハードウェ
ア的にリピートブロックの次の命令への命令処理シーケ
ンス切り替えを行うための制御信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の命令から
なり繰り返し処理されるリピートブロックを含むプログ
ラムを実行する情報処理装置に関するものである。

【０００２】

【従来の技術】一般に、ディジタル信号処理は多くの繰
り返し処理を含む。ディジタル・シグナル・プロセッサ
（ＤＳＰ）は、ディジタル信号処理を高速に実現する専
用のプロセッサであり、単一命令や繰り返し処理（リピ
ート処理）される複数の命令を含むリピートブロックを
効率よく処理するためのリピート命令を備えているもの
が多い。

【０００３】一方、ＶＬＩＷ（ＶｅｒｙＬｏｎｇＩ
ｎｓｔｒｕｃｔｉｏｎＷｏｒｄ）技術を用いディジタ
ル信号処理を効率よく行うマルチメディア向け情報処理
装置が開発されている。図３６は特開平９−２１２３６
１号公報（米国特許５，９０１，３０１）に開示された
このような従来の情報処理装置の一例のソフトウェアに
より実現された繰り返し処理を示すフローチャート図で
ある。特開平９−２１２３６１号公報に開示された従来
の情報処理装置は、信号処理の流れをハードウェア化し
たＤＳＰとは異なり、繰り返し処理を高速化するため
に、ロードのレイテンシ、レジスタ値のライフタイム等
のソフトウェアパイプライニングが必要であり、ある程
度ソフトウェアで繰り返し処理を展開し最適化を行う必
要がある。また、単純な積和演算処理でもメモリ上の２
カ所の領域からデータを読み出す必要がある。それ故、
高速な処理を実現するために、複数データの処理を繰り
返し（ループの）単位としている。

【０００４】次に動作について説明する。図３６に示し
た例は、積和演算の基本処理単位が４回の処理でループ
処理が実現できる場合であり、１，２，…，７，４ｎ，
４ｎ＋１，４ｎ＋２，４ｎ＋３（ｎは２以上の整数）回
それぞれ積和演算処理を行う（すなわちリピートブロッ
クを実行する）複数のプログラムが独立に設けられたも
のである。情報処理装置はまず、ステップＳＴ１におい
て、リピートブロックを繰り返し処理する回数すなわち
繰り返し回数が８以上であるか否かを判定する。繰り返
し回数が８以上である場合には、情報処理装置は、ステ
ップＳＴ２において、繰り返し回数が４ｎ，４ｎ＋１，
４ｎ＋２，４ｎ＋３のいずれに等しいか否かをさらに判
定し、その判定結果にしたがって積和演算処理を行うプ
ログラムへの分岐を行い、そのプログラムを実行する
（ステップＳＴ３ａ〜ＳＴ３ｄ）。一方、繰り返し回数
が８未満である場合には、情報処理装置は、ステップＳ
Ｔ４において、繰り返し回数が１〜７のいずれに等しい
か否かをさらに判定し、その判定結果にしたがって積和
演算処理を行うプログラムへの分岐を行い、そのプログ
ラムを実行する（ステップＳＴ５ａ〜ＳＴ５ｇ）。

【０００５】以上のように、リピートブロックを処理す
る繰り返し回数がダイナミックに変化する場合、情報処
理装置はソフトウェアにより繰り返し回数を判定し繰り
返し回数に対応したプログラムへ分岐する。

【０００６】

【発明が解決しようとする課題】従来の情報処理装置は
以上のように構成されているので、リピートブロックを
処理する繰り返し回数がダイナミックに変化する場合
や、任意の繰り返し回数で同一サブルーチンを呼び出そ
うとする場合には、繰り返し回数を条件判定するための
オーバーヘッドが大きくなり、高い性能が得られないと
いう課題があった。また、繰り返し回数の条件判定、こ
の判定結果に基づく分岐、および繰り返し回数に応じた
繰り返し処理のためのコードが必要となるため、繰り返
し処理を実現するためのプログラムサイズが大きくなる
という課題もあった。特に、ソフトウェアをＲＯＭ化す
る場合には、実装ＲＯＭサイズはコードサイズに依存す
るのでハードウェアコストも高くなり、さらに、高速処
理を行うために単純な繰り返し処理でも結構複雑なプロ
グラムとなるので、プログラム開発負荷が大きくバグ混
入の可能性も高いという課題もあった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、１つのプログラムでリピートブロ
ックを任意の繰り返し回数処理してリピートブロックの
途中でリピート処理を終了させることを可能にし、それ
故プログラムサイズを大幅に削減するとともにプログラ
ムの開発効率を向上させることができる、高性能で低コ
ストな情報処理装置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る情報処理
装置は、実行される命令で特定されるオペレーションと
は独立して、リピートブロック内で繰り返し処理の終了
を検出する、ハードウェアにより実現された検出手段
と、上記検出手段が繰り返し処理の終了を検出した場
合、上記リピートブロック内の残りの命令の実行を抑止
する命令実行抑止手段とを備えたものである。

【０００９】この発明に係る情報処理装置は、命令実行
抑止手段が、検出手段が繰り返し処理の終了を検出した
場合、リピートブロック内の残りの命令をノーオペレー
ション化する、ハードウェアにより実現された手段であ
るものである。

【００１０】この発明に係る情報処理装置は、命令実行
抑止手段が、検出手段が繰り返し処理の終了を検出した
場合、命令フェッチ段階でリピートブロックの次の命令
に命令処理シーケンスを切り替える命令処理シーケンス
切替手段であるものである。

【００１１】この発明に係る情報処理装置は、命令実行
抑止手段が、検出手段が繰り返し処理の終了を検出した
場合、命令実行段階でリピートブロックの次の命令に命
令処理シーケンスを切り替える命令処理シーケンス切替
手段であるものである。

【００１２】この発明に係る情報処理装置は、命令処理
シーケンス切替手段が、リピートブロックの繰り返し処
理において最後に実行される最終命令の実行時に、リピ
ートブロックの次の命令へのジャンプ処理を行う手段で
あるものである。

【００１３】この発明に係る情報処理装置は、命令処理
シーケンス切替手段が、リピートブロックの繰り返し処
理において最後に実行される最終命令の実行後に、リピ
ートブロックの次の命令へのジャンプ処理を行うもので
ある。

【００１４】この発明に係る情報処理装置は、検出手段
が、リピートブロックの繰り返し処理時に実行される命
令のアドレスに基づき繰り返し処理が終了したか否かを
判定する手段であるものである。

【００１５】この発明に係る情報処理装置は、検出手段
が、リピートブロックを繰り返し処理する回数をカウン
トするカウント手段と、上記リピートブロック内の実行
される命令のアドレスと最後に実行される最終命令のア
ドレスとを比較する比較手段とを有しており、上記カウ
ント手段のカウント数が所定の数に到達し、上記比較手
段が実行される命令のアドレスが最終命令のアドレスと
一致したことを通知した際に繰り返し処理の終了と判定
するものである。

【００１６】この発明に係る情報処理装置は、検出手段
が、リピートブロックの繰り返し処理時に実行される命
令数に基づき繰り返し処理が終了したか否かを判定する
手段であるものである。

【００１７】この発明に係る情報処理装置は、検出手段
が、リピートブロック内の実行された命令数をカウント
するカウント手段を有しており、上記カウント手段のカ
ウント数が所定の数に到達した際に繰り返し処理の終了
と判定するものである。

【００１８】この発明に係る情報処理装置は、検出手段
が、リピートブロックを繰り返し処理する回数をカウン
トする第１カウント手段と、上記リピートブロック内の
実行された命令数をカウントする第２カウント手段とを
有しており、上記第１カウント手段のカウント数が第１
の所定の数に到達し、上記リピートブロックの最終の繰
り返し処理において上記第２カウント手段のカウント数
が第２の所定の数に到達した際に繰り返し処理の終了と
判定するものである。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１による情
報処理装置のレジスタセットを示す図である。なお、以
下では、この発明による情報処理装置は、１６ビットプ
ロセッサであり、アドレスおよびデータのビット長は１
６ビットであると仮定する。また、この発明による情報
処理装置はビット順およびバイト順に関してビッグエン
ディアンを採用しておリ、ビット位置についてＭＳＢが
ビット０である。

【００２０】図１において、１〜１５はそれぞれデータ
またはアドレス値を保持する汎用レジスタＲ０〜Ｒ１４
である。なお、汎用レジスタＲ１３は、サブルーチンジ
ャンプ時の戻り先アドレスを保持するためのリンク（Ｌ
ＩＮＫ）レジスタである。また、汎用レジスタＲ１５は
スタックポインタ（ＳＰ）を保持するためのものであ
り、割り込み用のスタックポインタＳＰＩ１６とユーザ
用のスタックポインタＳＰＵ１７とから成る。汎用レジ
スタＲ１５は、後で説明するプロセッサ・ステータス・
ワード（ＰＳＷ）によって切り替えられてＳＰＩ１６ま
たはＳＰＵ１７を選択する。以後、ＳＰＩ１６およびＳ
ＰＵ１７を総称して、スタックポインタ（ＳＰ）と呼
ぶ。特別な場合を除き、４ビットのレジスタ指定フィー
ルドでオペランドとなる汎用レジスタの番号が指定され
る。この発明による情報処理装置では、例えば汎用レジ
スタＲ０１，Ｒ１２のように２つの汎用レジスタを
ペアにして指定する命令が設けられている。この場合、
単に偶数番号の汎用レジスタを指定することにより、こ
れとペアの汎用レジスタとして、そのレジスタ番号を１
プラスした奇数番号の汎用レジスタが暗に指定される。

【００２１】２１〜３０はそれぞれ１６ビットの制御レ
ジスタＣＲ０〜ＣＲ３，ＣＲ６〜ＣＲ１１である。各制
御レジスタの番号も汎用レジスタと同様に４ビットのレ
ジスタ指定フィールドで指定される。制御レジスタＣＲ
０２１は、情報処理装置の動作モードを指定するビッ
トや演算結果を示すフラグからなるプロセッサ・ステー
タス・ワード（ＰＳＷ）を保持するレジスタである。

【００２２】図２は制御レジスタＣＲ０２１に保持さ
れるＰＳＷの構成を示す図である。図において、４１す
なわちビット０はスタックモードを示すＳＭビットであ
る。ＳＭビット４１が“０”の場合は割り込みモードで
あることを示しており、汎用レジスタＲ１５としてＳＰ
Ｉ１６が選択される。他方、ＳＭビット４１が“１”の
場合はユーザモードであることを示しており、汎用レジ
スタＲ１５としてＳＰＵ１７が選択される。４２すなわ
ちビット５は割り込みイネーブルを指定するＩＥビット
であり、ＩＥビット４２が“０”の場合は割り込みはマ
スク（アサートされても無視）され、ＩＥビット４２が
“１”の場合は割り込みは受け付けられる。

【００２３】また、この情報処理装置は、ゼロオーバー
ヘッドのリピート処理を実現するためのリピート機能を
備えている。図２において、４３すなわちビット６はリ
ピート状態を示すＲＰビットであり、ＲＰビット４３が
“０”の場合はリピート中でないことを示しており、Ｒ
Ｐビット４３が“１”の場合はリピート中であることを
示している。この情報処理装置では、さらに、サーキュ
ラーバッファをアクセスするためのアドレッシングであ
るモジュロアドレッシング機能がインプリメントされて
いる。４４すなわちビット７はモジュロイネーブルを指
定するＭＤビットであり、ＭＤビット４４が“０”の場
合はモジュロアドレッシングはディスエーブル状態にさ
れ、ＭＤビット４４が“１”の場合はモジュロアドレッ
シングはイネーブル状態にされる。また、４５すなわち
ビット８は、アキュムレータのデータフォーマットを指
定するＦＸビットであり、ＦＸビット４５が“０”の場
合乗算結果は整数フォーマットでアキュムレータに格納
され、ＦＸビット４５が“１”の場合乗算結果は固定小
数点フォーマットとして１ビット左にシフトされてアキ
ュムレータに格納される。４６すなわちビット９はサチ
ュレーションモードを指定するＳＴビットであり、ＳＴ
ビット４６が“０”の場合アキュムレータに演算結果を
格納する際、演算結果が４０ビットとして書き込まれ、
ＳＴビット４６が“１”の場合アキュムレータに演算結
果を格納する際、演算結果は３２ビットで表現できる値
にリミット処理されて書き込まれる。例えば、演算結果
が１６進で００７ｆｆｆｆｆｆｆより大きい値の場合に
は、アキュムレータには００７ｆｆｆｆｆｆｆが書き込
まれ、演算結果が１６進でｆｆ８０００００００より小
さい値の場合には、アキュムレータにはｆｆ８００００
０００が書き込まれる。

【００２４】また、４７すなわちビット１２は実行制御
フラグ（Ｆ０フラグ）であり、比較命令の比較結果など
がこのフラグにセットされる。４８すなわちビット１３
も実行制御フラグ（Ｆ１フラグ）であり、比較命令等に
よりＦ０フラグ４７が更新される際に、更新前のＦ０フ
ラグ４７の値が、Ｆ１フラグにコピーされる。また、４
９すなわちビット１５はキャリーフラグであり、加減算
命令実行時のキャリーがこのキャリーフラグにセットさ
れる。

【００２５】図１において、制御レジスタＣＲ２２３
はプログラムカウンタ（ＰＣ）であり、実行中の命令ア
ドレスを示すものである。この発明による情報処理装置
が処理する命令は、基本的に３２ビット固定長であり、
制御レジスタＣＲ２２３は３２ビットを１ワードとし
た命令ワードアドレスを保持する。制御レジスタＣＲ１
２２はバックアップ・プロセッサ・ステータス・ワー
ド（ＢＰＳＷ）を保持するレジスタであり、制御レジス
タＣＲ３２４はバックアップ・プログラム・カウンタ
（ＢＰＣ）であり、これらはそれぞれ例外や割り込みが
検出された場合の実行中のＰＳＷの値とＰＣの値を待
避、保持するためのレジスタである。また、制御レジス
タＣＲ６〜ＣＲ９２５〜２８はリピート関連のレジス
タであり、リピート中であっても割り込みを受け付けら
れるように、ユーザに値の読み書きを可能にするための
ものである。制御レジスタＣＲ７２６は、繰り返し回
数を示すカウント値ＲＰＴ＿Ｃを保持するリピート・カ
ウンタ（ＲＰＴ＿Ｃ）レジスタであり、制御レジスタＣ
Ｒ８２７は、リピートブロックの先頭の命令（すなわ
ち開始命令）のアドレスＲＰＴ＿Ｓを保持するリピート
・ブロック・スタート・アドレス（ＲＰＴ＿Ｓ）レジス
タであり、制御レジスタＣＲ９２８は、リピートブロ
ックの最後の命令（以下リピートブロック最終命令と称
する）のアドレスＲＰＴ＿Ｅを保持するリピート・ブロ
ック・エンド・アドレス（ＲＰＴ＿Ｅ）レジスタであ
り、制御レジスタＣＲ６２５は、リピートブロック内
でリピート処理を終了する最終命令（以下リピート処理
最終命令と称する）のアドレスＲＰＴ＿Ｂを保持するリ
ピート・ブレーク・アドレス（ＲＰＴ＿Ｂ）レジスタで
ある。

【００２６】また、制御レジスタＣＲ１０２９および
制御レジスタＣＲ１１３０は、モジュロ・アドレッシ
ングを行うために使用されるレジスタであり、制御レジ
スタＣＲ１０２９はモジュロ・スタート・アドレス
（ＭＯＤ＿Ｓ）を保持し、制御レジスタＣＲ１１３０
はモジュロ・エンド・アドレス（ＭＯＤ＿Ｅ）を保持す
る。これらの制御レジスタは共にデータ・ワード（１６
ビット）・アドレスを保持する。ポストインクリメント
でアドレスを更新するモジュロアドレッシングを利用す
る場合には、制御レジスタＣＲ１０２９に小さい方の
アドレスがセットされ、制御レジスタＣＲ１１３０に
大きい方のアドレスがセットされる。そして、インクリ
メント前のレジスタ値が制御レジスタＣＲ１１３０に
保持されているアドレスと一致した場合、インクリメン
ト結果として制御レジスタＣＲ１０２９に保持されてい
る値が汎用レジスタに書き戻される。

【００２７】図１において、３１，３２はそれぞれ４０
ビットのアキュムレータＡ０，Ａ１である。アキュムレ
ータＡ０３１は、積和演算結果の上位１６ビットを保
持するＡ０Ｈ３１ｂ、積和演算結果の下位１６ビット
を保持するＡ０Ｌ３１ｃ、積和演算結果の上位からあ
ふれたビットを保持する８ビットのガードビットＡ０Ｇ
３１ａからなる。同様に、アキュムレータＡ１３２
は、積和演算結果の上位１６ビットを保持するＡ１Ｈ
３２ｂ、積和演算結果の下位１６ビットを保持するＡ１
Ｌ３２ｃ、積和演算結果の上位からあふれたビットを
保持する８ビットのガードビットＡ１Ｇ３２ａからな
る。

【００２８】この発明による情報処理装置は２ウェイの
ＶＬＩＷ（ＶｅｒｙＬｏｎｇＩｎｓｔｒｕｃｔｉｏ
ｎＷｏｒｄ）命令セットを処理する。図３はこの発明
による情報処理装置の３２ビット命令のフォーマットを
示す図である。基本命令長は３２ビット固定であり、各
命令は３２ビット単位で整置されている。３２ビットの
各命令コードは、命令のフォーマットを示す２ビットの
フォーマット指定ビット（ＦＭビット）５１と、１５ビ
ットの左コンテナ５２および１５ビットの右コンテナ５
３とから構成される。各コンテナ５２，５３はそれぞれ
１５ビットのショートフォーマットのサブ命令を格納で
きるほか、２つで１つの３０ビットのロングフォーマッ
トのサブ命令を格納できる。なお、以下では、ショート
フォーマットのサブ命令をショート命令、ロングフォー
マットのサブ命令をロング命令と呼ぶ。

【００２９】ＦＭビット５１は命令のフォーマットおよ
び２つのショート命令の実行順序を指定する。ＦＭビッ
ト５１が“１１”の場合は、左コンテナ５２および右コ
ンテナ５３の３０ビットで１つのロング命令を保持して
いることを示しており、それ以外の場合は左コンテナ５
２および右コンテナ５３がそれぞれショート命令を保持
していることを示している。さらに、命令コードが２つ
のショート命令を保持している場合、そのＦＭビット５
１が実行順序を指定している。ＦＭビット５１が“０
０”の場合、２つのショート命令を並列に実行すること
を示している。ＦＭビット５１が“０１”の場合、左コ
ンテナ５２に保持されているショート命令を実行した後
に、右コンテナ５３に保持されているショート命令を実
行することを示している。また、ＦＭビット５１が“１
０”の場合、右コンテナ５３に保持されているショート
命令を実行した後に、左コンテナ５２に保持されている
ショート命令を実行することを示している。このよう
に、この発明による情報処理装置は、シーケンシャルに
実行する２つのショート命令も含めて１つの３２ビット
命令にエンコードしてコード効率の向上を図っている。

【００３０】図４〜図７は典型的な命令のビット割り付
けの例を示す図である。図４は２つのオペランドを持つ
ショート命令のビット割り付けの例を示している。図に
おいて、６１，６４はオペレーションコードフィールド
である。これに代わって、フィールド６４はアキュムレ
ータ番号を指定してもよい。また、６２，６３は、オペ
ランドとして参照あるいは更新されるデータの格納位置
をレジスタ番号やアキュムレータ番号で指定するフィー
ルドである。これに代わって、フィールド６３は４ビッ
トの小さな即値データを指定してもよい。図５はショー
トフォーマットの分岐命令のビット割り付けの例を示し
ており、図において、７１はオペレーションコードフィ
ールドであり、７２は８ビットの分岐変位フィールドで
ある。分岐変位は、ＰＣ値と同様、命令ワード（３２ビ
ット）のオフセットで指定される。図６は１６ビットの
変位や即値データを持つ３オペランド命令やロード／ス
トア命令のビット割り付けの例を示しており、図におい
て、８１はオペレーションコードフィールドであり、８
２，８３はショートフォーマットと同様にレジスタ番号
を指定するフィールドであり、８４は変位や即値データ
等を指定する１６ビットの拡張データフィールドであ
る。図７は右コンテナ５３側にオペレーションコードを
持つロングフォーマットの命令のビット割り付けの例を
示しており、２ビットのフィールド９１が“０１”であ
る例である。９３，９６はオペレーションコードフィー
ルドであり、９４，９５はレジスタ番号等を指定するフ
ィールドである。また、９２は予約フィールドであり、
必要に応じてオペレーションコードやレジスタ番号等の
指定に使用される。

【００３１】上述以外に、ＮＯＰ（ノーオペレーショ
ン）命令のように、１５ビットすべてがオペレーション
コードとなる命令や、１オペランド命令等の特殊なビッ
ト割り付けを持つ命令がある。

【００３２】この発明による情報処理装置の各サブ命令
はＲＩＳＣライクな命令セットである。メモリデータの
アクセスを行う命令はロード／ストア命令のみであり、
演算命令はレジスタ／アキュムレータ中のオペランドや
即値オペランドに対して演算を行う。オペランドデータ
のアドレッシングモードとしては、レジスタ間接モー
ド、ポストインクリメント付きレジスタ間接モード、ポ
ストデクリメント付きレジスタ間接モード、プッシュモ
ード、レジスタ相対間接モードの５種類がある。各々の
ニーモニックは、“＠Ｒｓｒｃ”、“＠Ｒｓｒｃ＋”、
“＠Ｒｓｒｃ−”、“＠−ＳＰ”、“＠（ｄｉｓｐ１
６，Ｒｓｒｃ）”で示される。Ｒｓｒｃはべースアドレ
スを指定するレジスタ番号を示しており、ｄｉｓｐ１６
は１６ビットの変位値を示している。また、オペランド
のアドレスはバイトアドレスで指定される。

【００３３】レジスタ相対間接モード以外のロード／ス
トア命令は、図４に示す命令フォーマットを有する。か
かるロード／ストア命令では、フィールド６３でベース
レジスタ番号が指定され、フィールド６２でメモリから
ロードしてきた値を書き込むレジスタの番号もしくはス
トアする値を保持するレジスタの番号が指定される。レ
ジスタ間接モードでは、ベースレジスタとして指定され
たレジスタの値がオペランドアドレスとなる。ポストイ
ンクリメント付きレジスタ間接モードでは、ベースレジ
スタとして指定されたレジスタの値がオペランドアドレ
スとなり、このベースレジスタの値がオペランドのサイ
ズ（バイト数）分ポストインクリメントされて書き戻さ
れる。ポストデクリメント付きレジスタ間接モードで
は、ベースレジスタとして指定されたレジスタの値がオ
ペランドアドレスとなり、このベースレジスタの値がオ
ペランドのサイズ（バイト数）分ポストデクリメントさ
れて書き戻される。プッシュモードは、ストア命令の実
行で且つベースレジスタが汎用レジスタＲ１５である場
合にのみ使用可能であり、スタックポインタ（ＳＰ）値
がオペランドのサイズ（バイト数）分プリデクリメント
された値が、オペランドアドレスとなり、デクリメント
された値がＳＰに書き戻される。

【００３４】レジスタ相対間接モードのロード／ストア
命令は図６に示す命令フォーマットを有している。かか
るロード／ストア命令では、フィールド８３でベースレ
ジスタ番号が指定され、フィールド８２でメモリからロ
ードしてきた値を書き込むレジスタの番号もしくはスト
アする値を保持するレジスタの番号が指定される。ま
た、フィールド８４はオペランド格納位置のベースアド
レスからの変位値を指定する。レジスタ相対間接モード
では、ベースレジスタとして指定されたレジスタの値に
１６ビットの変位値を加算した値がオペランドアドレス
となる。

【００３５】ポストインクリメント付きレジスタ間接モ
ードおよびポストデクリメント付きレジスタ間接モード
では、制御レジスタＣＲ０２１に保持されたＰＳＷ中
のＭＤビット４４を“１”にすることにより、モジュロ
アドレッシングモードが使用され得る。

【００３６】ジャンプ命令のジャンプ先アドレス指定に
は、ジャンプ先アドレスをレジスタ値で指定するレジス
タ間接モードと、ジャンプ命令のＰＣからの分岐変位で
指定するＰＣ相対間接モードとがある。さらに、ＰＣ相
対間接モードについては、分岐変位を８ビットで指定す
るショートフォーマットと、分岐変位を１６ビットで指
定するロングフォーマットの２種類ある。また、オーバ
ーヘッドなしにリピート処理を実現するリピート機能を
起動するためのリピート命令も設けられている。

【００３７】図８はこの発明の実施の形態１による情報
処理装置１００の構成を示すブロック図である。図にお
いて、１０１はＭＰＵコア部であり、１０２はＭＰＵコ
ア部１０１からの要求により命令データのアクセスを行
う命令フェッチ部であり、１０３は命令データを格納す
るための内蔵命令メモリであり、１０４はＭＰＵコア部
１０１からの要求によりオペランドデータのアクセスを
行うオペランドアクセス部であり、１０５はオペランド
データを格納するための内蔵データメモリであり、１０
６は命令フェッチ部１０２およびオペランドアクセス部
１０４からの要求を調停し、情報処理装置１００の外部
のメモリへアクセスする外部バスインタフェース部であ
る。

【００３８】また、ＭＰＵコア部１０１は、命令キュー
１１１と、制御部（検出手段、命令実行抑止手段、命令
処理シーケンス切替手段）１１２と、レジスタファイル
１１５と、第１演算部１１６と、第２演算部１１７と、
ＰＣ部（検出手段、命令実行抑止手段、命令処理シーケ
ンス切替手段）１１８とを備えている。

【００３９】命令キュー１１１は、２エントリ分の３２
ビット命令バッファおよび有効ビットと、入出力ポイン
タとを有しており、ＦＩＦＯ（先入れ先出し）方式で制
御される。命令キュー１１１は、命令フェッチ部１０２
でフェッチされた命令データを一時保持し、制御部１１
２に送る。

【００４０】制御部１１２は、命令キュー１１１の制
御、パイプライン制御、命令の実行制御、命令フェッチ
部１０２やオペランドアクセス部１０４とのインターフ
ェイス制御など、ＭＰＵコア部１０１に含まれるすべて
の構成要素の制御を行う。また、制御部１１２は命令キ
ュー１１１から送られる命令コードをデコードするため
の命令デコード部１１９を備えており、命令デコード部
１１９は第１デコーダ１１３および第２デコーダ１１４
を含む。第１デコーダ１１３は第１演算部１１６により
実行される命令をデコードし、第２デコーダ１１４は第
２演算部１１７により実行される命令をデコードする。
３２ビットの命令のデコードの第１サイクルでは、必ず
左コンテナ５２の命令コードが第１デコーダ１１３によ
り解析され、右コンテナ５３の命令コードが第２デコー
ダ１１４により解析される。ただし、ＦＭビット５１お
よび左コンテナのビット０とビット１のデータは両方の
デコーダ１１３，１１４により解析される。また、右コ
ンテナ５３のデータから拡張データを抽出するために、
右コンテナ５３のデータは第１デコーダ１１３に送られ
るが、解析は行われない。従って、最初に実行する命令
はその命令を実行する演算部に対応した位置すなわち左
コンテナ５２または右コンテナ５３に置かれなければな
らない。２つのショート命令をシーケンシャルに実行す
る場合、先行して実行される命令のデコード中に後で実
行される命令が図示していないプリデコーダでデコード
され、そのプリデコーダによりどちらのデコーダでデコ
ードすべきかが判定される。後で実行される命令がどち
らのデコーダでも処理できる命令の場合は、第１デコー
ダ１１３によりデコードされる。先行する命令のデコー
ド後、後で実行する命令の命令コードが選択されたデコ
ーダに取り込まれ、解析される。

【００４１】レジスタファイル１１５は、汎用レジスタ
Ｒ０〜Ｒ１５に相当する複数のレジスタを有しており、
第１演算部１１６、第２演算部１１７、ＰＣ部１１８お
よびオペランドアクセス部１０４に複数のバスを介して
接続されている。

【００４２】図９は第１演算部１１６の構成を詳細に示
すブロック図である。図に示すように、第１演算部１１
６は、Ｓ１バス３０１、Ｓ２バス３０２およびＳ３バス
３０３を介してレジスタファイル１１５に接続されてい
る。第１演算部１１６は、これら３つのバスを介してレ
ジスタファイル１１５からデータを読み出し、内部の演
算器等にリードオペランドとなるデータやストアデータ
を転送する。Ｓ１バス３０１はレジスタファイル１１５
内の偶数番号のレジスタのみに接続されており、Ｓ２バ
ス３０２は奇数番号のレジスタのみに接続されており、
第１演算部１１６はＳ１バス３０１およびＳ２バス３０
２を介してレジスタペアの２ワードを並列にレジスタフ
ァイル１１５から読み出すこともできる。Ｓ３バス３０
３はレジスタファイル１１５内の全レジスタに接続され
ている。

【００４３】第１演算部１１６は、また、Ｄ１バス３１
１およびＷバス３１４を介してレジスタファイル１１５
に接続されており、第１演算部１１６は、Ｄ１バス３１
１を介して演算結果やデータをレジスタファイル１１５
へ転送し、Ｗバス３１４を介してロードしたバイトデー
タをレジスタファイル１１５へ転送する。Ｄ１バス３１
１およびＷバス３１４は、レジスタファイル１１５内の
全レジスタに接続されている。

【００４４】レジスタファイル１１５は３２ビットのＯ
Ｄバス３２２を介してオペランドアクセス部１０４に接
続されており、情報処理装置は１ワードのデータまたは
レジスタペアの２ワードを並列にオペランドアクセス部
１０４からレジスタファイル１１５へ転送することが可
能である。ＯＤバス３２２の上位１６ビットおよび下位
１６ビットは、ともにレジスタファイル１１５の任意の
レジスタにデータ等を書き込むことができるようにレジ
スタファイル１１５内の全レジスタに接続されている。

【００４５】また、図９において、１５３は主として転
送、比較、算術論理演算、オペランドアドレスの計算／
転送、オペランドアドレス値のインクリメント／デクリ
メント、ジャンプ先アドレスの計算／転送等を行う算術
論理演算部（ＡＬＵ）であり、１５１，１５２はＡＬＵ
１５３の入力ラッチであるＡＡラッチ，ＡＢラッチであ
る。ＡＡラッチ１５１は、Ｓ１バス３０１、Ｓ２バス３
０２またはＳ３バス３０３を介して読み出されたレジス
タ値を取り込む。ＡＡラッチ１５１は保持する内容をゼ
ロクリアする機能も備えている。ＡＢラッチ１５２は、
Ｓ３バス３０３を介して読み出されたレジスタ値もしく
は第１デコーダ１１３によるデコードの結果生成された
１６ビットの即値データを取り込む。ＡＢラッチ１５２
は保持する内容をゼロクリアする機能も備えている。

【００４６】上記したように、ＡＬＵ１５３は、主とし
て転送、比較、算術論理演算、オペランドアドレスの計
算／転送、オペランドアドレス値のインクリメント／デ
クリメント、ジャンプ先アドレスの計算／転送等を行
う。ＡＬＵ１５３は、また、演算結果やアドレスモディ
ファイの結果をセレクタ１５５およびＤ１バス３１１を
介してレジスタファイル１１５中の実行される命令で指
定されたレジスタに書き戻す。

【００４７】また、１５４はオペランドのアドレスを保
持するＡＯラッチであり、ＡＯラッチ１５４はＡＬＵ１
５３によるアドレス計算結果またはＡＡラッチ１５１に
保持されたベースアドレスの値を選択的に保持し、保持
した値をＯＡバス３２１を介してオペランドアクセス部
１０４に出力する。また、ＡＬＵ１５３がジャンプ先ア
ドレスやリピートエンドアドレスなどを計算した場合に
は、ＡＬＵ１５３は出力をＪＡバス３２３を介してＰＣ
部１１８へ転送する。

【００４８】さらに、１５６，１５７はそれぞれ図１に
示す制御レジスタＣＲ１０２９および制御レジスタＣ
Ｒ１１３０に相当するＭＯＤ＿Ｓレジスタ、ＭＯＤ＿
Ｅレジスタであり、１５８はＭＯＤ＿Ｅレジスタ１５７
に保持されている値とＳ３バス３０３上のベースアドレ
スの値とを比較する比較器（ＣＭＰ）である。ＭＯＤ＿
Ｓレジスタ１５６はラッチ１５９を介してセレクタ１５
５に接続されている。

【００４９】また、１６９はセレクタ１５５と協働し
て、Ｓ１バス３０１およびＳ２バス３０２とＤ１バス３
１１との間に転送経路を形成するラッチである。

【００５０】さらに、１６０は２つの１６ビットのレジ
スタからなり、Ｓ１バス３０１もしくはＳ２バス３０２
に、または、Ｓ１バス３０１およびＳ２バス３０２の両
方に出力されたストアデータを一時保持するストアデー
タ（ＳＤ）レジスタであり、１６２はラッチ１６１を介
して転送されたＳＤレジスタ１６０に保持されていたス
トアデータをオペランドのアドレスに従って３２ビット
境界に整置する整置回路である。整置後のストアデータ
は、ラッチ１６３およびＯＤバス３２２を介してオペラ
ンドアクセス部１０４に出力される。

【００５１】また、１６４はオペランドアクセス部１０
４によりロードされたバイトデータをＯＤバス３２２を
介して取り込む１６ビットのロードデータ（ＬＤ）レジ
スタである。ＬＤレジスタ１６４が取り込んだデータは
ラッチ１６５を介して整置回路１６６へ転送される。整
置回路１６６は、そのデータに対してバイト整置を行
い、さらにバイトデータのゼロ／符号拡張を行う。そし
て、整置、拡張後のデータは、Ｗバス３１４を介してレ
ジスタファイル１１５中の指定されたレジスタに書き込
まれる。１ワード（１６ビット）ロードまたは２ワード
（３２ビット）ロードの場合には、ＬＤレジスタ１６４
を介さず、ロードした値がＯＤバス３２２からレジスタ
ファイル１１５へ直接書き込まれる。

【００５２】２２１は制御部１１２に含まれ、図１に示
す制御レジスタＣＲ０２１の内容を保持するＰＳＷラ
ッチ２２２等のラッチやＰＳＷ更新回路等からなり、演
算結果や命令の実行に応じてＰＳＷラッチ２２２に保持
されている値を更新するＰＳＷ部である。情報処理装置
は、ＰＳＷラッチ２２２に値を転送する場合、ＴＰＳＷ
ラッチ１６７を介して、Ｓ３バス３０３に出力されたデ
ータの必要なビット（アサインされているビット）のみ
を転送する。情報処理装置は、ＰＳＷラッチ２２２に保
持されている値を読み出す場合には、ＰＳＷ部２２１か
らその値をＤ１バス３１１に出力し、レジスタファイル
１１５へ書き込む。また、１６８は図１に示す制御レジ
スタＣＲ１２２に相当するＢＰＳＷレジスタである。
例外処理時には、Ｄ１バス３１１に出力されたＰＳＷラ
ッチ２２２に保持されている値がＢＰＳＷレジスタ１６
８に書き込まれる。ＢＰＳＷレジスタ１６８に書き込ま
れた値をレジスタファイル１１５へ転送する等の場合に
は、ＢＰＳＷレジスタ１６８に保持されている値はＳ３
バス３０３上に読み出された後レジスタファイル１１５
等の必要な場所へ転送される。この際、アサインされて
いないビットは強制的にゼロがＳ３バス３０３に出力さ
れる。例外からの復帰時には、ＢＰＳＷレジスタ１６８
に保持されている値は、直接ＴＰＳＷラッチ１６７を介
して、必要なビット（アサインされているビット）のみ
ＰＳＷ部２２１のＰＳＷラッチ２２２へ転送される。

【００５３】図１０はＰＣ部１１８の構成を詳細に示す
ブロック図である。図において、１８１は次にフェッチ
する命令のアドレスすなわち命令フェッチアドレスを保
持し、そのアドレスを命令フェッチ部１０２に出力する
命令アドレス（ＩＡ）レジスタであり、１８３は命令フ
ェッチ部１０２が引き続き後続の命令をフェッチするこ
とを可能にするために、ＩＡレジスタ１８１からラッチ
１８２を介して転送されたアドレス値を１インクリメン
トするインクリメンタ（ＩＮＣ）である。インクリメン
タ１８３でインクリメントされたアドレス値はＩＡレジ
スタ１８１に書き戻される。ジャンプやリピート等によ
りシーケンスが切り替わる場合には、ＩＡレジスタ１８
１は、ＪＡバス３２３を介して転送されるジャンプ先ア
ドレス、リピートブロック開始アドレス、リピートブロ
ックの次の命令のアドレスを取り込む。

【００５４】また、１８４，１８６，１８８，１７１
は、それぞれリピート制御用の制御レジスタであるＲＰ
Ｔ＿Ｓレジスタ、ＲＰＴ＿Ｅレジスタ、ＲＰＴ＿Ｃレジ
スタ、ＲＰＴ＿Ｂレジスタであり、それぞれ図１に示す
制御レジスタＣＲ８，ＣＲ９，ＣＲ７，ＣＲ６に相当し
ていおり、それぞれＲＰＴ＿Ｓ、ＲＰＴ＿Ｅ、ＲＰＴ＿
Ｃ、ＲＰＴ＿Ｂを保持する。ＲＰＴ＿Ｓレジスタ１８
４、ＲＰＴ＿Ｅレジスタ１８６、ＲＰＴ＿Ｃレジスタ１
８８、ＲＰＴ＿Ｂレジスタ１７１は、それぞれＤ１バス
３１１に接続された入力ポートとＳ３バス３０３に接続
された出力ポートを有しており、各レジスタには必要に
応じてリピート時の初期設定や待避復帰が行なわれる。

【００５５】ＲＰＴ＿Ｓレジスタ１８４はリピートブロ
ックの開始命令のアドレスＲＰＴ＿Ｓを保持する。ＲＰ
Ｔ＿Ｓレジスタ１８４の初期設定直後には、ラッチ１８
５の内容も更新される。リピート処理中にリピートブロ
ックの先頭命令に戻る場合は、ラッチ１８５に保持され
ている値はＪＡバス３２３を介してＩＡレジスタ１８１
へ転送される。

【００５６】ＲＰＴ＿Ｅレジスタ１８６はリピートブロ
ック最終命令のアドレスＲＰＴ＿Ｅを保持する。このリ
ピートブロック最終命令のアドレスは、リピート命令処
理時に第１演算部１１６により計算され、ＪＡバス３２
３を介してＲＰＴ＿Ｅレジスタ１８６に取り込まれる。

【００５７】１８７はＲＰＴ＿Ｅレジスタ１８６に保持
されている値と、ＩＡレジスタ１８１に保持されている
命令フェッチアドレスとを比較し、これらの値が一致し
ているか否かを示す一致情報を出力する比較器（ＣＭ
Ｐ）であり、１７３はＲＰＴ＿Ｅレジスタ１８６の内容
の更新時に、ＲＰＴ＿Ｅレジスタ１８６に保持されてい
る値を１インクリメントしてリピートブロックの次の命
令のアドレスを計算するインクリメンタ（ＩＮＣ）であ
り、インクリメントされた値はラッチ１７４に書き込ま
れる。リピート処理完了時には、ラッチ１７４に保持さ
れている値はＪＡバス３２３を介してＩＡレジスタ１８
１へ転送される。

【００５８】ＲＰＴ＿Ｂレジスタ１７１はリピート処理
を終了（ブレイク）するリピートブレイクアドレスＲＰ
Ｔ＿Ｂを保持する。このリピートブレイクアドレスは、
リピート命令処理時に第１演算部１１６により計算さ
れ、ＪＡバス３２３を介してＲＰＴ＿Ｂレジスタ１７１
に取り込まれる。１７２はＲＰＴ＿Ｂレジスタ１７１に
保持されている値と、ＩＡレジスタ１８１に保持されて
いる命令フェッチアドレスとを比較し、これらの値が一
致しているか否かを示す一致情報を出力する比較器（Ｃ
ＭＰ）である。この比較器１７２は比較手段に相当す
る。

【００５９】ＲＰＴ＿Ｃレジスタ１８８およびＴＲＰＴ
＿Ｃレジスタ１７５は、それぞれリピートブロックの繰
り返し回数を管理するためのカウント値ＲＰＴ＿Ｃを保
持する。ＴＲＰＴ＿Ｃレジスタ１７５は、Ｄ１バス３１
１に接続された入力ポートを備えており、ＲＰＴ＿Ｃレ
ジスタ１８８の初期設定と同時に初期化される。なお、
ＴＲＰＴ＿Ｃレジスタ１７５に保持されているカウント
値ＲＰＴ＿Ｃを先行更新情報と呼ぶ。

【００６０】また、１７７は命令フェッチ段階で繰り返
し回数を更新する場合、ラッチ１７６を介して転送され
てきたＴＲＰＴ＿Ｃレジスタ１７５に保持されている値
を１デクリメントするデクリメンタ（ＤＥＣ）であり、
１デクリメントされた値はＴＲＰＴ＿Ｃレジスタ１７５
に書き戻される。また、１７８はＴＲＰＴ＿Ｃレジスタ
１７５に保持されている値がゼロであるか否かを検出
し、検出結果を出力するゼロ検出回路（ＺＥＲＯ）であ
る。ＴＲＰＴ＿Ｃレジスタ１７５に保持されている値
は、ラッチ１７６を介してＲＰＴ＿Ｃレジスタ１８８へ
転送される。また、１７９はジャンプが起こった場合に
ＴＲＰＴ＿Ｃレジスタ１７５に保持されている値を初期
化するために、ＲＰＴ＿Ｃレジスタ１８８からＴＲＰＴ
＿Ｃレジスタ１７５へ至る転送経路を形成するラッチで
ある。なお、カウント手段は、ＴＲＰＴ＿Ｃレジスタ１
７５、ラッチ１７６およびデクリメンタ１７７からな
る。

【００６１】さらに、１９４は実行中の命令のＰＣ値を
保持する実行ステージプログラムカウンタ（ＥＰＣ）で
あり、１９１は次に実行する命令のＰＣ値を保持する次
命令プログラムカウンタ（ＮＰＣ）である。ＮＰＣ１９
１は、実行段階でジャンプが起こった場合、ＪＡバス３
２３上のジャンプ先アドレス値を取り込む。リピートブ
ロックの処理を繰り返す場合には、ＮＰＣ１９１はラッ
チ１８５からリピートブロックの先頭アドレスを取り込
む。他方、リピート処理を終了する場合には、ＮＰＣ１
９１はラッチ１７４からリピートブロックの次の命令の
アドレスを取り込む。それ以外の場合には、ラッチ１９
２を介して転送されたＮＰＣ１９１に保持されている値
はインクリメンタ（ＩＮＣ）１９３により１インクリメ
ントされＮＰＣ１９１に書き戻される。サブルーチンジ
ャンプ命令の場合には、ラッチ１９２に保持されている
値が戻り先アドレスとしてＤ１バス３１１に出力され、
レジスタファイル１１５中のリンクレジスタとして定義
されている汎用レジスタＲ１３１４に書き込まれる。
次に実行する命令のＰＣ値を参照する場合には、ＮＰＣ
１９１に保持されている値がＳ３バス３０３に出力さ
れ、第１演算部１１６へ転送される。また、次の命令が
実行状態に入る場合には、ラッチ１９２に保持されてい
る値がＥＰＣ１９４へ転送される。情報処理装置は、実
行中の命令のＰＣ値を参照する場合、ＥＰＣ１９４に保
持されている値をＳ３バス３０３に出力し、第１演算部
１１６へ転送する。

【００６２】１９６は図１に示すレジスタセットに含ま
れる制御レジスタＣＲ３２４に対応するバックアップ
プログラムカウンタ（ＢＰＣ）である。例外や割り込み
等が検出された場合には、ＥＰＣ１９４に保持されてい
る値がラッチ１９５を介してＢＰＣ１９６へ転送され
る。ＢＰＣ１９６はＤ１バス３１１に接続された入力ポ
ートとＳ３バス３０３に接続された出力ポートとを有し
ており、ＢＰＣ１９６は必要に応じて待避復帰される。

【００６３】図１１は第２演算部１１７の構成を詳細に
示すブロック図である。図１１に示すように、第２演算
部１１７は、Ｓ４バス３０４およびＳ５バス３０５を介
してレジスタファイル１１５に接続されており、これら
２つのバスを介して２つの任意のレジスタからデータを
読み出すことができる。第２演算部１１７は、また、Ｓ
４バス３０４およびＳ５バス３０５を介してレジスタフ
ァイル１１５中の任意のレジスタペアの２ワードを並列
に読み出すことも可能である。第２演算部１１７は、さ
らに、Ｄ２バス３１２およびＤ３バス３１３を介してレ
ジスタファイル１１５に接続されており、これら２つの
バスのいずれかを介してデータをレジスタファイル１１
５中の任意のレジスタに書き込むことができる。Ｄ２バ
ス３１２はレジスタファイル１１５中の偶数番号のレジ
スタのみに接続されており、Ｄ３バス３１３はレジスタ
ファイル１１５中の奇数番号のレジスタのみに接続され
ている。第２演算部１１７は、また、Ｄ２バス３１２お
よびＤ３バス３１３を介してレジスタファイル１１５中
の任意のレジスタペアに２ワードのデータを並列に書き
込むこともできる。

【００６４】図１１において、２０８は図１に示す２つ
の４０ビットアキュムレータＡ０，Ａ１３１，３２に
相当するアキュムレータであり、２０１は４０ビットの
ＡＬＵである。ＡＬＵ２０１は、ビット０からビット７
までの８ビットがアキュムレータ２０８のガードビット
用加算器、ビット８からビット２３までの１６ビットが
算術論理演算器、ビット２４からビット３９までの１６
ビットがアキュムレータ２０８の下位１６ビットを加算
するための加算器になっており、４０ビットまでの加減
算と１６ビットの論理演算とを行うことができる。

【００６５】また、２０２，２０３はともにＡＬＵ２０
１の４０ビット入力ラッチであるＡラッチ、Ｂラッチで
あり、２０４はアキュムレータ２０８に保持されている
値をそのままもしくは１６ビット算術右シフトして出力
するシフタである。Ａラッチ２０２は、Ｓ４バス３０４
からレジスタ値をＡＬＵ２０１の入力のビット８からビ
ット２３の位置に取り込むか、シフタ２０４を介して、
アキュムレータ２０８に保持されている値をそのままも
しくは１６ビット算術右シフトした値を取り込む。

【００６６】さらに、２０５はアキュムレータ２０８に
保持されている値を配線２０６（ガードビット８ビッ
ト）、Ｓ４バス３０４（上位１６ビット）およびＳ５バ
ス３０５（下位１６ビット）を介して取り込むか、レジ
スタファイル１１５中の任意のレジスタに保持されてい
る値をＳ５バス３０５のみ、もしくは、Ｓ４バス３０４
およびＳ５バス３０５の両方を介して１６ビットもしく
は３２ビットのデータを右詰めで取り込み、４０ビット
に符号拡張し、入力データを左３ビットから右２ビット
の任意のシフト量で算術シフトして出力するシフタであ
る。Ｂラッチ２０３は、Ｓ５バス３０５上のデータをＡ
ＬＵ２０１の入力のビット８からビット２３の位置に取
り込むか、または、後述する乗算器２１１のＰラッチ２
１４の値もしくはシフタ２０５の出力を取り込む。な
お、Ａラッチ２０２およびＢラッチ２０３は、それぞれ
保持する値をゼロクリアしたり定数の値に設定したりす
る機能を有する。

【００６７】２０９はＡＬＵ２０１の４０ビットの出力
を受け、この出力を上位１６ビットもしくは上位下位あ
わせた３２ビットのデータに変換する際に、ガードビッ
トをチェックして、ＡＬＵ２０１の出力の上位２０ビッ
トまたは４０ビットの出力全体を１６ビットまたは３２
ビットで表現できる最大値もしくは最小値にクリッピン
グする機能および入力をそのまま出力する機能を備えた
サチュレーション回路であり、２０７はマルチプレクサ
（ＭＵＸ）である。サチュレーション回路２０９の出力
はマルチプレクサ２０７に接続されている。

【００６８】デスティネーションオペランドがアキュム
レータ２０８を示す場合には、マルチプレクサ２０７の
出力はアキュムレータ２０８に書き込まれる。デスティ
ネーションオペランドがレジスタを示す場合は、マルチ
プレクサ２０７の出力はＤ２バス３１２やＤ３バス３１
３を介してレジスタファイル１１５の指定したレジスタ
に書き込まれる。１ワード転送の場合にはデスティネー
ションレジスタの番号が偶数ならば、その１ワードデー
タはＤ２バス３１２に出力され、奇数ならばＤ３バス３
１３に出力される。２ワード転送の場合には、上位側の
１６ビットデータがＤ２バス３１２に出力され、下位側
の１６ビットデータがＤ３バス３１３に出力される。ま
た、転送命令、絶対値の計算命令、最大値設定命令また
は最小値設定命令を実行するために、Ａラッチ２０２お
よびＢラッチ２０３の出力はマルチプレクサ２０７に接
続されており、Ａラッチ２０２およびＢラッチ２０３に
保持されている値をアキュムレータ２０８やレジスタフ
ァイル１１５へ転送することが可能である。

【００６９】また、２１０はＢラッチ２０３に保持され
ている値を取り込み、固定小数点フォーマットの数を正
規化するのに必要なシフト量を計算し、レジスタファイ
ル１１５に書き戻すために結果をＤ２バス３１２または
Ｄ３バス３１３に出力するプライオリティエンコーダで
ある。さらに、２１２，２１３はそれぞれ乗算器２１１
の入力レジスタとして働き、Ｓ４バス３０４およびＳ５
バス３０５の１６ビットの値を取り込み、１７ビットに
ゼロ拡張または符号拡張する機能を備えるＸラッチ，Ｙ
ラッチである。乗算器２１１は、１７ビットｘ１７ビッ
トの乗算器であり、Ｘラッチ２１２に保持されている値
とＹラッチ２１３に保持されている値との乗算を行う。
積和命令や積差命令の場合には、第２演算部１１７は乗
算器２１１による乗算結果をＰラッチ２１４に書き込み
Ｂラッチ２０３へ転送する。乗算命令でデスティネーシ
ョンオペランドがアキュムレータ２０８を示す場合に
は、第２演算部１１７は乗算器２１１による乗算結果を
マルチプレクサ２０７を介してアキュムレータ２０８に
書き込む。

【００７０】２１５は４０ビットまたは１６ビットのデ
ータに対して、左右１６ビットまでの算術／論理シフト
を行うバレルシフタであり、２１６は即値データまたは
レジスタ値をＳ５バス３０５を介してシフト量として取
り込むシフト量（ＳＣ）ラッチであり、２１７は、アキ
ュムレータ２０８に保持されている値またはＳ４バス３
０４上に出力されたレジスタに保持されている値をシフ
トデータとして取り込むシフトデータ（ＳＤ）ラッチで
ある。バレルシフタ２１５は、ＳＤラッチ２１７に保持
されたシフトデータをＳＣラッチ２１６で指定されるシ
フト量だけ、オペレーションコードで指定されたシフト
を行う。シフト結果はサチュレーション回路２０９に出
力され、ＡＬＵ２０１による演算結果と同様、必要に応
じてサチュレーションが行われた後マルチプレクサ２０
７に出力される。マルチプレクサ２０７に出力された値
は、アキュムレータ２０８に書き戻されるか、または、
Ｄ２バス３１２およびＤ３バス３１３を介してレジスタ
ファイル１１５に書き戻される。

【００７１】また、２１８は第２デコーダ１１４により
生成された６ビットの即値データを１６ビットに拡張し
て保持し、Ｓ５バス３０５を介して第２演算部１１７へ
転送するための即値ラッチである。即値ラッチ２１８
は、また、ビット操作命令のビットマスクも生成する。

【００７２】次に動作について説明する。まず、この発
明の実施の形態１による情報処理装置のパイプライン処
理について説明する。図１２は実施の形態１による情報
処理装置のパイプライン処理を示す図である。情報処理
装置は、命令データのフェッチを行う命令フェッチ（Ｉ
Ｆ）ステージ４０１、命令の解析を行う命令デコード
（Ｄ）ステージ４０２、演算実行を行う命令実行（Ｅ）
ステージ４０３、データメモリのアクセスを行うメモリ
アクセス（Ｍ）ステージ４０４、メモリからロードした
バイトオペランドをレジスタヘ書き込むライトバック
（Ｗ）ステージ４０５の５段のパイプライン処理を行
う。Ｅステージ４０３での演算結果のレジスタヘの書き
込みはＥステージ４０３で完了する。また、ワード（２
バイト）、２ワード（４バイト）ロード時のレジスタヘ
の書き込みはＭステージ４０４で完了する。積和／積差
演算に関する命令は、更に乗算と加算の２段のパイプラ
インで実行される。後段の処理を命令実行２（Ｅ２）ス
テージ４０６と呼ぶ。連続する積和／積差演算を１回／
１クロックサイクルのスループットで実行できる。

【００７３】ＩＦステージ４０１では、主して命令のフ
ェッチ、命令キュー１１１の管理、リピート制御が行わ
れる。命令フェッチ部１０２、内蔵命令メモリ１０３、
外部バスインタフェース部１０６、命令キュー１１１、
ＰＣ部１１８の一部（ＩＡレジスタ１８１、ラッチ１８
２、インクリメンタ１８３、ＴＲＰＴ＿Ｃレジスタ１７
５、ラッチ１７６、デクリメンタ１７７、ゼロ検出回路
１７８、比較器１８７，１７２等）、および、制御部１
１２のＩＦステージ制御、命令フェッチ制御、ＰＣ部１
１８制御等を行う部分は、ＩＦステージ４０１の制御で
動作する。ＩＦステージ４０１は、Ｅステージ４０３の
ジャンプにより初期化される。

【００７４】命令フェッチアドレスは、図１０に示すＩ
Ａレジスタ１８１により保持される。Ｅステージ４０３
でジャンプが起こると、ＩＡレジスタ１８１は、制御部
１１２の制御のもとでＪＡバス３２３を介してジャンプ
先アドレスを取り込む。この結果、ＩＡレジスタ１８１
は初期化される。シーケンシャルに命令データをフェッ
チする場合には、制御部１１２はインクリメンタ１８３
にＩＡレジスタ１８１に保持されているアドレスを１イ
ンクリメントさせＩＡレジスタ１８１に書き戻す。リピ
ート処理中で、リピートブロックの最終命令処理後リピ
ートブロックの先頭の命令に戻る場合、および、リピー
ト処理終了時には、制御部１１２はＩＦステージ４０１
で命令処理シーケンスの切り替え制御を行う。前者の場
合、ＰＣ部１１８は、制御部１１２の制御のもとでＲＰ
Ｔ＿Ｓレジスタ１８４に保持されているアドレスをラッ
チ１８５からＪＡバス３２３を介してＩＡレジスタ１８
１へ転送する。後者の場合、ＲＰＴ＿Ｅレジスタ１８６
の内容に１を加算したアドレスの値をラッチ１７４から
ＪＡバス３２３を介してＩＡレジスタ１８１へ転送す
る。

【００７５】ＩＡレジスタ１８１に保持されている値は
命令フェッチ部１０２に送られ、命令フェッチ部１０２
はこの値に従い命令データをフェッチする。対応する命
令データが図８に示す内蔵命令メモリ１０３にある場合
には、命令フェッチ部１０２は内蔵命令メモリ１０３か
ら命令コードを読み出す。この場合、１クロックサイク
ルで３２ビットの命令のフェッチを完了する。対応する
命令データが内蔵命令メモリ１０３にない場合には、命
令フェッチ部１０２は外部バスインタフェース部１０６
に命令フェッチ要求を出す。外部バスインタフェース部
１０６は、その命令フェッチ要求とオペランドアクセス
部１０４からの要求とを調停し、命令の取り込みが可能
になったら、外部メモリから命令データを取り込み、命
令フェッチ部１０２に送る。外部バスインタフェース部
１０６は、最小２クロックサイクルで外部メモリにアク
セスすることが可能である。命令フェッチ部１０２は取
り込んだ命令を命令キュー１１１へ転送する。

【００７６】命令キュー１１１は、２エントリのキュー
であり、ＦＩＦＯ制御で取り込んだ命令コードを制御部
１１２の命令デコード部１１９へ出力する。図１０に示
すＴＲＰＴ＿Ｃレジスタ１７５の内容がゼロでなく且つ
命令フェッチアドレスがＲＰＴ＿Ｅレジスタ１８６の内
容と一致したことを示すリピートブロック最終命令情
報、または、ＴＲＰＴ＿Ｃレジスタ１７５がゼロであり
且つ命令フェッチアドレスがＲＰＴ＿Ｂレジスタ１７１
の内容と一致したこと（すなわち比較器１７２の一致情
報が一致していること示している場合）を示すリピート
処理最終命令情報が、命令キューに対応する命令コード
とともに命令キュー１１１により保持され、対応する命
令コードとともに命令デコード部１１９に出力される。
なお、ＲＰＴ＿Ｅレジスタ１８６の内容とＲＰＴ＿Ｂレ
ジスタ１７１の内容が一致する場合は、リピート処理最
終命令情報が送られる。以降のステージでは、リピート
ブロック最終命令情報およびリピート処理最終命令情報
に基づき、リピート処理に関する命令非依存のハードウ
ェア制御が行われる。

【００７７】Ｄステージ４０２において、命令デコード
部１１９は、オペレーションコードの解析を行い、第１
演算部１１６、第２演算部１１７、ＰＣ部１１８等で命
令の実行を行うための制御信号群を生成する。Ｄステー
ジ４０２は、Ｅステージ４０３のジャンプにより初期化
される。命令キュー１１１から送られてくる命令コード
が無効な場合には、アイドルサイクルとなり、命令デコ
ード部１１９は有効な命令コードを取り込むまで待つ。
Ｅステージ４０３が次の処理を開始できない場合には、
命令デコード部１１９は第１演算部１１６、第２演算部
１１７等に送る制御信号群を無効化し、Ｅステージ４０
３での先行命令の処理の終了を待つ。例えば、Ｅステー
ジ４０３で実行中の命令がメモリアクセスを行う命令で
あり、Ｍステージ４０４でのメモリアクセスが終了して
いない場合にこのような状態になる。

【００７８】Ｄステージ４０２において、命令デコード
部１１９はシーケンシャル実行を行う２命令の分割や、
２サイクル実行命令のシーケシス制御も行う。さらに、
命令デコード部１１９は、スコアボードレジスタ（図示
せず）を用いたロードオペランドの干渉チェックや第２
演算部１１７における演算器の干渉チェック等も行い、
干渉を検出した場合には、干渉が解消されるまで制御信
号群の出力を抑止する。図１３はロードオペランド干渉
の例を示す図である。ワードまたは２ワードのロード命
令の直後にロードするオペランドを参照する積和演算命
令がある場合、命令デコード部１１９はレジスタへのロ
ードが完了するまで積和演算命令の実行開始を抑止す
る。この場合、メモリアクセスが１クロックサイクルで
終了する場合でも１クロックサイクルストールが起こ
る。バイトデータをロードする場合には、Ｗステージ４
０５でレジスタファイル１１５ヘの書き込みが完了する
ので更に１クロックサイクルストール期間が延びる。図
１４は演算ハードウェア干渉の例を示す図である。例え
ば、積和演算命令の直後に加算器を使用する丸め命令が
ある場合、命令デコード部１１９は先行の積和演算命令
の演算が終了するまで丸め命令の実行開始を抑止する。
この場合１クロックサイクルストールが起こる。なお、
積和演算命令が連続する場合ストールは起こらない。

【００７９】第１デコーダ１１３は、主として第１演算
部１１６のすべて、ＰＣ部１１８のＩＦステージ４０１
で制御される部分以外、およびレジスタファイル１１５
のＳ１バス３０１，Ｓ２バス３０２およびＳ３バス３０
３への読み出し制御とＤ１バス３１１からの書き込み制
御に関する制御信号群を生成する。第１デコーダ１１３
は、また、命令に依存するＭステージ４０４やＷステー
ジ４０５での処理に必要な制御信号群も生成し、パイプ
ラインの処理の流れに付随してＭステージ４０４やＷス
テージ４０５へ転送する。一方、第２デコーダ１１４
は、主として第２演算部１１７での実行制御、レジスタ
ファイル１１５のＳ４バス３０４およびＳ５バス３０５
への読み出し制御とＤ２バス３１２およびＤ３バス３１
３からの書き込み制御に関する制御信号群を生成する。

【００８０】命令デコード部１１９は、また、命令キュ
ー１１１から取り込まれたリピートブロック最終命令情
報およびリピート処理最終命令情報に基づき、命令に依
存しないリピート処理に関する図１０に示すＮＰＣ１９
１の更新に関する制御信号、ＲＰＴ＿Ｃレジスタ１８８
の更新に関する制御信号や、図９のＰＳＷラッチ２２２
のＲＰビット４３の更新に関する制御信号などを生成す
る。

【００８１】Ｅステージ４０３では、演算、比較、制御
レジスタを含むレジスタ間転送、ロード／ストア命令の
オペランドアドレス計算、ジャンプ命令のジャンプ先ア
ドレスの計算、ジャンプ処理、ＥＩＴ（例外、割り込
み、トラップの総称）検出と各ＥＩＴのベクタアドレス
ヘのジャンプ等、メモリアメセスと積和／積差演算命令
の加算処理を除く命令実行に関するほとんどすべての処
理が行われる。

【００８２】割り込みイネーブルの場合の割り込みの検
出は、必ず３２ビット命令の切れ目で行われる。従っ
て、３２ビット命令の中にシーケンシャルに実行される
２つのショート命令がある場合、この２つのショート命
令間でいかなる割り込みも受け付けられない。

【００８３】Ｅステージ４０３で処理中の命令がオペラ
ンドアクセスを行う命令であり、Ｍステージ４０４でメ
モリアクセスが完了していない場合には、Ｅステージ４
０３での完了は待たされる。この際、Ｅステージ４０３
の制御は制御部１１２で行われる。

【００８４】Ｅステージ４０３において、第１演算部１
１６のＡＬＵ１５３は、算術論理演算、比較、転送を行
う。第１演算部１１６のＡＬＵ１５３は、また、モジュ
ロの制御を含むメモリオペランドのアドレス計算や分岐
先のアドレス計算も行う。レジスタファイル１１５は、
オペランドとして指定されたレジスタに保持されている
値をＳ１バス３０１、Ｓ２バス３０２およびＳ３バス３
０３に出力する。ＡＬＵ１５３は、演算やアドレス計算
等を行う場合、これらのバスに出力された値や、必要に
応じて別途取り込まれる即値データ、変位等の拡張デー
タを使用して必要な演算を行う。汎用レジスタへの書き
込みを行う場合、演算結果はＤ１バス３１１を介してレ
ジスタファイル１１５中のオペランドにより指定された
レジスタに書き込まれる。ロード／ストア命令の場合に
は、情報処理装置は、オペランドアドレスとなるＡＬＵ
１５３の出力をＡＯラッチ１５４およびＯＡバス３２１
を介してオペランドアクセス部１０４へ転送する。ジャ
ンプ命令の場合には、情報処理装置は、ジャンプ先アド
レスとなるＡＬＵ１５３の出力をＪＡバス３２３を介し
てＰＣ部１１８へ転送する。第１演算部１１６は、レジ
スタファイル１１５からＳ１バス３０１およびＳ２バス
３０２上に出力されたストアデータをＳＤレジスタ１６
０およびラッチ１６１を介して整置回路１６２へ転送す
る。そして、整置回路１６２は受け取ったストアデータ
を整置する。ＰＣ部１１８は、実行中の命令のＰＣ値の
管理、次に実行する命令のアドレスの生成を行う。第１
演算部１１６およびＰＣ部１１８に含まれる制御レジス
タ（アキュムレータを除く）とレジスタファイル１１５
と間でのデータの転送は、Ｓ３バス３０３およびＤ１バ
ス３１１を介して行われる。

【００８５】Ｅステージ４０３において、第２演算部１
１６は、算術論理演算、比較、転送、シフト他積和演算
の加算以外のすべての演算を行う。第２演算部１１６の
各演算器は、レジスタファイル１１５、即値レジスタ２
１８、アキュムレータ２０８等から、Ｓ４バス３０４お
よびＳ５バス３０５やその他の専用経路を介してオペラ
ンドの値を受け取ると、指定された演算を行う。演算結
果は、アキュムレータ２０８、または、Ｄ２バス３１２
およびＤ３バス３１３を介してレジスタファイル１１５
に書き戻される。

【００８６】第１演算部１１６および第２演算部１１７
による演算結果に基づいたＰＳＷラッチ２２２に保持さ
れた値の更新制御もＥステージ４０３で行われる。しか
し、演算結果の確定がＥステージ４０３の遅い時期に行
われるので、ＰＳＷラッチ２２２に保持されている値の
更新は実際には次のクロックサイクルで行われる。一
方、データ転送によるＰＳＷラッチ２２２により保持さ
れている値の更新は対応するクロックサイクルで完了す
る。

【００８７】Ｅステージ４０３では、実行される命令に
依存しないＰＣ値の更新やリピート制御も行われる。新
たに３２ビット命令の処理を開始するたびに、ＰＣ部１
１８は、制御部１１２の制御のもとでラッチ１９２に保
持されている値をＥＰＣ１９４へ転送する。ＮＰＣ１９
１は次に処理する命令のアドレスを保持する。Ｅステー
ジでジャンプが起こった場合、情報処理装置は、第１演
算部１１６のＡＬＵ１５３により生成されたジャンプ先
アドレスをＪＡバス３２３を介してＮＰＣ１９１へ書き
込み、ＮＰＣ１９１を初期化する。シーケンシャルに命
令を継続的に処理する場合には、３２ビット命令の処理
を開始するたびに、ＰＣ部１１８は、制御部１１２の制
御のもとでインクリメンタ１９３により１インクリメン
トされた値をＮＰＣ１９１へ書き戻す。リピートブロッ
ク最終命令の処理を開始する際には、ＮＰＣ１９１はラ
ッチ１８５からリピートブロックの先頭アドレスを取り
込む。リピート処理最終命令の処理を開始する際には、
ＮＰＣ１９１はラッチ１７４からリピートブロックの次
の命令のアドレスを取り込む。そして、リピートブロッ
ク最終命令の処理を終了するクロックサイクルにおい
て、ＰＣ部１１８は、制御部１１２の制御のもとでＩＦ
ステージ４０１ですでに１デクリメントされているカウ
ンタ値をラッチ１７６からＲＰＴ＿Ｃレジスタ１８８へ
転送する。リピート処理最終命令の処理を終了するクロ
ックサイクルにおいて、制御部１１２はＰＳＷラッチ２
２２のＲＰビット４３をゼロクリアする。

【００８８】第２デコーダ１１４により生成された積和
／積差演算の加減算実行のための制御信号群は、Ｅステ
ージ４０３制御のもとで保持される。メモリアクセス情
報およびロードレジスタ情報は、Ｍステージ４０４に送
られる。制御部１１２はＥステージ４０３のステージ制
御も行う。

【００８９】Ｍステージ４０４では、第１演算部１１６
から送られたアドレスでオペランドのアクセスが行われ
る。オペランドアクセス部１０４は、オペランドが内蔵
データメモリ１０５やチップ内Ｉ／Ｏ（図示せず）にあ
る場合には、内蔵データメモリ１０５やチップ内Ｉ／Ｏ
に対し、１クロックサイクルに１回のオペランドのリー
ドまたはライトを行う。オペランドが内蔵データメモリ
１０５やチップ内Ｉ／Ｏにない場合には、オペランドア
クセス部１０４は外部バスインタフェース部１０６へデ
ータアクセス要求を出す。外部バスインタフェース部１
０６は、外部メモリに対してデータアクセスを行い、ロ
ードの場合には読み出されたデータをオペランドアクセ
ス部１０４へ転送する。外部バスインタフェース部１０
６は、最小２クロックサイクルで外部メモリへのアクセ
スを行うことが可能である。ロードの場合には、オペラ
ンドアクセス部１０４は読み出したデータをＯＤバス３
２２に出力する。バイトデータロードの場合、ＬＤレジ
スタ１６４がＯＤバス３２２上のロードデータを取り込
む。ワードまたはタブルワードデータロードの場合、レ
ジスタファイル１１５がＯＤバス３２２上のロードデー
タを直接取り込む。ストアの場合には、第１演算部１１
６は、制御部１１２の制御のもとで整置されたストアデ
ータの値を整置回路１６２からラッチ１６３およびＯＤ
バス３２２を介してオペランドアクセス部１０４へ転送
し、対象となるメモリヘの書き込みが行われる。制御部
１１２はＭステージ４０４のステージ制御も行う。

【００９０】Ｗステージ４０５において、第１演算部１
１６は、ＬＤレジスタ１６４に保持されたロードオペラ
ンド（バイト）をラッチ１６５へ転送し、整置回路１６
６により整置、ゼロ／符号拡張した後にＷバス３１４に
出力する。レジスタファイル１１５はＷバス３１４上の
ロードデータを命令で指定されたレジスタに書き込む。

【００９１】Ｅ２ステージ４０６において、図１１に示
す第２演算部１１７のＡＬＵ２０１は、積和／積差演算
の加減算処理を行い、加減算結果をアキュムレータ２０
８に書き戻す。

【００９２】この実施の形態１による情報処理装置は入
力クロックに基づいて内部制御を行う。最短の場合、各
パイプラインステージでは、１クロックサイクルで処理
が終了する。なお、クロック制御はこの発明に直接関係
ないので以下ではその説明を省略する。

【００９３】次にサブ命令の処理例について説明する。
加減算、論理演算、比較等の演算命令やレジスタ間の転
送命令を実行する場合、ＩＦステージ４０１、Ｄステー
ジ４０２、Ｅステージ４０３の３段でその命令の処理が
終了する。その際、演算やデータ転送はＥステージ４０
３において行われる。積和／積差命令を実行する場合、
乗算を行うＥステージ４０３および加減算を行うＥ２ス
テージ４０６がそれぞれ１クロックサイクルで処理され
る。すなわち、４段で積和／積差命令の処理が終了す
る。

【００９４】バイトロード命令を実行する場合、ＩＦス
テージ４０１、Ｄステージ４０２、Ｅステージ４０３、
Ｍステージ４０４、Ｗステージ４０５の５段でその命令
の処理が終了する。ワード／２ワードロードやストア命
令を実行する場合、ＩＦステージ４０１、Ｄステージ４
０２、Ｅステージ４０３、Ｍステージ４０４の４段でそ
の命令の処理が終了する。

【００９５】非整置アクセスの場合には、オペランドア
クセス部１０４が、Ｍステージ４０４の制御のもと非整
置アクセスを２回のアクセスに分割しメモリアクセスを
行う。また、実行に２クロックサイクルかかかる命令で
は、第１および第２命令デコーダ１１３，１１４が、そ
れぞれ各クロックサイクル毎に制御信号群を生成し、２
クロックサイクルかけて演算実行を行う。

【００９６】１つの３２ビット命令が１つのロング命令
で構成されている場合、この１つのロング命令を実行す
ることにより３２ビット命令の実行が完了する。また、
パラレルに２つのショート命令を実行する場合、これら
の２つのショート命令を実行するのに要するクロックサ
イクル数は、２つのショート命令のうち処理サイクル数
の大きい方の命令により決まる。例えば、２クロックサ
イクル実行の命令と１クロックサイクル実行の命令との
組み合わせの場合、これらの命令をパラレルに実行する
には２クロックサイクル要する。２つのショート命令を
シーケンシャルに実行する場合、これら２つのショート
命令がシーケンシャルにデコードされ実行される。例え
ば、Ｅステージ４０３において１クロックサイクルで実
行が完了する加算命令を２つシーケンシャルに実行する
場合、Ｄステージ４０２、Ｅステージ４０３とも各加算
命令の処理に１クロックサイクル要し、各加算命令の実
行には合計２クロックサイクル要する。Ｅステージ４０
３における先行命令の実行と並列して、Ｄステージ４０
２で後続命令のデコードが行われる。

【００９７】次にこの実施の形態１による情報処理装置
のリピート処理の動作を詳細に説明する。図１５はリピ
ート命令“ＲＥＰＲｓｒｃ１，Ｒｓｒｃ２，ｄｉｓｐ
１６”のビット割り付けを示す図である。リピート命令
は図６に示すロング命令のフォーマットを有している。
図１５において、５０１はＦＭビットであり、ここで
は、ロングフォーマットを示す“１１”である。また、
５０２はオペレーションコードであり、５０３はリピー
トブロック内のリピート処理が終了されるリピートブレ
イクアドレスを指定するレジスタ番号Ｒｓｒｃ１であ
る。なお、リピートブレイクアドレスは、リピートブロ
ックの開始命令アドレスからの変位で指定され、Ｒｓｒ
ｃ１にはこの変位値が設定される。リピートブロック内
で分岐等が起こらない場合には、Ｒｓｒｃ１に設定され
る値は“最終リピートサイクルで実行されるリピートブ
ロック内の命令数−１”に等しい。リピートブレイクア
ドレスとしてリピートブロック内の任意の命令のアドレ
ス（ただし開始命令アドレスからの変位で）を指定可能
である。リピートブロックの開始命令や最終命令のアド
レスであっても構わない。また、５０４は（リピートブ
ロックの繰り返し回数（途中でブレイクする最後の回も
含む）−１）を保持するレジスタを指定するレジスタ番
号Ｒｓｒｃ２であり、５０５はリピートブロック最終命
令のリピート命令からの変位値ｄｉｓｐ１６である。従
って、リピートブロックは、リピート命令の直後の命令
からｄｉｓｐ１６で指定される命令までの範囲に等し
い。この実施の形態１では、パイプライン処理の都合
上、リピートブロックが３２ビット命令で２命令以下で
あるか、または、レジスタ番号Ｒｓｒｃ２により指定さ
れるレジスタに設定される値が“０”でレジスタ番号Ｒ
ｓｒｃ１により指定されるレジスタに設定される値が
“２”以下の場合には、動作保証しないものとする。

【００９８】次に以下の積和演算を例に具体的な動作に
ついて説明する。

【００９９】

【数１】

【０１００】図１６は上記式（１）に従って積和演算を
行うアセンブラ記述の、ＲＥＰ命令を含むプログラム例
を示す図である。なお、図において、各行のセミコロン
以降はコメントである。また、“｜｜”は２つのショー
ト命令を並列に実行することを示している。

【０１０１】以下では、汎用レジスタＲ８９にはＡ
［０］のアドレスが、汎用レジスタＲ９１０にはＢ
［０］のアドレスが、汎用レジスタＲ１０１１には
“積和演算回数Ｎ”が設定されているものとする。ま
た、Ａ［ｉ］およびＢ［ｉ］（ｉ＝０〜Ｎ−１）は１６
ビットデータであり、Ａ［０］〜Ａ［Ｎ−１］およびＢ
［０］〜Ｂ［Ｎ−１］はともにこの順番で内蔵データメ
モリ１０５上のアドレスが順に増大する複数のメモリ位
置にそれぞれ格納されており、Ａ［０］およびＢ［０］
は、３２ビツト（４バイト）整置されているものとす
る。また、積和演算結果は１６ビットに丸められ、汎用
レジスタＲ０１に保持されるものとする。

【０１０２】なお、以下では、図１６に示す１０個の３
２ビット命令をそれぞれＩ１〜Ｉ１０で参照し、並列に
実行される２命令における“｜｜”の左側の命令をＩｘ
ａ（ｘは２〜４または６〜１０のいずれか）、“｜｜”
の右側の命令をＩｘｂ（ｘは２〜４または６〜１０のい
ずれか）で参照する。例えば、Ｉ２の命令において、Ｌ
Ｄ２Ｗ命令をＩ２ａ、ＳＲＬＩ命令をＩ２ｂで参照す
る。Ｉ１からＩ４の命令はリピート処理を行うための前
処理であり、Ｉ５の命令はリピート命令であり、Ｉ６か
らＩ９の命令は積和演算を行うためのリピートブロック
であり、Ｉ１０の命令は後処理である。

【０１０３】この実施の形態１による情報処理装置は、
２つの異なる領域に割り当てられた配列データをロード
する場合、異なるロード命令で読み出す必要がある。ま
た、Ｍステージ４０４でロードが行われるので、パイプ
ラインストールなしに積和演算を実行するためには、積
和命令で参照するオペランドデータは、内蔵データメモ
リ１０５に格納されている場合でも２クロックサイクル
以上前に実行される命令でロードされる必要がある。従
って、１クロックサイクルに１回のスループットで積和
演算を実行するためには、最低４命令でリピート処理を
行う必要がある。汎用レジスタＲ０〜Ｒ３１〜４の４
つのレジスタがＡ［ｉ］のバッファとして、汎用レジス
タＲ４〜Ｒ７５〜８の４つのレジスタがＢ［ｉ］のバ
ッファとして使用される。

【０１０４】Ｉ１のＡＮＤ３命令を実行する場合、情報
処理装置は、汎用レジスタＲ１０１１に保持されている
データと即値データ“３”のビット毎との論理積をと
り、その結果を汎用レジスタＲ１１１２に書き込む。
図１６のＩ５に示すように、汎用レジスタＲ１１に保持
されている値がリピート命令のレジスタ番号Ｒｓｒｃ１
で指定される値である。Ｉ２ｂのＳＲＬＩ命令は、汎用
レジスタＲ１０１１に保持されている値を２ビット算
術右シフトする命命である。汎用レジスタＲ１０１１
に保持されている値がリピート命令のレジスタ番号Ｒｓ
ｒｃ２で指定される値となる。例えば、上記式（１）に
おけるＮが１０の場合、汎用レジスタＲ１０１１に設
定される初期値は“９”であり、上記Ｉ１およびＩ２の
命令の実行により、汎用レジスタＲ１０１１および汎
用レジスタＲ１１１２にはそれぞれ“２”と“１”が
書き込まれる。Ｉ３ｂのＮＯＰ命令はノーオペレーショ
ン命令である。この命令は、命令コードの整置のために
挿入されており、実行されても有効なオペレーションは
行われない。Ｉ４ｂのＣＬＲＡＣ命令は、アキュムレー
タＡ０３１をゼロクリアする命令である。

【０１０５】リピート処理を開始するために、前処理と
して、オペランドデータのロードを行っておく必要があ
る。Ｉ２ａ，Ｉ３ａおよびＩ４ａのＬＤ２Ｗ命令がその
処理を行う。たとえば、Ｉ２ａのＬＤ２Ｗ命令は、ポス
トインクリメント付きレジスタ間接モードの２ワードロ
ード命令である。この命令が実行されると、汎用レジス
タＲ８９で指定されるアドレスから始まる１６ビット
データ２つが汎用レジスタＲ０１および汎用レジスタ
Ｒ１２にそれぞれロードされ、汎用レジスタＲ８９
に保持されている値がオペランドサイズに相当する４だ
けポストインクリメントされる。

【０１０６】情報処理装置は次にＩ５のＲＥＰ命令を実
行する。ＲＥＰ命令は２クロックサイクルかけて実行さ
れる。情報処理装置は、第１クロックサイクルで図１に
示す制御レジスタＣＲ９２８（ＲＰＴ＿Ｅ）、制御レ
ジスタＣＲ７２６（ＲＰＴ＿Ｃ）にそれぞれ相当する
ＲＰＴ＿Ｅレジスタ１８６、ＲＰＴ＿Ｃレジスタ１８８
等の設定を行い、第２クロックサイクルで図１に示す制
御レジスタＣＲ６２５（ＲＰＴ＿Ｂ）、制御レジスタ
ＣＲ８２７（ＲＰＴ＿Ｓ）にそれぞれ相当するＲＰＴ
＿Ｂレジスタ１７１、ＲＰＴ＿Ｓレジスタ１８４等の設
定を行い、制御レジスタＣＲ０２１のＰＳＷのＲＰビ
ット４３を“１”に設定する。

【０１０７】まず、第１クロックサイクルにおいて、Ｐ
Ｃ部１１８は、制御部１１２の制御のもとでＲＥＰ命令
のＰＣ値をＥＰＣ１９４からＳ３バス３０３に出力し、
第１演算部１１６のＡＡラッチ１５１はＳ３バス３０３
上に出力されたそのＰＣ値を取り込む。また、ＡＢラッ
チ１５２は、第１デコーダ１１３から出力されるＲＥＰ
命令のｄｉｓｐ１６で指定される変位値を取り込む。第
１演算部１１６のＡＬＵ１５３は、ＡＡラッチ１５１お
よびＡＢラッチ１５２に保持されている値同士を加算
し、リピートブロックの最終命令のアドレスであるＩ９
の命令のアドレスを計算する。第１演算部１１６は制御
部１１２の制御のもとでＡＬＵ１５３による計算結果を
ＪＡバス３２３に出力し、ＰＣ部１１８のＲＰＴ＿Ｅレ
ジスタ１８６はＪＡバス３２３上に出力されたその計算
結果を取り込む。その後、ＰＣ部１１８のインクリメン
タ１７３は、ＲＰＴ＿Ｅレジスタ１８６に保持されてい
る値を１インクリメントする。そのインクリメント結果
はラッチ１７４に書き込まれる。その結果、ラッチ１７
４は、リピートブロックの次の命令すなわちＩ１０の命
令のアドレスを保持する。また、上記処理と並行して、
Ｉ５のＲＥＰ命令のレジスタ番号Ｒｓｒｃ２で指定され
る値すなわち汎用レジスタＲ１０１１に保持されてい
る値が、Ｓ１バス３０１を介して第１演算部１１６のラ
ッチ１６９へ転送され、さらに、セレクタ１５５および
Ｄ１バス３１１を介してＲＰＴ＿Ｃレジスタ１８８およ
びＴＲＰＴ＿Ｃレジスタ１７５の両方に書き込まれる。
そして、ＲＰＴ＿Ｃレジスタ１８８に書き込まれた値は
さらにラッチ１７９へ転送される。

【０１０８】第２クロックサイクルでは、ＰＣ部１１８
のＮＰＣ１９１がリピートブロックの開始命令のアドレ
スであるＩ６の命令のアドレスを保持している。ＰＣ部
１１８は制御部１１２の制御のもとでＮＰＣ１９１に保
持されている値をＳ３バス３０３に出力し、第１演算部
１１６のＡＢラッチ１５２はＳ３バス３０３上に出力さ
れたその値を取り込む。また、ＲＥＰ命令のレジスタ番
号Ｒｓｒｃ１により指定される汎用レジスタＲ１１１
２に保持されている値が、Ｓ２バス３０２を介して第１
演算部１１６のＡＡラッチ１５１へ転送される。そし
て、ＡＬＵ１５３は、ＡＡラッチ１５１およびＡＢラッ
チ１５２に保持されている値同士を加算し、リピート処
理の最後に実行される命令のアドレスを計算する。第１
演算部１１６は制御部１１２の制御のもとでＡＬＵ１５
３による計算結果をＪＡバス３２３に出力し、ＰＣ部１
１８のＲＰＴ＿Ｂレジスタ１７１はＪＡバス３２３上に
出力されたその計算結果を取り込む。また、上記処理と
並行して、ＰＣ部１１８は、ＮＰＣ１９１に保持されて
いる値をラッチ１９２およびＤ１バス３１１を介してＲ
ＰＴ＿Ｓレジスタ１８４へ転送する。その後、ＰＣ部１
１８は、さらに、ＲＰＴ＿Ｓレジスタ１８４に保持され
ている値をラッチ１８５へ転送する。そして、制御部１
１２はＰＳＷラッチ２２２のＲＰビット４３を“１”に
設定する。

【０１０９】図１７および図１８はこの実施の形態１に
よる、図１６に示したプログラムのＲＥＰ命令実行から
リピート処理完了までのパイプライン処理を示すタイミ
ングチャート図である。これら２つの図は連続した図で
あり、わかりやすいように２クロックサイクルＴ８，Ｔ
９は重複して示している。図の上部４行は各パイプライ
ンステージの処理を示しており、残りの下部はリピート
処理に関係するレジスタに保持されている値や信号の値
を示している。また、簡単のため、各命令およびアドレ
スをＩ５等命令の仮称で示している。“ＩＡ＝＝ＲＰＴ
＿Ｅ”、“ＩＡ＝＝ＲＰＴ＿Ｂ”はそれぞれ、比較器１
８７，１７２の比較結果を示しており、“ＴＲＰＴ＿Ｃ
＝＝０”はゼロ検出回路１７８の出力を示している。ま
た、図１７および図１８は１０回の積和を行う場合のパ
イプライン処理を示している。図示した例は、リピート
処理最終命令がＩ７の命令であり、Ｉ６〜Ｉ９の４命令
のリピートブロックの処理を２回さらにＩ６，Ｉ７の２
命令を実行した後、Ｉ１０の命令の実行を行うものであ
る。

【０１１０】図１７に示すように、情報処理装置は、２
クロックサイクルＴ３，Ｔ４でＩ５のＲＥＰ命令を実行
する。上記したようにＩ６〜Ｉ９までの４命令がリピー
トブロックであり、情報処理装置はこれらの命令を繰り
返し実行する。情報処理装置は２ワードのロード（ＬＤ
２Ｗ）命令と積和演算（ＭＡＣ）命令とを並列に実行す
る。例えば、Ｉ６ｂのＭＡＣ命令は、汎用レジスタＲ０
１に保持されている値と汎用レジスタＲ４５に保持
されている値とを乗算し、乗算結果とアキュムレータＡ
０３１に保持されている値とを加算して、アキュムレ
ータＡ０３１に書き戻すものである。ロードオペラン
ドの干渉を起こさず１クロックサイクルで１回の積和を
実行できるように、Ｉ６，Ｉ７の命令で参照されるデー
タはＩ７，Ｉ８の命令で、Ｉ８，Ｉ９の命令で参照され
るデータはＩ９，Ｉ６の命令でロードされる。積和演算
自体の詳細はこの発明とは直接関連がないので、以下で
はその説明を省略する。

【０１１１】次に実行する命令とは無関係にハードウェ
ア的に行われるリピート処理中の命令処理シーケンス制
御について詳細に説明する。

【０１１２】実行する命令処理シーケンスの切り替えは
ＩＦステージ４０１で行われる。この際、ＰＣ部１１８
の比較器１８７は、ＩＡレジスタ１８１に保持されてい
る命令フェッチアドレスとＲＰＴ＿Ｅレジスタ１８６に
保持されているリピートブロック最終命令のアドレスと
を比較する。また、比較器１７２は、ＩＡレジスタ１８
１に保持されている命令フェッチアドレスとＲＰＴ＿Ｂ
レジスタ１７１に保持されているリピート処理の最終実
行命令のアドレスとを比較する。

【０１１３】ＰＳＷラッチ２２２のＲＰビット４３が
“１”（リピート処理中）に設定されており且つＴＲＰ
Ｔ＿Ｃレジスタ１７５に保持されている値が非ゼロであ
る状態でＩ９の命令をフェッチした場合、比較器１８７
による比較結果は比較された値同士が一致していること
を示しており、これを受けて制御部１１２はリピートブ
ロックの先頭のＩ６の命令を次に実行すると判断する。
図１７のクロックサイクルＴ６および図１８のクロック
サイクルＴ１０がこの状態に対応する。Ｉ９の命令のア
ドレス出力完了後、ラッチ１８５に保持されているリピ
ートブロックの先頭命令であるＩ６の命令のアドレスが
ＪＡバス３２３を介してＩＡレジスタ１８１へ転送され
ると、命令フェッチ部１０２は次にＩ６の命令をフェッ
チする。また、２クロックサイクルＴ６，Ｔ１０では、
デクリメンタ１７７がＴＲＰＴ＿Ｃレジスタ１７５に保
持されている値を１デクリメントし、デクリメント結果
はＴＲＰＴ＿Ｃレジスタ１７５に書き戻される。この
間、ＴＲＰＴ＿Ｃレジスタ１７５に保持されている値が
非ゼロであるならば、制御部１１２は比較器１７２の比
較結果を無視する。

【０１１４】リピートブロック最終命令情報がＩ９の命
令の実行に同期してパイプライン中で転送され、この情
報に基づき以下の処理が行われる。Ｅステージ４０３で
のＩ９の命令の実行開始前（２クロックサイクルＴ７，
Ｔ１１）、ＰＣ部１１８は次に実行する命令のＰＣ値と
してＩ６の命令のアドレスをラッチ１８５からＮＰＣ１
９１へ転送する。また、Ｅステージ４０３でＩ９の命令
処理を完了する２クロックサイクルＴ８，Ｔ１２で、Ｐ
Ｃ部１１８はＴＲＰＴ＿Ｃレジスタ１７５に保持されて
いる値をラッチ１７６を介してＲＰＴ＿Ｃレジスタ１８
８およびラッチ１７９へ転送する。従って、ＲＰＴ＿Ｃ
レジスタ１８８は、常にＥステージ４０３で実行命令に
連動した状態更新情報を保持する。

【０１１５】ＰＳＷラッチ２２２のＲＰビット４３が１
（リピート処理中）であり且つＴＲＰＴ＿Ｃレジスタ１
７５に保持されている値がゼロである状態で、Ｉ７の命
令をフェッチした場合、比較器１７２による比較結果は
比較された値同士が一致していることを示している。図
１８のクロックサイクルＴ１２がこの状態に対応する。
Ｉ７の命令アドレス出力完了後、ＰＣ部１１８が、制御
部１１２の制御のもとでラッチ１７４に保持されている
リピートブロックの次の命令であるＩ１０の命令のアド
レスをＪＡバス３２３を介してＩＡレジスタ１８１へ転
送すると、命令フェッチ部１０２は次にＩ１０の命令を
フェッチする。この場合、デクリメンタ１７７はＴＲＰ
Ｔ＿Ｃレジスタ１７５に保持されている値をデクリメン
トしない。

【０１１６】リピート処理最終命令情報はＩ７の命令の
実行に同期してパイプライン中で転送され、この情報に
基づき以下の処理が行われる。Ｅステージ４０３でのＩ
７の命令の実行開始前（クロックサイクルＴ１３）、Ｐ
Ｃ部１１８は、次に実行する命令のＰＣ値としてＩ１０
の命令のアドレスをラッチ１７４からＮＰＣ１９１へ転
送する。また、Ｅステージ４０３でＩ７の命令処理を完
了するクロックサイクルＴ１４で、制御部１１２はＰＳ
Ｗラッチ２２２のＲＰビット４３をゼロクリアする。こ
れで、リピート処理は完了したことになる。

【０１１７】リピート処理終了後、リピートブロックの
次の命令（Ｉ１０）の処理が行われる。Ｉ１０ａのＲＡ
ＣＨＩ命令は、アキュムレータＡ０３１に保持されて
いる値のビット８〜２３（Ａ０Ｈ）を１６ビットに丸
め、サチュレーション処理を行い、その結果を汎用レジ
スタＲ０１に書き込む命令である。この例では、Ｉ７
ｂのＭＡＣ命令とＩ１０のＲＡＣＨＩ命令とは演算ハー
ドウェア干渉を起こすので、クロックサイクルＴ１５で
のＩ７の命令のＥステージ４０６における処理終了後ク
ロックサイクルＴ１６でＩ１０の命令が実行される。

【０１１８】以上リピート処理最終命令がＩ７の命令で
ある例を示したが、リピート処理最終命令はこれに限定
されるものではなくリピートブロック内のどの命令であ
っても良い。たとえば、リピート処理最終命令はリピー
トブロックの開始命令Ｉ６であってもよいし、リピート
ブロックの最終命令Ｉ９であってもよい。さらに、リピ
ート処理最終命令はリピートブロック以外の命令であっ
ても良く、この命令は例えばリピートブロック内でサブ
ルーチンコールなどを行う場合のサブルーチン内の命令
であり得る。

【０１１９】なお、ロードに関しては、３命令分投機的
に発行され実行される。リピート処理中に、Ｅステージ
４０３でジャンプ命令が実行された場合には、リピート
関係の前処理に優先してジャンプ処理が行われる。この
際、第１演算部１１６のＡＬＵ１５３は生成したジャン
プ先アドレスをＪＡバス３２３に出力し、ＰＣ部１１８
のＮＰＣ１９１およびＩＡレジスタ１８１はＪＡバス３
２３上に出力されたそのジャンプ先アドレスを取り込
む。また、実行ステージジャンプ時には、ＰＣ部１１８
はラッチ１７９に保持されている値をＴＲＰＴ＿Ｃレジ
スタ１７５へ転送し、ＴＲＰＴ＿Ｃレジスタ１７５に保
持されていた先行更新情報をクリアする。ただし、リピ
ートブロックの最終命令でジャンプが起こった場合に
は、更新された情報をＲＰＴ＿Ｃレジスタ１８８に反映
させるため、ＰＣ部１１８はＴＲＰＴ＿Ｃレジスタ１７
５へのラッチ１７９に保持されている値の転送を行わな
い。

【０１２０】次にリピート処理中に外部割り込みを受け
付けた場合の処理について簡単に説明する。

【０１２１】この実施の形態１による情報処理装置は、
３２ビット命令の切れ目で外部割り込みを受け付けるこ
とができる。制御レジスタＣＲ０２１に保持されてい
るＰＳＷのＩＥビット４２が“１”の状態で外部割り込
みを検出すると、情報処理装置は割り込みを受け付け
る。割り込みを受け付けると、Ｅステージ４０３はハー
ドウェア的に１クロックサイクルの間ノーオペレーショ
ン状態となり、情報処理装置は、ハードウェア的に生成
される制御信号に基づいて１クロックサイクル割り込み
処理を行う。まず、ＰＣ部１１８は、割り込み処理の前
クロックサイクルにおいて、ＮＰＣ１９１に保持されて
いる次に実行する命令のＰＣ値をラッチ１９２を介して
ＥＰＣ１９４へ転送する。これは、割り込み処理復帰後
実行する命令のアドレスをＥＰＣ１９４に保持されてい
る値に戻すためである。割り込み処理サイクルでは以下
の処理を行う。ＰＣ部１１８は、ＥＰＣ１９４に保持さ
れている値をラッチ１９５を介してＢＰＣ１９６に待避
する。また、情報処理装置は、ＰＳＷラッチ２２２に保
持されている値をＤ１バス３１１を介して第１演算部１
１６のＢＰＳＷレジスタ１６８に待避する。その後、制
御部１１２のＰＳＷ部２２１は、ＰＳＷラッチ２２２を
ハードウェア的にゼロクリアする。そして、情報処理装
置は、仕様としてあらかじめ決まっている割り込み処理
で最初に実行する命令のアドレスをハードウェア的に生
成し、第１演算部１１６のＡＢラッチ１５２へ転送す
る。第１演算部１１６のＡＬＵ１５３は、ＡＢラッチ１
５２に保持されている値と０とを加算し、加算結果をＪ
Ａバス３２３に出力する。ＰＣ部１１８は、ＪＡバス３
２３上に出力されたその加算結果をＮＰＣ１９１および
ＩＡレジスタ１８１に取り込み、ジャンプ処理を行う。
割り込み処理ではＰＳＷラッチ２２２のＲＰビット４３
がゼロクリアされるので割り込み前に行われていたリピ
ート処理は中断される。第１演算部１１６のＢＰＳＷレ
ジスタ１６８は、割り込み前にリピート処理中であった
旨を示す情報を保持している。

【０１２２】この実施の形態１による情報処理装置は、
図１に示す制御レジスタと汎用レジスタと間の転送を行
う命令を備えており、割り込み処理を行う前に必要に応
じて割り込み処理ハンドラ内で、リピート関連の制御レ
ジスタに保持されている値をコンテキスト情報としてメ
モリに待避し、割り込み処理終了後に制御レジスタの内
容を割り込み処理以前の状態に復帰させることができ
る。制御レジスタに保持されている値を汎用レジスタへ
転送する場合には、制御レジスタからＳ３バス３０３上
に値が出力され、ＡＢラッチ１５２、ＡＬＵ１５３（ゼ
ロとの加算を行う）、セレクタ１５５およびＤ１バス３
１１を介してレジスタファイル１１５へ転送される。汎
用レジスタから制御レジスタへ転送する場合には、レジ
スタファイル１１５からＳ３バス３０３に復帰される値
が出力され、ＡＢラッチ１５２、ＡＬＵ１５３（ゼロと
の加算を行う）、セレクタ１５５およびＤ１バス３１１
を介して、各制御レジスタに書き込まれる。ＲＥＰ命令
実行時と同様、リピート関連の制御レジスタ更新時に
は、リピート制御に必要な関連リソースの更新も行われ
る。例えば、ＲＰＴ＿Ｃレジスタ１８８への書き込み時
には、ＴＲＰＴ＿Ｃレジスタ１７５へも同時に書き込ま
れる。また、ＲＰＴ＿Ｓレジスタ１８４やＲＰＴ＿Ｅレ
ジスタ１８６の更新時には、ラッチ１８５，１７４に保
持されている値も連動して更新される。

【０１２３】割り込み処理から復帰する場合は、情報処
理装置は割り込み処理前に待避したコンテキスト情報を
汎用レジスタ、制御レジスタ等へ復帰させた後、割り込
み処理からのリターン（ＲＴＥ）命令を実行する。以下
では、割り込み受け付け前にリピート処理中であった場
合を考える。ＲＴＥ命令実行前に、情報処理装置は、第
１演算部１１６のＢＰＳＷレジスタ１６８、ＰＣ部１１
８のＢＰＣ１９６、およびリピート関連の制御レジスタ
等に保持されている値を割り込み処理起動直後の状態に
復帰させる。この結果、ＢＰＳＷレジスタ１６８のＰＳ
ＷのＲＰビット４３に対応するビットは“１”になる。
この状態で、情報処理装置はＲＴＥ命令を実行する。Ｒ
ＴＥ命令の実行では以下の処理が行われる。ＰＣ部１１
８はＢＰＣ１９６に保持されている値をＳ３バス３０３
に出力し、第１演算部１１６のＡＢラッチ１５２はＳ３
バス３０３上に出力されたその値を取り込む。ＡＬＵ１
５３は、ＡＢラッチ１５２に保持されている値とゼロと
を加算し、加算結果をＪＡバス３２３に出力する。ＰＣ
部１１８はＪＡバス３２３上に出力されたその加算結果
をＮＰＣ１９１およびＩＡレジスタ１８１に取り込む。
その結果、情報処理装置はＢＰＣ１９６に保持されてい
たアドレス値へのジャンプ処理を行う。また、第１演算
部１１６は、ＢＰＳＷレジスタ１６８に保持されている
値をＴＰＳＷラッチ１６７を介して制御部１１２へ転送
し、ＰＳＷラッチ２２２はその値を取り込む。この結
果、ＰＳＷラッチ２２２のＲＰビット４３に１がセット
され、リピート処理が再開される。

【０１２４】このように、この実施の形態１による情報
処理装置は、リピート中に割り込み、トラップまたは例
外処理が起動されても、復帰後正しく中断されていたリ
ピート処理を再開できる。

【０１２５】上述のＲＥＰ命令は、リピート関連のパラ
メータ設定を１命令で実行できるので非常に使いやすい
が、その反面、実行ステージで各種リソースの設定を行
うので、ＲＥＰ命令実行時にすでにフェッチを終了して
しまう命令に関しては、命令フェッチ段階でのシーケン
ス制御ができないという欠点がある。従って、ＲＥＰ命
令使用時のリピートブロックの最小サイズや繰り返し回
数の最小値はパイプラインの構成や命令バッファ（命令
キュー）のサイズなどに依存しており、リピートブロッ
クの最小サイズや繰り返し回数の最小値には制限があ
る。例えば、上述のＲＥＰ命令では、上記したように、
リピートブロックが２つ以下の３２ビット命令から成る
場合、または、レジスタ番号Ｒｓｒｃ２により指定され
る値が“０”でレジスタ番号Ｒｓｒｃ１により指定され
る値が“２”以下の場合には、動作保証しないものとし
ている。

【０１２６】次に上述のものとは異なるリピート処理の
起動方法について簡単に説明する。この実施の形態１に
よる情報処理装置は、図２に示すＰＳＷのＲＰビット４
３をセットするＳＥＴＲＰ命令を備えている。図１９は
リピートブロック内の１命令しか実行しない場合の処理
例を示すタイミングチャート図である。図１９は、Ｉ５
の命令がＳＥＴＲＰ命令であり、Ｉ６〜Ｉ９の命令がリ
ピートブロックであり、Ｉ６の命令がリピート処理最終
命令である場合を示している。ＳＥＴＲＰ命令実行前
に、情報処理装置は、図１に示すＲＰＴ＿Ｓ，ＲＰＴ＿
Ｅ，ＲＰＴ＿Ｃ，ＲＰＴ＿Ｂをそれぞれ対応する制御レ
ジスタ等へ初期設定する転送命令を実行する。なお、Ｒ
ＰＴ＿Ｃはゼロに設定される。すなわち、情報処理装置
は、ＰＣ部１１８のＲＰＴ＿Ｃレジスタ１８８およびＴ
ＲＰＴ＿Ｃレジスタ１７５にゼロを書き込む。

【０１２７】命令デコード部１１９は、ＩＦステージ４
０１で命令がフェッチされた段階でその命令のプリデコ
ードを行い、その命令がＳＥＴＲＰ命令であるか否かを
判別する。そして、ＳＥＴＲＰ命令であるならばテンポ
ラリリピート（ＴＲＰ）ビットを“１”にセットする。
ＴＲＰビットは、制御部１１２内のラッチ（図示せず）
に保持されており、Ｅステージ４０３に先行してＩＦス
テージ４０１で管理される情報であり、ＰＳＷのＲＰビ
ット４３に対応している。このＴＲＰビットによって、
ＩＦステージによりリピート処理が行われるかどうかが
制御される。

【０１２８】ＴＲＰビットが“１”の状態になると、上
記のＲＥＰ命令と同様のハードウェアリピート（シーケ
ンス）制御が行われる。ＴＲＰＴ＿Ｃレジスタ１７５に
保持されている値がゼロであり、ＲＰＴ＿Ｂレジスタ１
７１に保持されている値とＩＡレジスタ１８１に保持さ
れている値とが一致した場合には、制御部１１２はＴＲ
Ｐビットをゼロクリアしリピート処理を終了する。

【０１２９】Ｅステージ４０３で管理しているＰＳＷラ
ッチ２２２のＲＰビット４３は、ＳＥＴＲＰ命令がＥス
テージ４０３で処理されるクロックサイクルＴ５でセッ
トされる。Ｅステージ４０３でジャンプが起こった場合
には、実行ステージで管理しているＰＳＷラッチ２２２
のＲＰビット４３の値がＴＲＰビットに書き込まれ、Ｅ
ステージ４０３での更新に先立ちＩＦステージ４０１で
更新され実行されなかった情報が取り消される。

【０１３０】ＳＥＴＲＰ命令を簡単に判別できるように
命令のエンコードをしておけば、プリデコードに要する
時間を短縮できる。また、パイプライン処理上の制約に
応じて、リピート関連の制御レジスタの設定をＳＥＴＲ
Ｐ命令の何命令前に設定完了しておけば良いかを規定す
れば良い。この実施の形態１では、ＳＥＴＲＰ命令の２
命令前までにリピート関連の制御レジスタの設定を完了
しておく必要がある。また、ＳＥＴＲＰ命令はＲＥＰ命
令と異なりフラグを設定するだけなので、必ずしもリピ
ートブロックの直前に実行する必要はない。パイプライ
ン処理としてタイミングが間に合うように、リピートブ
ロックの２命令以上前に実行するように制約を設けても
良い。ただし、設定をしてから条件判定によりリピート
ブロックの実行を行わない場合については、ＳＥＴＲＰ
命令の使用を禁止する等別途制約を設ける必要がある。

【０１３１】ＲＥＰ命令と異なり、ＳＥＴＲＰ命令で
は、図１に示すＲＰＴ＿Ｃ，ＲＰＴ＿Ｓ，ＲＰＴ＿Ｅお
よびＲＰＴ＿Ｂの４つの値を先行する命令で対応する制
御レジスタに初期設定しておく必要がある。ただし、同
一ルーチンを繰り返し呼び出す場合には、ＲＰＴ＿Ｓ、
ＲＰＴ＿ＥおよびＲＰＴ＿Ｂは毎回設定する必要はな
い。

【０１３２】上記したように、この実施の形態１による
情報処理装置は、実行される命令で特定されるオペレー
ションとは独立して、リピートブロック内でリピート処
理の終了を検出し、検出するとリピートブロックの途中
でリピート処理を終了し、リピートブロックの次の命令
に命令処理シーケンスを切り替える、ハードウェアによ
り実現した機能を備えている。従って、リピートブロッ
クを繰り返し処理する繰り返し回数がダイナミックに変
わり且つリピートブロックの途中でリピート処理を終了
する場合にも、同一のプログラムで高速にリピートブロ
ックを所定の繰り返し回数処理できる。例えば、上述の
ＲＥＰ命令を用いた積和演算の例で４回以上の積和を行
う場合でも、リピートブロックの処理を途中で終了する
ハードウェアにより実現された機能を有していないなら
ば、ロードの投機実行を許しても、繰り返し回数が４
ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３（ｎは１以上の整
数）の少なくとも４通りのいずれかであるかを条件判定
する必要がある。これら４つの場合についてそれぞれプ
ログラムが必要になる。また、３回以下の積和にも対応
するために、それに対応した条件判定およびプログラム
が必要になる。積和演算等の処理に関して演算ライブラ
リを準備する場合においても、繰り返し回数をパラメー
タとすると同様なことがいえる。

【０１３３】また、繰り返し回数が静的に設定される場
合にも、ロード処理の投機実行を行ってもよいならば、
例えば、上記式（１）に基づき４回以上積和演算する図
１６に示すようなプログラムを作成することが可能であ
り、繰り返し回数がダイナミックに指定される場合と同
様の効果を得ることができる。すなわち、コード効率を
上げると共にプログラムを簡素化してプログラムの開発
効率を上げることが可能である。

【０１３４】また、この実施の形態１による情報処理装
置は、リピートブロックが複数命令で構成される場合に
も、オーバーヘッドなくリピートブロックの途中でリピ
ート処理を終了できるので、上記の繰り返し回数の判定
が不要となり、且つ、１つのプログラムで任意回数の繰
り返しに対処できる。従って、条件判定、分岐のための
前処理／後処理によるオーバーヘッドがなくなり性能の
向上をはかることができるとともに、プログラムサイズ
を大幅に削減できる。特に、ディジタル信号処理におい
ては、繰り返し処理の占める割合が非常に多く、繰り返
し処理のコードサイズの削減は有効である。プログラム
をＲＯＭ化する場合にはプログラムのコード効率がチッ
プサイズに直接影響を及ぼすので、この実施の形態１に
よる情報処理装置はコスト削減にも大きく寄与する。ま
た、プログラムを簡素化することができるので、プログ
ラム開発の生産性を向上できるとともにバグの混入を低
減できるという効果もある。

【０１３５】この実施の形態１による情報処理装置は、
基本的に、リピートブロックを所定の繰り返し回数処理
するハードウェアにより実現されたリピート機能と、リ
ピートブロックの途中のリピート処理終了命令でリピー
ト処理を終了するとともに、リピートブロックの次の命
令に命令処理シーケンスを切り替える機能とを備えてい
ればよく、上記した構成に限定されるものではない。ど
のようなハードウェア構成を有していても同様の効果を
奏することができる。

【０１３６】また、この実施の形態１は、上記のものと
は異なるパイプライン処理構成のものに適用しても良い
し、ＶＬＩＷプロセッサではなく通常のプロセッサやＤ
ＳＰに適用しても良い。

【０１３７】さらに、ＲＥＰ命令やＳＥＴＲＰ命令のよ
うな、該当する命令の次の命令からリピート処理を開始
する命令を実行せずに、指定されたアドレスからリピー
ト処理を開始するように事前に設定しておくようにして
も良い。

【０１３８】上述のＲＥＰ命令では、リピートブロック
の命令数が２のｎ乗（ｎは整数）の場合に、レジスタ番
号Ｒｓｒｃ１，Ｒｓｒｃ２に設定する設定値の計算が単
純になるように、レジスタ番号Ｒｓｒｃ２に“リピート
ブロックの繰り返し回数−１”を、レジスタ番号Ｒｓｒ
ｃ１に“リピート処理の最終サイクルで実行するリピー
トブロック内の命令数−１”を設定しているが、これに
限定されるものではない。例えば、レジスタ番号Ｒｓｒ
ｃ２に“リピートブロックの繰り返し回数”を設定して
も良いし、レジスタ番号Ｒｓｒｃ１に“リピート処理の
最終サイクルで実行するリピートブロック内の命令数”
を設定してもよい。すなわち、ハードウェア的に計算で
き対応関係が明確であれば、いかなるリピート命令も実
現可能である。

【０１３９】リピート処理用に、フェッチした命令のア
ドレスと比較するための２つの比較器１８７，１７２が
独立して設けられているが、１つの比較器を設け、ＴＲ
ＰＴ＿Ｃレジスタ１７５に保持されている値が非ゼロで
ある場合には、比較器にフェッチした命令のアドレスを
ＲＰＴ＿Ｅレジスタ１８６に保持されている値とを比較
させ、ＴＲＰＴ＿Ｃレジスタ１７５に保持されている値
がゼロの場合には、比較器にフェッチした命令のアドレ
スをＲＰＴ＿Ｂレジスタ１７１に保持されている値とを
比較させるように切り替えるセレクタを設けてもよい。

【０１４０】リピートブロックの開始の直前でなく、２
命令以上前にリピート命令を実行するディレイドリピー
トを行うようにすれば（実施の形態６にて詳細に述べ
る）、リピートブロックのサイズの制約やリピート最終
命令アドレスの制約は限定される。この場合、リピート
ブロックに関する各種の設定値、その設定方法、その計
算方法等を変更すればよい。例えば、リピート命令をリ
ピートブロックの２命令前に実行するのであれば、レジ
スタ番号Ｒｓｒｃ１に“リピート処理の最終サイクルで
実行するリピートブロック内の命令数”を設定して同様
の計算を行えば、ＲＰＴ＿Ｂは計算できる。ＲＰＴ＿Ｅ
は、同様に、リピート命令のアドレスからの変位値を指
定することにより計算できる。また、ＲＰＴ＿Ｓは、ラ
ッチ１９２の出力ではなくインクリメンタ１９３の出力
を用いれば、ハードウェア量の増加なしに計算できる。
このようなディレイドリピート制御を行えば、リピート
ブロックの命令のフェッチ開始とリピート命令実行によ
るリピート関連の制御レジスタ等の設定とのパイプライ
ン処理による時間差が短くなる。従って、２命令前にリ
ピート命令を実行する場合、この実施の形態１による情
報処理装置では動作保証できなかった、リピートブロッ
クが２つの３２ビット命令から成る場合や、レジスタ番
号Ｒｓｒｃ２により指定される値が“０”でレジスタ番
号Ｒｓｒｃ１により指定される値が“２”の場合にも、
正しく動作できるようになる。

【０１４１】また、この実施の形態１による情報処理装
置は、複数レベルのリピート機能を備えていてもよい。

【０１４２】さらに、ダイナミックに変化し得る繰り返
し回数が設定できるようにレジスタで繰り返し回数を指
定するリピート命令の代わりに、レジスタ番号Ｒｓｒｃ
１，Ｒｓｒｃ２で設定する値に相当する値を即値データ
で設定するリピート命令を実装した場合、Ｒｓｒｃ１，
Ｒｓｒｃ２によるレジスタ設定が不要となり、さらにレ
ジスタ設定等のオーバヘッドが削減でき、リピート命令
の前処理を省略することができリピート処理を高速化で
きる。

【０１４３】実施の形態２．この発明の実施の形態２に
よる情報処理装置は、上記実施の形態１と異なり、リピ
ート処理最終命令の処理後、リピートブロックの次の命
令に命令処理シーケンスを切り替えずに、リピートブロ
ックの最終命令まで命令の実行を抑止するものである。
この実施の形態２による情報処理装置は、基本的には、
上記実施の形態１による情報処理装置とほぼ同一の構成
を有しており、以下では、その説明を省略し異なる部分
についてのみ説明する。

【０１４４】図２０はこの発明の実施の形態２による情
報処理装置が用いるＰＳＷの構成を示す図である。この
実施の形態２によるＰＳＷはＲＥビット６０１を備えて
いる点で上記実施の形態１によるものと相違する。ＲＥ
ビット６０１は、“１”の場合、リピート処理最終命令
の処理後であってリピートブロック最終命令までの命令
が処理中であることを示している。すなわち、“１”に
設定されたＲＥビット６０１は、リピート処理が完了し
ており、命令の実行を抑止する命令の処理中であること
を示している。実行開始時にＲＥビット６０１が“１”
である場合には、Ｅステージ４０３では、命令の実行は
行われない（ノーオペレーション）。

【０１４５】図２１はこの実施の形態２による情報処理
装置のＰＣ部１１８の構成を示すブロック図である。こ
の実施の形態２による情報処理装置のＰＣ部１１８は、
インクリメンタ１７３、ラッチ１７４を有していない点
が、上記実施の形態１によるＰＣ部１１８と異なる。ま
た、この実施の形態２によるＰＣ部１１８は、ラッチ１
７４からＮＰＣ６１１へ至る転送経路も有していない。

【０１４６】次に動作について説明する。以下では図１
６に示したプログラム例を実行する場合の動作について
説明する。図２２は図１６に示したプログラム実行時の
パイプライン処理を示すタイミングチャート図であり、
上記実施の形態１における図１８に相当する。なお、ク
ロックサイクルＴ１〜Ｔ９に相当する部分は図１７に示
したものと同一である。この実施の形態２が上記実施の
形態１と大きく異なる点は、リピート処理最終命令の処
理後、ＩＦステージ４０１でリピートブロックの次の命
令に命令処理シーケンスを切り替えずにリピートブロッ
クの最終命令まで命令の実行を抑止することである。

【０１４７】ＴＲＥビットは、制御部１１２内のレジス
タ等（図示せず）に保持されており、ＰＳＷのＲＥビッ
ト６０１に相当し、ＩＦステージ４０１で更新される。
制御部１１２に設けられたＰＳＷ部２２１のＰＳＷラッ
チ２２２のＲＰビット４３が“１”（リピート処理中）
であり且つＰＣ部１１８のＴＲＰＴ＿Ｃレジスタ１７５
に保持されている値が非ゼロである場合の処理は上記実
施の形態１と同じである。リピート処理中にＴＲＰＴ＿
Ｃレジスタ１７５に保持されている値がゼロである場
合、命令フェッチ部１０２がＩ７の命令をフェッチする
と、ＰＣ部１１８の比較器１７２は比較結果が一致した
旨を示す一致信号を制御部１１２へ送出する。図２２の
クロックサイクルＴ１２はこの状態を示している。制御
部１１２は、比較器１７２から一致信号を受信するとＴ
ＲＥビットを“１”にセットする。その後、命令フェッ
チ部１０２がＩ９の命令をフェッチする場合、比較器１
８７は比較結果が一致した旨を示す一致信号を制御部１
１２へ送出する。図２２のクロックサイクルＴ１４はこ
の状態を示している。制御部１１２は、比較器１８７か
ら一致信号を受信するとＴＲＥビットをゼロクリアす
る。リピートブロックの最終命令が、リピート処理最終
命令である場合すなわちＲＰＴ＿Ｅレジスタ１８６に保
持されている値とＲＰＴ＿Ｂレジスタ１７１に保持され
ている値とが同一の場合、２つの比較器１８７，１７２
は比較結果が一致した旨を示す一致信号を同時に制御部
１１２へ送出する。この場合、制御部１１２はＴＲＥビ
ットを“１”にセットしない。ＴＲＥビットの値は、命
令実行抑止情報として対応する命令コードに従ってパイ
プライン転送される。リピート処理最終命令の次の命令
からリピートブロックの最終命令までの処理の間、ＴＲ
Ｅビットの値は“１”のまま保持される。

【０１４８】Ｄステージ４０２では、命令実行抑止情報
が１の場合、情報処理装置は命令コードに依存せずノー
オペレーションの実行制御情報を生成し、Ｅステージ４
０３に発行する。

【０１４９】Ｅステージ４０３では、情報処理装置はリ
ピート処理最終命令の次の命令からリピートブロックの
最終命令まで命令の実行は行わない。リピート処理最終
命令情報およびリピートブロック最終命令情報は、上記
実施の形態１と同様、パイプライン転送される。リピー
ト処理最終命令実行時、リピート処理最終命令がリピー
トブロック最終命令でないならば、制御部１１２はＰＳ
Ｗラッチ２２２に保持されているＰＳＷのＲＥビット６
０１を“１”に設定する。ＲＥビット６０１が“１”の
状態でリピートブロック最終命令が実行されると、制御
部１１２はＰＳＷのＲＥビット６０１をゼロクリアす
る。リピート処理最終命令がリピートブロック最終命令
である場合には、制御部１１２はＰＳＷのＲＥビット６
０１をセットすることなくリピート処理を終了する。ま
た、ＰＣ部１１８は、上記実施の形態１と同様に、ＲＰ
Ｔ＿Ｃレジスタ１８８の内容を更新する。

【０１５０】リピート処理最終命令処理開始時、ならび
に、ＰＳＷのＲＥビット６０１が“１”の状態でリピー
トブロック最終命令の処理開始時、ＰＣ部１１８のＮＰ
Ｃ６１１の内容は、シーケンシャルに命令を実行する場
合と同様に、インクリメンタ１９３でインクリメントさ
れたアドレスに更新される。ＲＥビット６０１が“１”
の状態でリピートブロック最終命令の処理開始時には、
上記実施の形態１と同様、ＰＣ部１１８はラッチ１８５
に保持されている値をＮＰＣ６１１に書き込む。

【０１５１】Ｅステージジャンプ時には、ＴＲＥビット
の値は、Ｅステージで管理しているＰＳＷのＲＥビット
６０１の情報に基づき更新され、ＴＲＥビットの初期設
定が行われる。

【０１５２】上記したように、この実施の形態２による
情報処理装置は、Ｄステージ４０２で実行抑止対象の命
令のノーオペレーション化を行うが、実行の抑止は、Ｄ
ステージ４０２に限定されずＥステージ４０３以前のど
のパイプラインステージで行っても良い。ユーザから見
えるハードウェアリソース（汎用レジスタ、アキュムレ
ータ、制御レジスタやメモリの値）の更新さえ行われな
ければ、どのパイプラインステージで実行抑止対象の命
令のノーオペレーション化が行われても良い。また、Ｄ
ステージ４０２で実行抑止対象の命令のノーオペレーシ
ョン化を行う代わりに、命令のフェッチ自体を抑止して
も良いし、命令フェッチを行いフェッチした命令を特定
の命令コードに置き換えてもよい。命令フェッチアドレ
スを含めＰＣ値が正しく管理されるように制御されさえ
すればよい。例えば、フェッチした命令をＮＯＰ命令の
並列実行コードに置き換えれば、特別なノーオペレーシ
ョン化の処理は必要なくなる。

【０１５３】また、Ｅステージ４０３において実行抑止
対象の命令のノーオペレーション化を行っても良い。Ｅ
ステージ４０３で実行抑止判定を行う場合には、命令実
行抑止情報のパイプライン転送は必須ではない。ただ
し、シーケンシャルに実行する２命令等の命令デコード
に複数クロックサイクルを要する場合もあるので、無駄
なクロックサイクルが増える可能性がある。

【０１５４】ＲＥビット６０１は、実行抑止中に外部割
り込み等を受け付ける場合にも正しく処理が復帰できる
ように、ＰＳＷに割り付けられている。従って、リピー
ト処理最終命令実行後からリピートブロック最終命令の
実行後までの間割り込みを受け付けないような制御を行
えば、ＲＥビット６０１は不要である。

【０１５５】以上のように、この実施の形態２による情
報処理装置は、上記実施の形態１と異なり、リピート処
理最終命令の処理後、リピートブロックの次の命令に命
令処理シーケンスを切り替えずに、リピートブロックの
最終命令まで命令の実行を抑止するものであるが、上記
実施の形態１によるものと同様な効果を奏する。すなわ
ち、繰り返し回数がダイナミックに変化する場合の繰り
返し処理において、条件判定、分岐のための前処理／後
処理によるオーバーヘッドをなくし性能の向上をはかる
ことができるとともに、プログラムサイズを大幅に削減
できる。従って、プログラムをＲＯＭ化する場合のコス
トも削減できるうえに、プログラム開発の生産性を向上
することができる。

【０１５６】さらに、この実施の形態２による情報処理
装置のＰＣ部１１８は、図１０に示すインクリメンタ１
７３やラッチ１７４を備えていないので、上記実施の形
態１に比べさらに少ないコストで前述の効果を得ること
ができる。ただし、この実施の形態２による情報処理装
置は、実行抑止対象の命令に関してもパイプライン処理
を行うので、上記実施の形態１の場合に比べて多少無駄
なクロックサイクルが生じる。

【０１５７】実施の形態３．この発明の実施の形態３に
よる情報処理装置は、上記実施の形態１と異なり、リピ
ート処理最終命令の処理後、ＩＦステージ４０１ではな
くＥステージ４０３でリピートブロックの次の命令に命
令処理シーケンスを切り替えるものである。この実施の
形態３による情報処理装置は、基本的には、上記実施の
形態１による情報処理装置とほぼ同一の構成を有してお
り、以下では、その説明を省略し異なる部分についての
み説明する。

【０１５８】なお、この実施の形態３による情報処理装
置のＰＣ処理部１１８は図１０に示すものと同一の構成
を有する。

【０１５９】次に動作について説明する。以下では図１
６に示したプログラム例を実行する場合の動作について
説明する。図２３は図１６に示したプログラム実行時の
パイプライン処理を示すタイミングチャート図であり、
上記実施の形態１における図１８に相当する。なお、ク
ロックサイクルＴ１〜Ｔ９に相当する部分は図１７に示
したものと同一である。この実施の形態３が上記実施の
形態１と異なる点は、リピート処理最終命令の処理後の
リピートブロックの次の命令への命令処理シーケンスの
切り替えを、ＩＦステージ４０１ではなくＥステージ４
０３で行うことにある。

【０１６０】ＲＥＰ命令の処理およびリピート中の処理
は、ＩＦステージ４０１におけるＩ７の命令のフェッチ
後Ｉ１０の命令のフェッチを開始せず、シーケンシャル
な命令フェッチを継続することを除いて、上記実施の形
態１とまったく同様に行われる。また、この実施の形態
３による情報処理装置は、上記実施の形態１と同じよう
に、ＮＰＣ１９１の更新を制御する。さらに、この実施
の形態３による情報処理装置は、Ｉ７の命令実行開始時
に上記実施の形態１と同一の制御を行う。情報処理装置
は、また、サブルーチンコール時の戻り先アドレスとし
て、ＮＰＣ１９１に保持されている値を参照する。従っ
て、実施の形態３による情報処理装置は、上記実施の形
態１による情報処理装置と同様に、Ｉ７の命令がサブル
ーチンコールを行う命令を含む場合でも、Ｉ１０の命令
のアドレスを戻り先アドレスとして参照することができ
る。

【０１６１】この実施の形態３の情報処理装置は、Ｉ７
の命令のＥステージ４０３での実行時（図２３のクロッ
クサイクルＴ１４）に、リピートブロックの次の命令で
あるＩ１０の命令へのジャンプ処理を行う。実行される
命令で特定されるオペレーションとは独立して、制御部
１１２は、リピート処理最終命令情報に基づき、ハード
ウェア的にジャンプ処理のための制御信号を生成する。
クロックサイクルＴ１４において、ＰＣ部１１８は、ラ
ッチ１７４に保持されているＩ１０の命令のアドレスを
ＪＡバス３２３を介してＩＡレジスタ１８１およびＮＰ
Ｃ１９１へ転送し、ジャンプ処理を行う。リピート処理
最終命令の実行に複数クロックサイクルを要する場合に
は、情報処理装置はその最終クロックサイクルでジャン
プ処理を行う。

【０１６２】ただし、リピート処理最終命令がリピート
ブロックの最終命令である場合には、この実施の形態３
による情報処理装置は単にリピートブロックの次の命令
を実行すれば良い。無駄なオーバーヘッド発生を抑止す
るため、情報処理装置はこの場合にはＥステージ４０３
でのジャンプ処理を行わない。なお、この実施の形態３
による情報処理装置は、上記実施の形態１とは異なり、
ＴＲＰＴ＿Ｃレジスタ１７５の内容がゼロであっても命
令フェッチアドレスがＲＰＴ＿Ｅレジスタ１８６の内容
と一致した場合、リピートブロック最終命令情報として
一致した情報を出力するように制御する。情報処理装置
は、実行する命令がリピート処理最終命令であることを
示すリピート処理最終命令情報と、実行する命令がリピ
ートブロック最終命令であることを示すリピートブロッ
ク最終命令情報とに基づき、リピート処理最終命令がリ
ピートブロックの最終命令であるか否かを判定し、そう
である場合には、単にリピートブロックの次の命令を実
行する。

【０１６３】リピート処理最終命令がＥステージ４０３
でジャンプ処理を行う命令である場合には、情報処理装
置は、命令実行に伴うジャンプ処理を優先し、リピート
処理に関するジャンプ処理は行わない。

【０１６４】以上のように、この発明の実施の形態３に
よる情報処理装置は、ＩＦステージ４０１ではなくＥス
テージ４０３でリピート処理最終命令実行後の命令処理
シーケンスの切り替え（リピートブロックの次の命令へ
のジャンプ）を行うが、上記実施の形態１と同じ効果を
奏することができる。すなわち、繰り返し回数がダイナ
ミックに変化するとともにリピートブロックの途中でリ
ピート処理を終了する場合において、条件判定、分岐の
ための前処理／後処理によるオーバーヘッドをなくし性
能の向上をはかることができるとともに、プログラムサ
イズを大幅に削減できる。従って、プログラムをＲＯＭ
化する場合のコストも削減できるうえに、プログラム開
発の生産性を向上することができる。

【０１６５】なお、リピート処理最終命令としてサブル
ーチンコール命令を用いることを禁止すれば、ラッチ１
７４からＮＰＣ１９１へ至る転送経路は不要である。

【０１６６】また、ＲＰＴ＿Ｅレジスタ１８６に保持さ
れている値を１インクリメントするために専用のインク
リメンタ１７３をＰＣ部１１８に設けているが、インク
リメンタ１７３の代わりに既存のリソースを使用してハ
ードウェアリソースを削減することも可能である。この
場合、性能およびハードウェアコストを考慮して、ハー
ドウェア構成や制御方法を決定することが好ましい。た
だし、そのハードウェアリソースを実行時に使用する命
令は、リピート処理最終命令として実行を禁止する必要
がある。

【０１６７】なお、図２３に示す例では、ＩＦステージ
４０１においてＩ８以降の命令のフェッチは継続して行
われているが、これらは無駄なフェッチであるので、Ｉ
８以降の命令フェッチを抑止するように制御しても良
い。

【０１６８】実施の形態４．この発明の実施の形態４に
よる情報処理装置は、上記実施の形態３と同様に、リピ
ート処理最終命令の処理後、リピートブロックの次の命
令に命令処理シーケンスをＩＦステージ４０１ではなく
Ｅステージ４０３で切り替えるが、リピートに関するジ
ャンプ処理をリピート処理最終命令の実行時に行うので
はなく、実行後の次のクロックサイクルで行うものであ
る。この実施の形態４による情報処理装置は、基本的に
は、上記実施の形態１による情報処理装置と同一の構成
を有しており、以下では、その説明を省略し異なる部分
についてのみ説明する。

【０１６９】なお、この実施の形態４による情報処理装
置のＰＣ処理部１１８は図２１に示すものと同一の構成
を有する。

【０１７０】次に動作について説明する。以下では図１
６に示したプログラム例を実行する場合の動作について
説明する。図２４は図１６に示したプログラム実行時の
パイプライン処理を示すタイミングチャート図であり、
上記実施の形態１における図１８に相当する。なお、ク
ロックサイクルＴ１〜Ｔ９に相当する部分は図１７に示
したものと同一である。上記したように、この実施の形
態４による情報処理装置は、上記実施の形態３と同様
に、リピート処理最終命令処理後のリピートブロックの
次の命令へのシーケンス切り替えをＥステージ４０３で
行う。上記実施の形態３と異なる点は、リピートに関す
るジャンプ処理をリピート処理最終命令の実行時に行う
のではなく、実行後の次のクロックサイクルで行うこと
にある。

【０１７１】図２４のクロックサイクルＴ１４でＩ７の
リピート処理最終命令が実行される。図２４において、
“（ｊｍｐ）”はリピートブロックの次の命令へのジャ
ンプ処理を示している。クロックサイクルＴ１４におい
て、制御部１１２は、実行される命令で特定されるオペ
レーションとは独立して、リピート処理最終命令情報に
基づき、ハードウェア的にリピートブロックの次の命令
へのジャンプ処理を行うための制御信号を生成し、クロ
ックサイクルＴ１５において、情報処理装置はジャンプ
処理を行う。クロックサイクルＴ１５において、ＰＣ部
１１８はＲＰＴ＿Ｅレジスタ１８６に保持されている値
をＳ３バス３０３へ出力し、第１演算部１１６のＡＡラ
ッチ１５１はＳ３バス３０３上に出力されたその値を取
り込む。また、第１演算部１１６のＡＢラッチ１５２に
は１がセットされる。ＡＬＵ１５３はＡＡラッチ１５１
およびＡＢラッチ１５２に保持されている値からリピー
トブロックの次の命令のアドレスを生成し、このアドレ
スをＪＡバス３２３へ出力し、ＰＣ部１１８はＪＡバス
３２３上に出力されたそのアドレスをＩＡレジスタ１８
１およびＮＰＣ６１１に取り込む。この結果、情報処理
装置はジャンプ処理を行う。

【０１７２】ただし、リピート処理最終命令がリピート
ブロックの最終命令である場合には、この実施の形態４
による情報処理装置は単にリピートブロックの次の命令
を実行するだけで良い。無駄なオーバーヘッド発生を抑
止するため、情報処理装置は、この場合、Ｅステージ４
０３でのジャンプ処理を行わない。なお、この実施の形
態４による情報処理装置は、上記実施の形態３と同様
に、ＴＲＰＴ＿Ｃレジスタ１７５の内容がゼロであって
も命令フェッチアドレスがＲＰＴ＿Ｅレジスタ１８６の
内容と一致した場合、リピートブロック最終命令情報と
して一致した情報を出力するように制御する。情報処理
装置は、実行する命令がリピート処理最終命令であるこ
とを示すリピート処理最終命令情報と、実行する命令が
リピートブロック最終命令であることを示すリピートブ
ロック最終命令情報とに基づき、リピート処理最終命令
がリピートブロックの最終命令であるか否かを判定する
ことができる。

【０１７３】リピート処理最終命令がＥステージ４０３
でジャンプ処理を行う命令である場合、この実施の形態
４による情報処理装置は、命令実行に伴うジャンプ処理
を優先しリピート処理に関するジャンプ処理を行わな
い。

【０１７４】上記したように、この実施の形態４による
情報処理装置のＰＣ部１１８は図２１に示す構成を有し
ており、図１０に示すインクリメンタ１７３を備えてい
ない。従って、この実施の形態４による情報処理装置
は、リピート処理最終命令としてサブルーチンコール命
令を実行することはできない。図２４において、Ｉ７の
リピート処理最終命令実行時のＮＰＣ値は、Ｉ１０では
なくＩ８の命令のアドレスとなっている。それ故、リピ
ート処理最終命令としてサブルーチンコール命令を実行
できるようにする場合には、ＰＣ部１１８にインクリメ
ンタを追加すればよい。

【０１７５】以上のように、この発明の実施の形態４に
よる情報処理装置は、ＩＦステージ４０１ではなくＥス
テージ４０３でリピート処理最終命令実行後の命令処理
シーケンスの切り替え（リピートブロックの次の命令へ
のジャンプ）を行い、さらに、リピートに関するジャン
プ処理をリピート処理最終命令の実行時に行うのではな
く、実行後の次のクロックサイクルで行うものである
が、上記実施の形態１と同じ効果を奏することができ
る。すなわち、繰り返し回数がダイナミックに変化する
とともにリピートブロックの途中でリピート処理を終了
する場合において、条件判定、分岐のための前処理／後
処理によるオーバーヘッドをなくし性能の向上をはかる
ことができるとともに、プログラムサイズを大幅に削減
できる。従って、プログラムをＲＯＭ化する場合のコス
トも削減できるうえに、プログラム開発の生産性を向上
することができる。

【０１７６】実施の形態５．この発明の実施の形態５に
よる情報処理装置は、上記実施の形態１〜４に示したよ
うなリピートブロックの最終処理サイクルでのリピート
処理終了判定をアドレスに基づいて行うのではなく、リ
ピートブロックの最終処理サイクルでの処理終了判定を
リピートブロックで実行される命令数（以下実行命令数
と称する）に基づいて行うものである。この実施の形態
５による情報処理装置は、基本的には、上記実施の形態
１による情報処理装置と同一の構成を有しており、以下
では、その説明を省略し異なる部分についてのみ説明す
る。

【０１７７】図２５はこの実施の形態５による情報処理
装置のリピート関連の制御レジスタを示す図である。図
２５と図１との比較からわかるように、この実施の形態
５による制御レジスタＣＲ６７０１はＲＰＴ＿Ｂの代
わりに“リピートブロックの最終リピートサイクルで実
行する命令数−１”に等しい初期値に設定されるＲＰＴ
＿ＢＣを保持している。すなわち、この実施の形態５に
よる情報処理装置は、アドレスではなく実行命令数に基
づいてリピート処理の終了を判定する。

【０１７８】図２６はこの実施の形態５による情報処理
装置のＰＣ部１１８の構成を示すブロック図である。図
に示すように、ＰＣ部１１８は、上記実施の形態１によ
るものとは異なり、図１０に示すＲＰＴ＿Ｂレジスタ１
７１関連のハードウェアを備えていない。図２６におい
て、７１１はＲＰＴ＿ＢＣを保持するＲＰＴ＿ＢＣレジ
スタであり、７１３はラッチ７１２を介して入力された
ＲＰＴ＿ＢＣレジスタ７１１に保持されている値を１デ
クリメントするデクリメンタ（ＤＥＣ）であり、７１４
はＩＦステージ４０１でＲＰＴ＿ＢＣを先行して更新す
るためにＲＰＴ＿ＢＣを保持するＴＲＰＴ＿ＢＣレジス
タであり、７１６はラッチ７１５を介して入力されたＴ
ＲＰＴ＿ＢＣレジスタ７１４に保持されている値を１デ
クリメントするデクリメンタ（ＤＥＣ）である。ＰＣ部
１１８は、１命令毎にＲＰＴ＿ＢＣを更新するため、Ｉ
Ｆステージ４０１でのＲＰＴ＿ＢＣ更新用とＥステージ
４０３でのＲＰＴ＿ＢＣ更新用に独立した２つのデクリ
メンタ７１３，７１６を備えている。また、７１７はＴ
ＲＰＴ＿ＢＣレジスタ７１４に保持されている値がゼロ
になったことを検出するゼロ検出回路（ＺＥＲＯ）であ
る。ＰＣ部１１８は、また、ジャンプが起こった際にパ
イプラインの前段での前処理をキャンセルして初期化す
るために、ラッチ７１８を介してＲＰＴ＿ＢＣレジスタ
７１１からＴＲＰＴ＿ＢＣレジスタ７１４へ至る転送経
路を備えている。なお、カウント手段は、ＴＲＰＴ＿Ｂ
Ｃレジスタ７１４、ラッチ７１５およびデクリメンタ７
１６からなる。また、第１カウント手段は、ＴＲＰＴ＿
Ｃレジスタ１７５、ラッチ１７６およびデクリメンタ１
７７からなり、第２カウント手段は、ＴＲＰＴ＿ＢＣレ
ジスタ７１４、ラッチ７１５およびデクリメンタ７１６
からなる。

【０１７９】また、ＰＣ部１１８は、次に実行する命令
のＰＣ値を保持するラッチ１９２からＪＡバス３２３へ
至る出力経路と、ＪＡバス３２３からＲＰＴ＿Ｓレジス
タ１８４へ至る転送経路とを備えている。

【０１８０】次に動作について説明する。図２７および
図２８は、図１６に示したプログラム実行時のパイプラ
イン処理を示すタイミングチャート図であり、上記実施
の形態１の図１７および図１８に相当する。上記したよ
うに、この実施の形態５による情報処理装置は、上記実
施の形態１〜４と異なり、実行命令数に基づきリピート
ブロックの最終処理サイクルでのリピート処理終了判定
を行う。

【０１８１】この実施の形態５による情報処理装置は、
上記実施の形態１と同様に、図１６に示すＩ５のＲＥＰ
命令を２クロックサイクルかけて実行する。情報処理装
置は、第１クロックサイクルにおいて、図２５に示すＲ
ＰＴ＿ＥおよびＲＰＴ＿Ｃを設定し、第２クロックサイ
クルにおいて、図２５に示すＲＰＴ＿ＢＣ、ＲＰＴ＿Ｓ
および図２に示すＰＳＷのＲＰビット４３を設定する
（物理的なレジスタでなく論理的な制御レジスタを示し
ている）。

【０１８２】情報処理装置は、上記実施の形態１と同様
に、第１クロックサイクルの処理を行う。第２クロック
サイクルでは、Ｉ５のＲＥＰ命令のレジスタ番号Ｒｓｒ
ｃ１で指定される汎用レジスタＲ１１１２に保持され
ている値が、Ｓ２バス３０２、ラッチ１６９、セレクタ
１５５、Ｄ１バス３１１を介して、ＲＰＴ＿ＢＣレジス
タ７１１およびＴＲＰＴ＿ＢＣレジスタ７１４へ転送さ
れ、さらにその後、ＲＰＴ＿ＢＣレジスタ７１１の値が
ラッチ７１８へ転送される。上記処理と並行して、ＰＣ
部１１８は、リピートブロックの先頭の命令のアドレス
となるＲＥＰ命令の次の命令のアドレスを、ＮＰＣ１９
１からラッチ１９２およびＪＡバス３２３を介してＲＰ
Ｔ＿Ｓレジスタ１８４へ転送し、さらにその後、ラッチ
１８５へ転送する。また、制御部１１２は、ＰＳＷラッ
チ２２２のＲＰビット４３を“１”に設定する。

【０１８３】情報処理装置は、ＴＲＰＴ＿Ｃレジスタ１
７５に保持されている値がゼロになるまで、上記実施の
形態１とまったく同じ処理を行う。ＴＲＰＴ＿Ｃレジス
タ１７５に保持されている値がゼロになると、その後、
命令フェッチ部１０２が１命令フェッチする毎に、デク
リメンタ７１６はＴＲＰＴ＿ＢＣレジスタ７１４に保持
されている値を１デクリメントする。そして、ＴＲＰＴ
＿ＢＣレジスタ７１４に保持されている値がゼロになる
と、制御部１１２は命令処理シーケシスの切り替えを行
う。すなわち、制御部１１２は、Ｉ７の命令フェッチ後
Ｉ１０の命令のフェッチを行うようにＰＣ部１１８を制
御する。情報処理装置は、上記実施の形態１とまったく
同じように、命令処理シーケンスの切り替えを行う。Ｔ
ＲＰＴ＿Ｃレジスタ１７５に保持されている値がゼロの
状態でフェッチされた命令に関しては、リピートブロッ
クの最終処理サイクルであることを示している情報が命
令のパイプライン処理に同期して転送される。Ｅステー
ジ４０３では、リピートブロックの最終処理サイクル
中、１命令の実行が完了する毎に、ＲＰＴ＿ＢＣレジス
タ７１１に保持されている値のデクリメントが行われ
る。ただし、Ｉ７のリピート処理最終命令処理時にはそ
のデクリメントは行われない。制御部１１２は、Ｉ７の
リピート処理最終命令処理時にＰＳＷラッチ２２２のＲ
Ｐビット４３をゼロクリアする。

【０１８４】Ｅステージ４０３でジャンプが起こった際
には、ＰＣ部１１８は、ＲＰＴ＿ＢＣレジスタ７１１に
保持されている値をラッチ７１８を介してＴＲＰＴ＿Ｂ
Ｃレジスタ７１４へ転送する。

【０１８５】以上のように、この発明の実施の形態５に
よる情報処理装置は、上記実施の形態１〜４とは異な
り、リピートブロックの最終処理サイクルでのリピート
処理終了判定をアドレスではなく実行命令数に基づいて
行うものであるが、上記実施の形態１と同じ効果を奏す
ることができる。すなわち、繰り返し回数がダイナミッ
クに変化するとともにリピートブロックの途中でリピー
ト処理を終了する場合において、条件判定、分岐のため
の前処理／後処理によるオーバーヘッドをなくし性能の
向上をはかることができるとともに、プログラムサイズ
を大幅に削減できる。従って、プログラムをＲＯＭ化す
る場合のコストも削減できるうえに、プログラム開発の
生産性を向上することができる。ただし、この実施の形
態５による情報処理装置は、リピートブロックの最終処
理サイクルでのリピート処理終了判定を実行命令数に基
づいて行うので、最後にリピートブロックの先頭の命令
のアドレスに戻ってからリピート処理終了命令を実行す
るまでの間（ＲＰＴ＿Ｃレジスタ１８８に保持されてい
る値がゼロの状態）に条件分岐命令がある等、リピート
ブロックの最終処理サイクルで実行される命令数がダイ
ナミックに変化するような場合には適用できない。従っ
て、この実施の形態５による情報処理装置のこのような
状況での使用は禁止する必要がある。

【０１８６】なお、この実施の形態５による情報処理装
置は、リピートブロックの最終処理サイクルであるか否
かをＥステージ４０３で判定してもよい。この場合、情
報のパイプライン転送は不要である。

【０１８７】また、この実施の形態５による情報処理装
置は、ＩＦステージ４０１でのＲＰＴ＿ＢＣ更新用とＥ
ステージ４０３でのＲＰＴ＿ＢＣ更新用に独立した２つ
のデクリメンタを備えている代わりに、ＩＦステージ４
０１でのＲＰＴ＿ＢＣ更新用に１つのデクリメンタを備
え、ＴＲＰＴ＿ＢＣレジスタ７１４に保持されている値
をＲＰＴ＿ＢＣレジスタ７１１へパイプライン転送して
もよい。

【０１８８】さらに、この実施の形態５による情報処理
装置は、ＲＰＴ＿ＢＣを所定の設定値からデクリメント
する代わりに、ゼロからインクリメントするようにして
所定の設定値との一致判定を行うような制御方法を用い
てもよい。

【０１８９】実施の形態６．この発明の実施の形態６に
よる情報処理装置は、リピート処理中に実行される命令
数（すなわち実行命令数）のみに基づきリピート処理終
了判定を行うとともに、リピートブロックを処理するた
めに、リピートブロックの開始直前にリピート命令を実
行するのではなく、リピートブロックの２命令以上前に
設けたディレイドリピート命令（遅延リピート）を実行
するものである。この実施の形態６による情報処理装置
は、基本的には、上記実施の形態１による情報処理装置
と同一の構成を有しており、以下では、その説明を省略
し異なる部分についてのみ説明する。

【０１９０】図２９はこの実施の形態６による情報処理
装置のリピート関連の制御レジスタを示す図である。図
２９と図１との比較からわかるように、この実施の形態
６による情報処理装置は、制御レジスタＣＲ６（ＲＰＴ
＿Ｂ）を有していない。制御レジスタＣＲ７８０１
は、“リピート処理中に実行される命令数”に相当する
ＲＰＴ＿Ｃを保持する。この実行命令数は３２ビット命
令を１命令としてカウントされる。ＲＰＴ＿Ｃは、リピ
ート処理開始時に実行される総実行命令数に設定され、
リピート処理中に１命令実行毎に１デクリメントされ
る。ＲＰＴ＿Ｃがゼロになるとリピート処理は終了す
る。

【０１９１】図３０はこの実施の形態６による情報処理
装置のＰＣ部１１８の構成を示すブロック図である。図
に示すように、ＰＣ部１１８は、上記実施の形態１によ
るものとは異なり、図１０に示すＲＰＴ＿Ｂレジスタ１
７１関連のハードウェアを有していない。さらに、ＲＰ
Ｔ＿Ｃレジスタ関連のハードウェア構成は上記実施の形
態１によるものとは大きく異なる。図３０において、８
１３はラッチ８１２を介して入力されたＲＰＴ＿Ｃレジ
スタ８１１に保持されている値を１デクリメントするデ
クリメンタ（ＤＥＣ）であり、８１４はＩＦステージ４
０１でカウント値ＲＰＴ＿Ｃを先行して更新するために
ＲＰＴ＿Ｃを保持するＴＲＰＴ＿Ｃレジスタであり、８
１６はラッチ８１５を介して入力されたＴＲＰＴ＿Ｃレ
ジスタ８１４に保持されている値を１デクリメントする
デクリメンタ（ＤＥＣ）である。ＰＣ部１１８は、１命
令毎にＲＰＴ＿Ｃを更新するため、ＩＦステージ４０１
でのＲＰＴ＿Ｃ更新用とＥステージ４０３でのＲＰＴ＿
Ｃ更新用に独立した２つのデクリメンタ８１３，８１６
を備えている。また、８１７はＴＲＰＴ＿Ｃレジスタ８
１４に保持されている値が１になったことを検出する１
検出回路（ＯＮＥ）である。また、ジャンプが起こった
際にパイプラインの前段での前処理をキャンセルして初
期化するために、ＰＣ部１１８は、ラッチ８１８を介し
てＲＰＴ＿Ｃレジスタ８１１からＴＲＰＴ＿Ｃレジスタ
８１４へ至る転送経路を備えている。また、ＲＰＴ＿Ｃ
レジスタ８１１およびＴＲＰＴ＿Ｃレジスタ８１４にＤ
１バス３１１からの転送経路が設けられている。

【０１９２】次に動作について説明する。図３１および
図３２はこの実施の形態６による情報処理装置のディレ
イドリピート命令の２つの例“ＤＲＥＰＲｓｒｃ，ｄ
ｉｓｐ１６”および“ＤＲＥＰＩｉｍｍ８，ｄｉｓｐ１
６”の命令フォーマットをそれぞれ示す図である。これ
らの命令はロングフォーマットの命令である。これらの
図において、８３１，８３６はＦＭビットであり、８３
２，８３７はオペレーションコードであり、８３３は予
約ビットであり、８３４（Ｒｓｒｃ）はリピートブロッ
ク中の実行命令数（実行される３２ビット命令の数）を
保持するレジスタを指定するレジスタ番号であり、８３
８（ｉｍｍ８）はリピートブロック中の実行命令数を示
す８ビットの即値データであり、８３５，８３９（ｄｉ
ｓｐ１６）はリピートブロック最終命令のアドレスのリ
ピート命令のアドレスからの変位値である。

【０１９３】ディレイドリピート命令は、リピート処理
の開始に関して１命令遅延した制御を行う命令である。
ディレイドリピート命令の次々命令からリピートブロッ
クが始まる。ディレイドリピート命令の次の命令は、デ
ィレイドリピート命令実行後必ず実行されるものとす
る。すなわち、外部割り込み要求がアサートされてお
り、割り込み受け付け可能状態（図２に示すＰＳＷのＩ
Ｅビット４２が“１”の場合）であっても、情報処理装
置は、割り込みの受け付けを抑止する。また、ディレイ
ドリピート命令直後の命令は命令処理シーケンスを切り
替えるジャンプ命令等であってはならないし、リピート
ブロックは２命令以上の命令を含んでいなければならな
い。しかしながら、リピートブロック内の実行命令数が
１であっても、情報処理装置は正しくリピート処理を行
える。

【０１９４】図３３は図１６に示したものと同じく上記
式（１）に従って積和演算を行うアセンブラで記述され
ており、ＤＲＥＰ命令を含むプログラム例を示す図であ
る。汎用レジスタＲ１０１１は積和演算回数Ｎを保持
しており、汎用レジスタＲ８９および汎用レジスタＲ９
１０は積和対象の２つの配列の先頭Ａ［０］，Ｂ
［０］のアドレスをそれぞれ保持している。Ｉ１ａ〜Ｉ
３の命令が前処理およびリピート命令であり、Ｉ４〜Ｉ
７の命令がリピートブロックである。リピートブロック
の開始命令であるＩ４の２命令前でＤＲＥＰ命令が実行
される。

【０１９５】図３４および図３５はこの実施の形態６に
よるリピート処理中のパイプライン処理を示すタイミン
グチャート図である。これら２つの図は連続した図であ
り、わかりやすいようにクロックサイクルＴ９およびＴ
１０は重複して示している。図の上部４行は各パイプラ
インステージの処理を示しており、残りの下部はリピー
ト処理に関係するレジスタに保持されている値や信号の
値を示している。また、簡単のため、各命令およびアド
レスをＩ２等命令の仮称で示している。“ＩＡ＝＝ＲＰ
Ｔ＿Ｅ”は比較器１８７の比較結果を示しており、“Ｔ
ＲＰＴ＿Ｃ＝＝１”は１検出回路８１７の出力を示す。
また、図３４および図３５は１０回の積和を行う場合の
パイプライン処理を示している。図示した例は、リピー
ト処理最終命令がＩ５であり、Ｉ４〜Ｉ７の４命令のリ
ピートブロックの処理を２回さらにＩ４，Ｉ５の２命令
を実行したのち、Ｉ８の実行を行うものである。

【０１９６】図３４に示すように、情報処理装置は２ク
ロックサイクルＴ３，Ｔ４でＩ２のＤＲＥＰ命令を実行
する。また、情報処理装置は、クロックサイクルＴ３に
おいて、図２９に示すＲＰＴ＿ＥおよびＲＰＴ＿Ｃを設
定し、ＰＳＷラッチ２２２のＲＰビット４３を設定す
る。ＰＣ部１１８は制御部１１２の制御のもとでＥＰＣ
１９４に保持されている値をＳ３バス３０３へ出力し、
第１演算部１１６のＡＡラッチ１５１はＳ３バス３０３
上に出力されたその値を取り込む。また、ｄｉｓｐ１６
８３５は第１演算部１１６のＡＢラッチ１５２へ転送
される。第１演算部１１６のＡＬＵ１５３は、ＡＡラッ
チ１５１およびＡＢラッチ１５２に保持されている値同
士を加算し、加算結果であるリピートブロックの最終命
令のアドレスをＪＡバス３２３に出力する。ＰＣ部１１
８のＲＰＴ＿Ｅレジスタ１８６はＪＡバス３２３上に出
力されたそのアドレスを取り込む。その後、インクリメ
ンタ１７３は、ＲＰＴ＿Ｅレジスタ１８６に保持されて
いる値を１インクリメントし、インクリメント結果はラ
ッチ１７４へ転送される。また、情報処理装置は、Ｒｓ
ｒｃ８３４で指定された汎用レジスタＲ１０１１に保
持されている値をＳ１バス３０１、ラッチ１６９、セレ
クタ１５５およびＤ１バス３１１を介してＲＰＴ＿Ｃレ
ジスタ８１１およびＴＲＰＴ＿Ｃレジスタ８１４へ転送
する。その後、ＲＰＴ＿Ｃレジスタ８１１の値はラッチ
８１８へ転送される。そして、制御部１１２は、ＰＳＷ
ラッチ２２２のＰＲビット４３を“１”にセットする。

【０１９７】クロックサイクルＴ４において、制御部１
１２はＲＰＴ＿Ｓレジスタ１８４の設定を行う。ＰＣ部
１１８はＮＰＣ１９１に保持されている値をＳ３バス３
０３へ出力し、第１演算部１１６のＡＡラッチ１５１は
Ｓ３バス３０３上に出力されたその値を取り込む。一
方、制御部１１２は、第１演算部１１６のＡＢラッチ１
５２にハードウェア的に“１”を設定する。第１演算部
１１６のＡＬＵ１５３は、ＡＡラッチ１５１およびＡＢ
ラッチ１５２に保持されている値同士を加算し、加算結
果であるリピートブロックの先頭の命令のアドレスをセ
レクタ１５５、Ｄ１バス３１１を介してＰＣ部１１８の
ＲＰＴ＿Ｓレジスタ１８４へ転送する。その後、ＲＰＴ
＿Ｓレジスタ１８４に保持されている値はラッチ１８５
へ転送される。

【０１９８】この実施の形態６による情報処理装置は、
Ｉ２のＤＲＥＰ命令のデコードを開始した段階でＩ３の
命令フェッチを開始するが、ＤＲＥＰ命令のＤステージ
での処理が終了するまで、Ｉ４の命令フェッチの開始を
抑止する。ＤＲＥＰ命令のデコードがクロックサイクル
Ｔ３で終了するので、情報処理装置はＩ４の命令フェッ
チをクロックサイクルＴ４で行う。ＤＲＥＰ命令の実行
により、クロックサイクルＴ３でＲＰＴ＿Ｅ、ＴＲＰＴ
＿Ｃ、ＰＳＷラッチ２２２のＲＰビット４３の設定が行
われる。従って、この実施の形態６による情報処理装置
は、リピートブロックの先頭命令であるＩ４の命令フェ
ッチからディレイドリピート命令で設定された内容でリ
ピート処理を行うことが可能である。

【０１９９】上記した処理例では、リピートブロック内
の１０個の命令が実行される。リピート処理中（ＰＳＷ
ラッチ２２２のＲＰビット４３が“１”の場合）は、命
令フェッチ部１０２が３２ビットの命令コードをフェッ
チする度に、ＰＣ部１１８のデクリメンタ８１６は、ラ
ッチ８１５を介して受け取ったＴＲＰＴ＿Ｃレジスタ８
１４に保持されている値を１デクリメントし、デクリメ
ント結果はＴＲＰＴ＿Ｃレジスタ８１４に書き戻され
る。そして、１検出回路８１７は、ＴＲＰＴ＿Ｃレジス
タ８１４に保持されている値が“１”になったか否かを
判定する。リピート処理中にリピートブロックの命令が
実行されると、デクリメンタ８１３は、各３２ビット命
令の処理の最終クロックサイクルにおいてＲＰＴ＿Ｃレ
ジスタ８１１に保持されている値を１デクリメントし、
デクリメント結果はＴＲＰＴ＿Ｃレジスタ８１４に書き
戻される（なお、Ｉ３の命令の処理時はデクリメントし
ない）。その後、ＲＰＴ＿Ｃレジスタ８１１の値はラッ
チ８１８へ転送される。ＴＲＰＴ＿Ｃレジスタ８１４に
保持されている値が“１”になるまで、この実施の形態
６による情報処理装置は、上記実施の形態１と同様に、
リピートブロックのリピート処理を行う。この実施の形
態６によるリピートブロックのリピート処理方法は上記
実施の形態１によるものと同じである。また、ＲＰＴ＿
Ｅレジスタ１８６に保持されている値とＩＡレジスタ１
８１に保持されている値が一致した場合、ＰＣ部１１８
は、次にフェッチする命令のアドレスとしてラッチ１８
５に保持されている値をＪＡバス３２３を介してＩＡレ
ジスタ１８１へ転送し、命令フェッチシーケンスの切り
替えを行う。

【０２００】ＴＲＰＴ＿Ｃレジスタ８１４に保持されて
いる値が“１”の状態でフェッチしている命令は、リピ
ートブロック内で最後に実行される命令すなわちリピー
ト処理最終命令である。従って、この場合、情報処理装
置は次にフェッチする命令をリピートブロックの次の命
令に切り替える。この実施の形態６による情報処理装置
は、上記実施の形態１と同様に、命令処理シーケンスの
切り替えを行う。ＰＣ部１１８は、制御部１１２の制御
のもとでラッチ１７４に保持されている値をＪＡバス３
２３を介してＩＡレジスタ１８１へ転送する。ＴＲＰＴ
＿Ｃレジスタ８１４に保持されている値は、リピート処
理最終命令のフェッチ時にも、デクリメンタ８１６によ
り１デクリメントされる。また、リピート処理最終命令
の実行時には、制御部１１２はＰＳＷラッチ２２２のＲ
Ｐビット４３をゼロクリアする。

【０２０１】リピート処理最終命令がリピートブロック
の開始命令やリピートブロックの最終命令であっても、
情報処理装置は正しくリピート処理を行える。

【０２０２】また、リピートブロック最終命令処理情報
およびリピート処理最終命令処理情報は、上記実施の形
態１と同様に、対応する命令のパイプライン処理に同期
して転送され、ＮＰＣ１９１の更新やＰＳＷラッチ２２
２のＲＰビット４３のゼロクリア処理に使用される。Ｄ
ＲＥＰ命令直後のＩ３の命令を処理する際には、情報処
理装置はＲＰＴ＿ＣがデクリメントされないようにＥス
テージ４０３でその命令の処理を制御する。

【０２０３】Ｅステージ４０３でジャンプが起こった場
合、ＰＣ部１１８は、制御部１１２の制御のもとでＲＰ
Ｔ＿Ｃレジスタ８１１に保持されている値をラッチ８１
８を介してＴＲＰＴ＿Ｃレジスタ８１４へ転送する。従
って、リピートブロック内でジャンプを禁止する場合に
は、この転送経路は不要である。

【０２０４】上述のように、この実施の形態６による情
報処理装置は、リピートブロックで実行される命令数を
管理することにより、リピートブロックの処理終了判定
を行っている。従って、リピート処理途中で条件分岐を
行う場合など、実行命令数がデータに依存する場合には
この実施の形態６による情報処理装置は適用できないた
め、このような場合のリピート処理を禁止する必要があ
る。

【０２０５】なお、図３２に示すＤＲＥＰＩ命令を実行
する時には、制御部１１２は、第１クロックサイクルに
おいて、図９に示すＰＳＷ部２２１からＤ１バス３１１
へ至る転送経路を使用して、図３２のｉｍｍ８８３８
で指定されるリピートブロック内の実行命令数をＰＣ部
１１８のＲＰＴ＿Ｃレジスタ８１１およびＴＲＰＴ＿Ｃ
レジスタ８１４へ転送する。それ以外の処理は、上記し
たＤＲＥＰ命令の実行の場合とまったく同じである。

【０２０６】この実施の形態６には多くの変形例があり
得る。この実施の形態６では、ＤＲＥＰ命令による設定
が終了するまでＩ４の命令のフェッチを開始しないよう
に制御している。フェッチした命令をプリデコードし、
ＤＲＥＰ命令、ＤＲＥＰＩ命令フェッチ後は、ＰＳＷラ
ッチ２２２のＲＰビット４３がセットされるまで、リピ
ートブロックの開始命令のフェッチを抑止するように制
御することにより、実施の形態６とは異なる命令キュー
のサイズや命令フェッチの制御方法を使用した場合にも
この実施の形態６を適用することが可能である。また、
ディレイドリピート命令のプリデコードがタイミング的
に厳しいような場合には、２命令分遅延するようなディ
レイドリピート命令を実装しても良い。

【０２０７】また、ＲＰＴ＿Ｃ，ＲＰＴ＿Ｓ，ＲＰＴ＿
Ｅ等の各種設定値の設定方法は、必要な値を設定するど
のようなものであっても良い。例えば、ＲＰＴ＿Ｓレジ
スタ１８４へＲＰＴ＿Ｓを設定する場合、インクリメン
タ１９３の出力をＤ１バス３１１１を介してＲＰＴ＿Ｓ
レジスタ１８４に設定するようにしても良い。

【０２０８】この実施の形態６による情報処理装置は、
リピートブロックは２命令以上の場合を対象としてい
る。これは、ＲＰＴ＿Ｓレジスタ１８４の設定後ＲＰＴ
＿Ｓがラッチ１８５へ転送されるが、Ｉ４の命令のフェ
ッチにおいて比較器１８７で一致が検出された場合には
ラッチ１８５への設定がまだ完了していないためであ
る。ＤＲＥＰ命令実行直後にＩ４の命令のフェッチにお
いて比較器１８７が一致を検出した場合には、例えばＲ
ＰＴ＿Ｓレジスタ１８４に設定する値をＪＡバス３２３
を介して直接ＩＡレジスタ１８１へも転送するようにす
れば、この実施の形態６による情報処理装置は、リピー
トブロックが１命令の場合にも対処可能である。

【０２０９】また、この実施の形態６による情報処理装
置は、ＤＲＥＰ命令直後には割り込みを受け付けない。
しかし、図２に示すＰＳＷ等にＤＲＥＰ命令の直後の命
令であることを示す情報を保持することにより、ＤＲＥ
Ｐ命令直後に割り込みを受け付けた場合には、この情報
に基づき、ＤＲＥＰ命令の次の１命令（図３３のＩ３）
については、ＴＲＰＴ＿Ｃレジスタ８１４およびＲＴＰ
＿Ｃレジスタ８１１に保持されている値のデクリメント
を抑止するような制御を行うことにより割り込みの禁止
制約を解除することができる。

【０２１０】ＲＰＴ＿Ｃレジスタ８１１およびＴＲＰＴ
＿Ｃレジスタ８１４に“リピートブロックで実行される
命令数”に等しいＲＰＴ＿Ｃを設定するようにしている
が、代わりに、“リピートブロックで実行される命令数
−１”を設定し、ＲＰＴ＿Ｃがゼロであるか否かを判定
するゼロ検出回路を１検出回路８１７の代わりに設けて
も良い。また、これに代わって、ＲＰＴ＿Ｃをゼロから
インクリメントして、設定した命令数との一致判定を行
うようにしても良い。

【０２１１】この実施の形態６による情報処理装置は、
ハードウェア制約により、ＤＲＥＰ命令等を２クロック
サイクルで実行するものであるが、ハードウェアを追加
することにより、１クロックサイクルで実行することが
できる。また、これに代わって、ハードウェアを削減す
ることにより、３クロックサイクル以上かけてＤＲＥＰ
命令等を実行するように制御することも可能である。ま
た、専用のリピート命令すなわちＤＲＥＰ命令等ですべ
ての状態設定を行う必要もなく、プリミティブとなる命
令で設定を行うようにしてもよい。

【０２１２】ＩＦステージ４０１とＥステージ４０３で
独立してＴＲＰＴ＿Ｃレジスタ８１４およびＲＰＴ＿Ｃ
レジスタ８１１に保持されている値（カウンタ値）を更
新するために、独立したデクリメンタ８１６，８１３を
備えているが、パイプライン処理に同期してカウンタ値
をＩＦステージ４０１からＥステージ４０３へ転送する
ようにすれば、デクリメンタ８１３は不要である。ただ
し、そのための転送経路の追加が必要となる。

【０２１３】また、この実施の形態６による情報処理装
置はディレイドリピート命令を実装した例であるが、Ｒ
ＰＴ＿Ｃに“リピートブロックで実行される命令数−
１”を設定し、リピートブロックの処理の１命令目はＲ
ＰＴ＿Ｃをデクリメントしない仕様のリピート命令（デ
ィレイドリピート命令ではない）を実装すれば、実施の
形態６による情報処理装置とほぼ同じハードウェア構成
で、遅延制御を行うことなく途切れることのない命令実
行を実現できる。ただし、リピート命令によるリピート
関連のレジスタ等の設定前に１命令のフェッチが終了し
ているので、１命令でリピートブロックを構成したり、
１命令のみの実行でリピート処理を終了することはでき
ない。

【０２１４】以上のように、この実施の形態６による情
報処理装置は、リピートブロックで実行される命令数を
管理することにより、リピートブロックの処理終了判定
を行うとともに、リピートブロックを処理するために、
リピートブロックの開始直前にリピート命令を実行する
のではなく、リピートブロックの２命令以上前に設けた
ディレイドリピート命令（遅延リピート）を実行するも
のであるが、上記実施の形態１による情報処理装置と同
様の効果が得られる。すなわち、繰り返し回数がダイナ
ミックに変化するとともにリピートブロックの途中でリ
ピート処理を終了する場合において、条件判定、分岐の
ための前処理／後処理によるオーバーヘッドをなくし性
能の向上をはかることができるとともに、プログラムサ
イズを大幅に削減できる。従って、プログラムをＲＯＭ
化する場合のコストも削減できるうえに、プログラム開
発の生産性を向上することができる。また、リピートブ
ロックの実行命令数を静的に設定できる場合すなわちＤ
ＲＥＰＩ命令を使用可能な場合でも、ロード処理の投機
実行を行っても良いならば、コード効率を上げるととも
にプログラムを簡素化できる。

【０２１５】上記実施の形態１から実施の形態６による
情報処理装置には多くの変形例があり得るこの発明に
よる、リピート処理途中でブレイク（命令処理シーケン
ス切り替え）をハードウェアにより実現する技術は、上
記実施の形態に開示している情報処理装置に限定的に適
用されるものではなく、リピート処理を行うどのような
形態の情報処理装置であっても適用可能であり、同様の
効果を得ることができる。例えば、情報処理装置はＶＬ
ＩＷプロセッサでなく、スパースケーラを一含む通常の
プロセッサやＤＳＰ等とのようなプロセッサであっても
よい。また、この発明は上記したようなパイプライン構
成や命令実行制御方法等に限定的に適用されるものでは
ない。

【０２１６】さらに、この発明による情報処理装置は、
上述の実施の形態に示したようなリピート関連の設定を
効率よく行う専用のリピート命令を用いる代わりに、プ
リミティブとなる命令でリピート関連のハードウェアリ
ソースの初期設定を行うようにしてもよい。また、上述
の実施の形態による情報処理装置は、実行する命令で指
定されるオペレーションとは独立してハードウェア的に
リピート制御を行うものであるが、通常の分岐命令やル
ープ制御命令（ループカウンタ値のデクリメント、カウ
ント値の判定を伴う分岐／ジャンプ命令等）でループ処
理を実現するものにも適用可能である。

【０２１７】また、ハードウェアによるリピート制御の
実現方法を、搭載するハードウェア量（コスト）と性能
向上のオーバーヘッドを考慮して決定することが可能で
ある。リピートブロック内で実行できる命令や処理可能
な条件（リピートブロック内の実行命令数や繰り返し回
数など）等に制約を加えてハードウェア量を削減しても
よいし、性能優先でハードウェアを追加して限定を少な
くなるような選択をしてもよい。リピートブロックのサ
イズに制限を加えるのであれば、アドレスの比較等につ
いても全ビットで比較する必要はなく、リピートブロッ
クの最大サイズに相当するビット数分のみ比較するよう
にして、ハードウェアコストを削減してもよい。

【０２１８】また、この発明による特徴の機能を実現す
るためにどのような実現手段を用いてもかまわない。例
えば、ＲＰＴ＿Ｃ等のカウント値についても、設定値か
らデクリメントする代わりに、ゼロからインクリメント
するように更新するように制御し、そのカウント値と設
定値との比較を行うような実現手段を用いてもよい。

【０２１９】また、アドレス比較、カウント値の先行更
新／判定、命令処理シーケンスの切り替えを、命令フェ
ッチ段階で行う代わりに命令実行段階で行ってもよい。
この場合においてもコードサイズを削減することができ
る。また、この場合、命令フェッチ段階で判定するより
もハードウェアコストを削減できる。ただし、命令実行
段階でのシーケンス切り替えとなるため、分岐によるオ
ーバーヘッドが生じるため、性能の向上度は低くなる。

【０２２０】上記したように、上記したいずれの実施の
形態を採用しても、リピート処理途中のブレイク（命令
処理シーケンスの切り替え）をハードウェアにより実現
しているので、繰り返し回数がダイナミックに変化する
とともにリピートブロックの途中でリピート処理を終了
する場合において、条件判定、分岐のための前処理／後
処理によるオーバーヘッドをなくし性能の向上をはかる
ことができるとともに、プログラムサイズを大幅に削減
できる。従って、プログラムをＲＯＭ化する場合のコス
トも削減できるうえに、プログラム開発の生産性を向上
することができる。

【０２２１】

【発明の効果】以上のように、この発明によれば、情報
処理装置が、実行される命令で特定されるオペレーショ
ンとは独立して、リピートブロック内で繰り返し処理の
終了を検出する、ハードウェアにより実現された検出手
段と、上記検出手段が繰り返し処理の終了を検出した場
合、上記リピートブロック内の残りの命令の実行を抑止
する命令実行抑止手段とを備えるので、条件判定、分岐
のための前処理／後処理によるオーバーヘッドをなくし
性能の向上をはかることができるとともに、プログラム
サイズを大幅に削減できる効果がある。従って、プログ
ラムをＲＯＭ化する場合のコストも削減できるうえに、
プログラム開発の生産性を向上することができる効果が
ある。

【０２２２】この発明によれば、命令実行抑止手段が、
検出手段が繰り返し処理の終了を検出した場合、リピー
トブロック内の残りの命令をノーオペレーション化す
る、ハードウェアにより実現された手段であるので、条
件判定、分岐のための前処理／後処理によるオーバーヘ
ッドをなくし性能の向上をはかることができるととも
に、プログラムサイズを大幅に削減できる効果がある。
また、単にリピートブロック内の残りの命令をノーオペ
レーション化するので、ハードウェアコストをさらに低
減できる効果がある。

【０２２３】この発明によれば、命令実行抑止手段が、
検出手段が繰り返し処理の終了を検出した場合、命令フ
ェッチ段階でリピートブロックの次の命令に命令処理シ
ーケンスを切り替える命令処理シーケンス切替手段であ
るので、条件判定、分岐のための前処理／後処理による
オーバーヘッドをなくし性能の向上をはかることができ
るとともに、プログラムサイズを大幅に削減できる効果
がある。

【０２２４】この発明によれば、命令実行抑止手段が、
検出手段が繰り返し処理の終了を検出した場合、命令実
行段階でリピートブロックの次の命令に命令処理シーケ
ンスを切り替える命令処理シーケンス切替手段であるの
で、条件判定、分岐のための前処理／後処理によるオー
バーヘッドをなくし性能の向上をはかることができると
ともに、プログラムサイズを大幅に削減できる効果があ
る。

【０２２５】この発明によれば、命令処理シーケンス切
替手段が、リピートブロックの繰り返し処理において最
後に実行される最終命令の実行時に、リピートブロック
の次の命令へのジャンプ処理を行う手段であるので、条
件判定、分岐のための前処理／後処理によるオーバーヘ
ッドをなくし性能の向上をはかることができるととも
に、プログラムサイズを大幅に削減できる効果がある。

【０２２６】この発明によれば、命令処理シーケンス切
替手段が、リピートブロックの繰り返し処理において最
後に実行される最終命令の実行後に、リピートブロック
の次の命令へのジャンプ処理を行う手段であるので、条
件判定、分岐のための前処理／後処理によるオーバーヘ
ッドをなくし性能の向上をはかることができるととも
に、プログラムサイズを大幅に削減できる効果がある。

【０２２７】この発明によれば、検出手段が、リピート
ブロックの繰り返し処理時に実行される命令のアドレス
に基づき繰り返し処理が終了したか否かを判定する手段
であるので、条件判定、分岐のための前処理／後処理に
よるオーバーヘッドをなくし性能の向上をはかることが
できるとともに、プログラムサイズを大幅に削減できる
効果がある。

【０２２８】この発明によれば、検出手段が、リピート
ブロックを繰り返し処理する回数をカウントするカウン
ト手段と、上記リピートブロック内の実行される命令の
アドレスと最後に実行される最終命令のアドレスとを比
較する比較手段とを有しており、上記カウント手段のカ
ウント数が所定の数に到達し、上記比較手段が実行され
る命令のアドレスが最終命令のアドレスと一致したこと
を通知した際に繰り返し処理の終了と判定するので、条
件判定、分岐のための前処理／後処理によるオーバーヘ
ッドをなくし性能の向上をはかることができるととも
に、プログラムサイズを大幅に削減できる効果がある。

【０２２９】この発明によれば、検出手段が、リピート
ブロックの繰り返し処理時に実行される命令数に基づき
繰り返し処理が終了したか否かを判定する手段であるの
で、条件判定、分岐のための前処理／後処理によるオー
バーヘッドをなくし性能の向上をはかることができると
ともに、プログラムサイズを大幅に削減できる効果があ
る。

【０２３０】この発明によれば、検出手段が、リピート
ブロック内の実行された命令数をカウントするカウント
手段を有しており、上記カウント手段のカウント数が所
定の数に到達した際に繰り返し処理の終了と判定するの
で、条件判定、分岐のための前処理／後処理によるオー
バーヘッドをなくし性能の向上をはかることができると
ともに、プログラムサイズを大幅に削減できる効果があ
る。

【０２３１】この発明によれば、検出手段が、リピート
ブロックを繰り返し処理する回数をカウントする第１カ
ウント手段と、上記リピートブロック内の実行された命
令数をカウントする第２カウント手段とを有しており、
上記第１カウント手段のカウント数が第１の所定の数に
到達し、上記リピートブロックの最終の繰り返し処理に
おいて上記第２カウント手段のカウント数が第２の所定
の数に到達した際に繰り返し処理の終了と判定するの
で、条件判定、分岐のための前処理／後処理によるオー
バーヘッドをなくし性能の向上をはかることができると
ともに、プログラムサイズを大幅に削減できる効果があ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１による情報処理装置
のレジスタセットを示す図である。

【図２】制御レジスタＣＲ０に保持されるＰＳＷの構
成を示す図である。

【図３】この発明による情報処理装置の３２ビット命
令のフォーマットを示す図である。

【図４】２つのオペランドを持つショート命令のビッ
ト割り付けの例を示す図である。

【図５】ショートフォーマットの分岐命令のビット割
り付けの例を示す図である。

【図６】１６ビットの変位や即値を持つ３オペランド
命令やロード／ストア命令のビット割り付けの例を示す
図である。

【図７】右コンテナ側にオペレーションコードを持つ
ロングフォーマットの命令のビット割り付けの例を示す
図である。

【図８】この発明の実施の形態１による情報処理装置
の構成を示すブロック図である。

【図９】図８に示すこの発明の実施の形態１による情
報処理装置の第１演算部の構成を詳細に示すブロック図
である。

【図１０】図８に示すこの発明の実施の形態１による
情報処理装置のＰＣ部の構成を詳細に示すブロック図で
ある。

【図１１】図８に示すこの発明の実施の形態１による
情報処理装置の第２演算部の構成を詳細に示すブロック
図である。

【図１２】この発明の実施の形態１による情報処理装
置のパイプライン処理を示す図である。

【図１３】ロードオペランド干渉の例を示す図であ
る。

【図１４】演算ハードウェア干渉の例を示す図であ
る。

【図１５】リピート命令“ＲＥＰＲｓｒｃ１，Ｒｓ
ｒｃ２，ｄｉｓｐ１６”のビット割り付けを示す図であ
る。

【図１６】積和演算を行うアセンブラで記述されてお
り、ＲＥＰ命令を含むプログラム例を示す図である。

【図１７】この発明の実施の形態１による、図１６に
示したプログラムのＲＥＰ命令実行からリピート処理完
了までのパイプライン処理を示すタイミングチャート図
である。

【図１８】この発明の実施の形態１による、図１６に
示したプログラムのＲＥＰ命令実行からリピート処理完
了までのパイプライン処理を示すタイミングチャート図
である。

【図１９】リピートブロック内の１命令しか実行しな
い場合の処理例を示すタイミングチャート図である。

【図２０】この発明の実施の形態２による情報処理装
置が用いるＰＳＷの構成を示す図である。

【図２１】この発明の実施の形態２による情報処理装
置のＰＣ部の構成を示すブロック図である。

【図２２】この発明の実施の形態２による、図１６に
示したプログラム実行時のパイプライン処理を示すタイ
ミングチャート図である。

【図２３】この発明の実施の形態３による、図１６に
示したプログラム実行時のパイプライン処理を示すタイ
ミングチャート図である。

【図２４】この発明の実施の形態４による、図１６に
示したプログラム実行時のパイプライン処理を示すタイ
ミングチャート図である。

【図２５】この発明の実施の形態５による情報処理装
置のリピート関連の制御レジスタを示す図である。

【図２６】この発明の実施の形態５による情報処理装
置のＰＣ部の構成を示すブロック図である。

【図２７】この発明の実施の形態５による、図１６に
示したプログラム実行時のパイプライン処理を示すタイ
ミングチャート図である。

【図２８】この発明の実施の形態５による、図１６に
示したプログラム実行時のパイプライン処理を示すタイ
ミングチャート図である。

【図２９】この発明の実施の形態６による情報処理装
置のリピート関連の制御レジスタを示す図である。

【図３０】この発明の実施の形態６による情報処理装
置のＰＣ部の構成を示すブロック図である。

【図３１】この発明の実施の形態６による情報処理装
置のディレイドリピート（遅延リピート）命令“ＤＲＥ
ＰＲｓｒｃ，ｄｉｓｐ１６”の命令フォーマットを示
す図である。

【図３２】この発明の実施の形態６による情報処理装
置のディレイドリピート命令“ＤＲＥＰＩｉｍｍ８，
ｄｉｓｐ１６”の命令フォーマットを示す図である。

【図３３】積和演算を行うアセンブラで記述されてお
り、ＤＲＥＰ命令を含むプログラム例を示す図である。

【図３４】この発明の実施の形態６による情報処理装
置のリピート処理中のパイプライン処理を示すタイミン
グチャート図である。

【図３５】この発明の実施の形態６による情報処理装
置のリピート処理中のパイプライン処理を示すタイミン
グチャート図である。

【図３６】従来の情報処理装置の繰り返し処理の例を
示すフローチャートである。

【符号の説明】

１〜１７汎用レジスタ、２１〜３０，７０１，８０１
制御レジスタ、３１，３２アキュムレータ、４１
ＳＭビット、４２ＩＥビット、４３ＲＰビット、４
４ＭＤビット、４５ＦＸビット、４６ＳＴビッ
ト、４７，４８実行制御フラグ、４９キャリーフラ
グ、５１，５０１，８３１，８３６フォーマット指定
ビット（ＦＭビット）、５２左コンテナ、５３右コ
ンテナ、６１，６４，７１，８１，９３，９６オペレ
ーションコードフィールド、６２，６３，８２，８３，
９１，９４，９５フィールド、７２分岐変位フィー
ルド、８４拡張データフィールド、９２予約フィー
ルド、１００情報処理装置、１０１ＭＰＵコア部、
１０２命令フェッチ部、１０３内蔵命令メモリ、１
０４オペランドアクセス部、１０５内蔵データメモ
リ、１０６外部インタフェース部、１１１命令キュ
ー、１１２制御部（検出手段、命令実行抑止手段、命
令処理シーケンス切替手段）、１１３第１デコーダ、
１１４第２デコーダ、１１５レジスタファイル、１
１６第１演算部、１１７第２演算部、１１８ＰＣ
部（検出手段、命令実行抑止手段、命令処理シーケンス
切替手段）、１１９命令デコード部、１５１ＡＡラ
ッチ、１５２ＡＢラッチ、１５３，２０１ＡＬＵ、
１５４ＡＯラッチ、１５５セレクタ、１５６ＭＯ
Ｄ＿Ｓレジスタ、１５７ＭＯＤ＿Ｅレジスタ、１５
８，１８７比較器、１７２比較器（比較手段）、１５
９，１６１，１６３，１６５，１６９，１７４，１７
９，１８２，１８５，１９２，１９５，７１２，７１
８，８１２，８１５，８１８ラッチ、１６０ＳＤレ
ジスタ、１６２，１６６整置回路、１６４ＬＤレジ
スタ、１６７ＴＰＳＷラッチ、１６８ＢＰＳＷレジ
スタ、１７１ＲＰＴ＿Ｂレジスタ、１７３，１８３，
１９３インクリメンタ、１７５ＴＲＰＴ＿Ｃレジス
タ（カウント手段、第１カウント手段）、１７６ラッ
チ（カウント手段、第１カウント手段）、１７７デク
リメンタ（カウント手段、第１カウント手段）、１７
８，７１７ゼロ検出回路、１８１ＩＡレジスタ、１
８４ＲＰＴ＿Ｓレジスタ、１８６ＲＰＴ＿Ｅレジス
タ、１８８，８１１ＲＰＴ＿Ｃレジスタ、１９１，６
１１ＮＰＣ、１９４ＥＰＣ、１９６ＢＰＣ、２０
２Ａラッチ、２０３Ｂラッチ、２０４，２０５シ
フタ、２０６配線、２０７マルチプレクサ、２０８
アキュムレータ、２０９サチュレーション回路、２
１０プライオリティエンコーダ、２１１乗算器、２
１２Ｘラッチ、２１３Ｙラッチ、２１４Ｐラッ
チ、２１５バレルシフタ、２１６ＳＣラッチ、２１
７ＳＤラッチ、２１８即値ラッチ、２２１ＰＳＷ
部、２２２ＰＳＷラッチ、３０１Ｓ１バス、３０２
Ｓ２バス、３０３Ｓ３バス、３０４Ｓ４バス、３０
５Ｓ５バス、３１１Ｄ１バス、３１２Ｄ２バス、
３１３Ｄ３バス、３１４Ｗバス、３２１ＯＡバ
ス、３２２ＯＤバス、３２３ＪＡバス、４０１ＩＦ
ステージ、４０２Ｄステージ、４０３Ｅステージ、
４０４Ｍステージ、４０５Ｗステージ、４０６Ｅ
２ステージ、５０２，８３２，８３７オペレーション
コード、５０３，５０４，８３４レジスタ番号、５０
５リピートブロック最終命令のアドレス、６０１Ｒ
Ｅビット、７１１ＲＰＴ＿ＢＣレジスタ、７１３，８
１３，８１６デクリメンタ、７１４ＴＲＰＴ＿ＢＣレ
ジスタ（カウント手段、第２カウント手段）、７１５
ラッチ（カウント手段、第２カウント手段）、７１６
デクリメンタ（カウント手段、第２カウント手段）、８
１４ＴＲＰＴ＿Ｃレジスタ、８１７１検出回路、８
３３予約ビット、８３８即値データ、８３５，８３
９リピートブロック最終命令のリピート命令からの変
位値。

Claims

【特許請求の範囲】

【請求項１】複数の命令からなり繰り返し処理される
リピートブロックを含むプログラムを実行する情報処理
装置において、実行される命令で特定されるオペレーションとは独立し
て、上記リピートブロック内で繰り返し処理の終了を検
出する、ハードウェアにより実現された検出手段と、上記検出手段が繰り返し処理の終了を検出した場合、上
記リピートブロック内の残りの命令の実行を抑止する命
令実行抑止手段とを備えたことを特徴とする情報処理装
置。
【請求項２】命令実行抑止手段は、検出手段が繰り返
し処理の終了を検出した場合、リピートブロック内の残
りの命令をノーオペレーション化する、ハードウェアに
より実現された手段であることを特徴とする請求項１記
載の情報処理装置。
【請求項３】命令実行抑止手段は、検出手段が繰り返
し処理の終了を検出した場合、命令フェッチ段階でリピ
ートブロックの次の命令に命令処理シーケンスを切り替
える命令処理シーケンス切替手段であることを特徴とす
る請求項１記載の情報処理装置。
【請求項４】命令実行抑止手段は、検出手段が繰り返
し処理の終了を検出した場合、命令実行段階でリピート
ブロックの次の命令に命令処理シーケンスを切り替える
命令処理シーケンス切替手段であることを特徴とする請
求項１記載の情報処理装置。
【請求項５】命令処理シーケンス切替手段は、リピー
トブロック内の繰り返し処理において最後に実行される
最終命令を実行時に、リピートブロックの次の命令への
ジャンプ処理を行う手段であることを特徴とする請求項
４記載の情報処理装置。
【請求項６】命令処理シーケンス切替手段は、リピー
トブロック内の繰り返し処理において最後に実行される
最終命令を実行後に、リピートブロックの次の命令への
ジャンプ処理を行う手段であることを特徴とする請求項
４記載の情報処理装置。
【請求項７】検出手段は、リピートブロックの繰り返
し処理時に実行される命令のアドレスに基づき繰り返し
処理が終了したか否かを判定する手段であることを特徴
とする請求項１から請求項６のうちのいずれか１項記載
の情報処理装置。
【請求項８】検出手段は、リピートブロックを繰り返
し処理する回数をカウントするカウント手段と、上記リ
ピートブロック内の実行される命令のアドレスと最後に
実行される最終命令のアドレスとを比較する比較手段と
を有しており、上記カウント手段のカウント数が所定の
数に到達し、上記比較手段が実行される命令のアドレス
が最終命令のアドレスと一致したことを通知した際に繰
り返し処理の終了と判定することを特徴とする請求項７
記載の情報処理装置。
【請求項９】検出手段は、リピートブロックの繰り返
し処理時に実行される命令数に基づき繰り返し処理が終
了したか否かを判定する手段であることを特徴とする請
求項１から請求項６のうちのいずれか１項記載の情報処
理装置。
【請求項１０】検出手段は、リピートブロック内の実
行された命令数をカウントするカウント手段を有してお
り、上記カウント手段のカウント数が所定の数に到達し
た際に繰り返し処理の終了と判定することを特徴とする
請求項９記載の情報処理装置。
【請求項１１】検出手段は、リピートブロックを繰り
返し処理する回数をカウントする第１カウント手段と、
上記リピートブロック内の実行された命令数をカウント
する第２カウント手段とを有しており、上記第１カウン
ト手段のカウント数が第１の所定の数に到達し、上記リ
ピートブロックの最終の繰り返し処理において上記第２
カウント手段のカウント数が第２の所定の数に到達した
際に繰り返し処理の終了と判定することを特徴とする請
求項９記載の情報処理装置。