JP2001142694A

JP2001142694A - データフィールドのエンコード方法、情報フィールドの拡張方法、及び、コンピュータシステム

Info

Publication number: JP2001142694A
Application number: JP2000282611A
Authority: JP
Inventors: Mark Debbage; マーク・デバージ
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-01
Filing date: 2000-09-18
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】後方互換性が現存の命令セットと一緒に維持
されるという制約で、予約ビットを使った範囲を拡張す
る要求がある。【解決手段】本発明は、複数のフィールドを有するコ
ンピュータ命令で、情報フィールドを拡張する方法を含
む。コンピュータ命令の１つのフィールドはオプコード
を有し、別のフィールドは予約ビット１２０を有する。
この予約ビットは拡張フィールド内で情報フィールドと
組合される。その組合せは、Ｎビットの情報フィールド
をＮ＋Ｍビットの第１記憶位置にロードし、Ｍビットの
予約フィールドをＮ＋Ｍビットの第２記憶位置にロード
する。第１記憶位置内の情報フィールドは符号拡張１１
６され、第２記憶位置はＮビットだけ左にシフトされ、
右端でゼロにシフトされる。第１記憶位置が第２記憶位
置と一緒に排他的論理和１２４をとられて拡張フィール
ドを導く。結果は後方互換な拡張フィールドである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ命令セットアーキテクチャに関し、特に、現存する情
報フィールドの拡張を可能にするアーキテクチャ（コン
ピュータ命令データフィールドをエンコードするための
方法）に関する。

【０００２】

【従来の技術】ここ１０年間に渡るコンピュータアーキ
テクチャでは、各命令がたった１回の演算サイクル内で
理想的に実行されるＲＩＳＣ（縮小命令セットコンピュ
ータ）デバイスが、一般的になってきている。ＲＩＳＣ
アーキテクチュアは、標準的なアーキテクチャ及び命令
セットを有するコンピュータに対して、次の点で優勢で
ある。即ち、その点は、コンピュータが、より短い時間
内に頻繁な演算の実行を可能にするために、非常に速い
データ処理速度の性能を有する点である。ＲＩＳＣデバ
イスは１６ビット命令セットから始まり、３２ビット命
令セットアーキテクチャまで成長した。従って、ＲＩＳ
Ｃアーキテクチャのセットが、特別な特徴、例えばマル
チメディア、グラフィクス、又は６４ビットデータを考
慮するように、長い年月の間に増加するので、後方互換
性のある方法でそのような拡張を達成することが非常に
有利である。予約ビットの供給によって、将来的な拡張
に対する一層の柔軟性が与えられる。

【０００３】典型的な命令セットは、即値（イミディエ
イト）オペランド、又はアドレスディスプレースメント
（変位）を使った命令を有する。例えば、即値命令は、
算術命令のオペランドである命令のフィールド内の値
を、又は、メモリをアクセスするムーブ又はロード命令
用のメモリオフセットへオフセットを運ぶ。ひとたびそ
の値のサイズが例えば８ビットに固定されたならば、値
の範囲が例えば−１２８〜１２７に設定される。

【０００４】

【発明が解決しようとする課題】アプリケーションが更
に複雑になり、メモリサイズが成長するにつれ、後方互
換性が現存の命令セットと一緒に維持されるという制約
で、予約ビットを使った範囲を拡張する要求がある。

【０００５】

【課題を解決するための手段】概して、本発明は、複数
のフィールドを有する第１コンピュータ命令でデータフ
ィールドの値を拡張する方法に関連される。命令内に任
意の未使用データビットが存在するか否かを決定し、も
し存在するならば、未使用ビットの全て又はいくつかを
用いて、データフィールド内に含まれる値を拡張する。
拡張データフィールドを用いたコンピュータ命令は、未
拡張データフィールドを用いたコンピュータ命令と後方
互換である。

【０００６】本発明の一態様は、複数のフィールドを有
し、演算コード（「オプコード」）用のフィールドと、
定数、オフセット値、又は、任意の他の値である情報フ
ィールドとを含んだコンピュータ命令で、情報フィール
ドを拡張する方法に関連される。また、命令は、予約ビ
ットを含んだ予約フィールドを有する場合もある。本発
明によれば、予約フィールドのビットは、情報フィール
ドと組合されて拡張フィールドを形成する；それから、
拡張フィールドは、オプコードによって示された演算で
用いられる。情報及び予約フィールドを組合せること
が、Ｎビット（符号ビットを含む）の情報フィールド
を、Ｎ＋Ｍビットの第１記憶位置にロードし、Ｍビット
の予約フィールドをＮ＋Ｍビットの第２記憶位置にロー
ドすることを含む場合がある。Ｎ及びＭは整数である。
第１記憶位置内の情報フィールドは符号拡張される。次
に、第２記憶位置はＮビットだけ左にシフトされ、右端
でゼロにシフトされる。そして、第１記憶位置は、第２
記憶位置と一緒にビットワイズで排他的論理和（bitwis
e exclusive OR'd）（ＸＯＲ）をとられて拡張フィール
ドを引き出す。その結果は、後方互換な拡張フィールド
である。

【０００７】本発明のこれら及び他の利点と特徴とは、
添付図面と共に取り上げられることになる以下の詳細な
説明によって当業者に明らかになるであろう。

【０００８】

【発明の実施の形態】本発明における一実施の形態で
は、即値命令の符号なしオペランドが、命令によって同
様に運ばれた予約ビットを用いて拡張され得る。例え
ば、１０ビット符号なし即値オペランドが、１予約ビッ
トによって拡張されたと考える。予約ビットは、エンコ
ーダによってゼロになるように要求され、もしそうでな
ければ命令はトラップする（割り込む）。予約ビット
は、即値オペランドにおける将来の拡張ビット内の
「１」になる場合もある。従って、即値範囲「０ｘｘｘ
ｘｘｘｘｘｘｘ」、つまり０〜１０２３の範囲が、「１
ｘｘｘｘｘｘｘｘｘｘ」、つまり１０２４〜２０４７の
範囲になる場合もある。符号なし数の予約ビットにおけ
るこの使用は、予約ビットの任意数に適用され得る。

【０００９】命令が符号付き即値オペランドを用いた
時、暗黙の符号拡張は、即値オペランド内の値が自然符
号付き範囲内に拡張されるように、配列される必要があ
る。本来の即値フィールドにおける最上位ビットは、現
存するネガティブエンコードと後方互換性を確保するた
めに、符号拡張されなければならない。これを達成する
ための一例は、本来の符号拡張の即値を取り出し即値
とＸＯＲとの最終ビットを丁度通り過ぎた予約ビットを
左にシフトすることである。予約ビットが現存するバイ
ナリ内でゼロであるから、ＸＯＲは、現存する符号付き
即値に影響を与えない。しかしながら、予約ビットが１
に設定された時、符号付き即値の範囲における正確な拡
張が存在する。例えば、１０ビット符号付き即値の使
用：１０ビットの即値範囲は、「０ｘｘｘｘｘｘｘｘ
ｘ」、つまり０〜５１１の範囲であり、又は「１ｘｘｘ
ｘｘｘｘｘｘ」、つまり−５１２〜−１の範囲である。
付加的な予約ビットで、その範囲は「０１ｘｘｘｘｘｘ
ｘｘｘ」、つまり５１２〜１０２３と、「１１ｘｘｘｘ
ｘｘｘｘｘ」、つまり−１０２４〜−５１３とに拡張さ
れる。「０ｘｘｘｘｘｘｘｘｘｘ」の場合に、セット予
約ビット、つまり「１」のＸＯＲが５１２に符号付き値
を加える。「１ｘｘｘｘｘｘｘｘｘ」の場合に、セット
予約ビットのＸＯＲは符号付き値から５１２を減じる。
これにより、所望の増加が範囲内で与えられる。この技
術は、予約ビットの任意数に適用され、アーキテクチャ
の寿命の点で何倍にも適用さえできる。

【００１０】図１は、本発明の予約ビットを用いて、定
数を拡張した特定の実施の形態を図示的に示す。本発明
の好ましい実施の形態は、６４ビットアーキテクチャ
（即ち汎用レジスタが６４ビット幅である）を有するマ
イクロコンピュータに組み込まれるが、初期設計の３２
ビットアーキテクチャ（即ち３２ビット幅のレジスタ）
に後方互換性を提供する。本発明の理解を過度に複雑に
しないために、本発明の動作を記載する際に、レジスタ
がより小さいものと仮定する。図１では、即値命令（図
示せず）に含まれる即値１１０が示される。図１は、ビ
ットａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇから成る定数１１２
と、値「ｓ」の符号ビット１１４とを含むような即値１
１０を示す。オペランドが１３ビットレジスタの下位ビ
ット内にロードされると仮定する。符号ビット１１４
は、当然ではあるが、上位５ビット１１６を通して拡張
されるであろう。この例では、命令によって搬送され、
「０」と「１」との種々の組合せを表す値ｕ、ｖ、ｗ、
ｘ、ｙを有する５つの予約ビット１２０が存在する。予
約ビット１２０は、別のレジスタの下位５ビット内にロ
ードされ、そして、左に（最上位ビットに向かって上方
に）シフトされてオペランドにおける符号ビットで対応
するビット位置の直ぐ左に位置させる（即ち、オペラン
ド及び符号がビット位置０〜７内に存在する場合には、
ビット位置８である）。予約ビット１２０が符号拡張ビ
ット１１６と一緒にＸＯＲ１２４（排他的論理和）さ
れ、拡張されたオペランド値１５０内における５ビット
の結果、即ちｈ、ｉ、ｊ、ｋ、ｌ１２６を生成する。そ
の全結果は、オリジナルな定数値、即ち値１１０のビッ
トａ〜ｇと、オリジナルな符号ビット１１４とから成る
拡張された値１５０である。従って、拡張された値１５
０は、符号ビット「ｓ」１１４と、定数１１２と、ＸＯ
Ｒ演算によって生成された新しい５ビットｉ、ｊ、ｋ、
ｌ、ｈ１２６を含む。拡張された値１５０は、もし全て
の予約ビット１２０がゼロであるならば、符号拡張され
た値１１０と同じである。この場合には、ビットｈ、
ｉ、ｊ、ｋ、ｌは符号ビット１１４のコンテンツを有す
ることができる。異なるバイナリ組合せと一緒に予約ビ
ット１２０を変更することによって、値１１０の範囲を
増加できる。

【００１１】図２は、予約ビットが定数の値に影響を与
えない状況を示す。図２は、１１ビットの汎用記憶位置
２１０が、即値命令によって、その命令により運ばれた
８ビット符号付き値（ビットｐ、ｑ、ｒ、ｓ、ｔ、ｖと
「０」符号ビット）にロードされる。符号は、レジスタ
における残りの上位３ビットに拡張される。ここで、そ
の命令は、全て「０」である３つの予約ビット２１２を
運ぶ。図１の例に関して記載されるように、予約ビット
は別のレジスタにロードされ、位置決めされるので、レ
ジスタ記憶位置２１０の最も左側の３ビットと一緒に、
即ちレジスタ２１０内にロードされた値の符号の拡張と
一緒にＸＯＲ（排他的論理和）される。ＸＯＲ（排他的
論理和）することの結果が、レジスタ２１６内の記憶位
置によって与えられ、図に示されるように、レジスタ２
１０内にロードされ（且つ符号拡張され）たものと変わ
らない。従って、記号２１４の値は記号２１０の値と同
じである。引き続き、１１ビットレジスタ２２０が、命
令によって、８つの下位位置内における２つの補数形で
負の即値と、残った３つの上位ビット位置内の上方へ拡
張された符号とに、現在、ロードされている。再び上記
のように、命令は３つの予約ビット２２０を運ぶ。その
予約ビットは、別のレジスタ内にロードされ、シフトさ
れてレジスタ２２０の符号拡張に対応するビット位置内
に位置決めされる。レジスタ２２０の上位ビットがその
ように配置されるので、記号２２０の記憶位置における
最も左側の３ビットが予約ビット２２２と一緒にＸＯＲ
（排他的論理和）された時、生じたビット２２６は３ビ
ットである。従って、記憶位置２２４の値は、記憶位置
２２０の値と同じである。予約ビットがゼロであり、こ
の特定の実施の形態では、それがアーキテクチャによっ
て設定された時、最も左側の３ビットと一緒に予約ビッ
トをＸＯＲ（排他的論理和）することがその値に影響を
与えないことを、図２は示している。

【００１２】図３は、予約ビットが本発明によってセッ
トされた時に、特定の実施の形態における結果を示す。
図３では、記憶位置３１０は、符号を示す最上位ビット
３１１と一緒に正のバイナリ数を含む。この場合には、
符号３１１は正、即ち「０」である。記憶位置３１４
は、最も左側のビット３１５が符号ビット「１」を有す
る８ビットの負の数を示す。この例では、値３２０，３
２２，３２４，３２６を有する２つの予約ビットが存在
すると仮定する。例えば、記憶位置３１０が２ビット３
１２だけ符号拡張されるとする。もし符号ビット３１２
が予約ビット３２０と一緒にＸＯＲされたならば（ステ
ップ３３０）、ＸＯＲの結果が記号３４２、即ち「０
０」であり、そして位置３４０の範囲が０〜１２７であ
る場合に、記憶位置３４０の値が得られる。次に、もし
記号３２６の予約ビット「１１」が記憶位置３１４の符
号拡張ビット３１６と一緒にＸＯＲされたならば（ステ
ップ３３２）、その結果は、＋１２８〜＋２５５の範囲
における位置３４４内の「００」３４５である。それか
ら、ステップ３３４において、予約ビット「０１」３２
２が、位置３１０の符号拡張ビット３１２と一緒にＸＯ
Ｒされる。これにより、記憶位置３４６内の結果「０
１」３４７が与えられ、記憶位置３４６が正の範囲２５
６〜３８３を与える。最後に、ステップ３３６では、予
約ビット「１０」３２４が、位置３１４内の符号拡張ビ
ット３１６と一緒にＸＯＲされ、３８４〜５１１の正の
範囲を備えた位置３４８内の「０１」３４９を与える。
従って、位置３１０内における０〜＋１２７の正の範囲
は、２つの予約ビットを用いて０〜５１１まで拡張され
ている。また、「００」である予約ビット３２０によっ
て示されるように、この演算は後方互換性があり、即ち
位置３４０内で拡張された値は位置３１０内と同じ値で
ある。

【００１３】記憶位置３１４内の−１２８〜−１の範囲
を拡張するために、同様の手順が行われる。最も左側の
ビットは、位置３６０，３６２，３６４，３６６内の拡
張された負の数で符号ビット「１」である。位置３６０
の２ビット３６１に対して、予約ビット３２４は、位置
３１０の符号拡張ビット３１２と一緒にＸＯＲされる。
２つのビット３６３は、ビット３１６と一緒にＸＯＲさ
れた２つのビット３２２からである。ビット３６５は、
ビット３１２と一緒にＸＯＲされたビット３２６であ
る。そして、ビット３６７は、ビット３２０と一緒にＸ
ＯＲされたビット３１２である。従って、負の範囲１３
は−５１２〜−１に拡張される。また、「００」である
予約ビット３２０によって示されるように、この演算は
後方互換性である。即ち、位置３６６内で拡張された値
は位置３１４内の値と同じである。

【００１４】図４は、本発明における特定の実施の形態
を簡略化した流れ図を示す。図４ではステップ４１０に
おいて、Ｎビット即値フィールドは、長さの点で少なく
ともＮ＋Ｍビットである位置Ａ内にロードされる。ここ
に、Ｎ及びＭは整数である。即値フィールドは、ステッ
プ４１２内で拡張された符号である。Ｍビット予約フィ
ールドはステップ４１４内で位置Ｂにロードされる。位
置Ｂの長さは少なくともＮ＋Ｍビットである。ステップ
４１６において位置Ｂが、Ｎビットだけ左にシフトさ
れ、右をゼロで満たす。ステップ４１８では、位置Ａ
が、位置Ｂと一緒にビットワイズでＸＯＲされ、その結
果を得る。その結果は、Ｎ＋ＭビットからＲビット４２
０まで符号拡張される。ここに、Ｒは整数であり、Ｒ≧
Ｎ＋Ｍである。その結果の符号ビットは、Ｍフィールド
の最も高いビットと一緒にＸＯＲされたＮフィールドの
最上位ビットであるので、別の実施の形態では、これが
計算され、最終結果においてエンコードされていない上
位の全てのビットに提供されることもできる。従って、
エンコードされた範囲は、[−２＾（Ｎ＋Ｍ−１）、＋
２＾（Ｎ＋Ｍ−１）]である。別の実施の形態では、そ
の位置さは、長さ６４ビットである汎用レジスタである
かもしれない。

【００１５】特定の実施形態では、図４に対する予約ア
ルゴリズムは、ソフトウエア内で実現され、アセンブラ
により利用され、拡張されたフィールドを使った命令セ
ットをエンコードできる。Ｎビット即値範囲を拡張する
ために、Ｍビット予約フィールドを用いた変更アルゴリ
ズムは：１．範囲[−２＾（Ｎ＋Ｍ−１）、＋２＾（Ｎ＋Ｍ−
１）]内のＲビット数を取り出し、２．ステップ１の下位Ｎビットを選択し、即値フィール
ドとして格納し、３．ＮビットからＮ＋Ｍビットまでステップ１の数を符
号拡張し、４．ステップ１の結果とステップ３の結果とをＸＯＲ
し、５．ステップ４の結果をＮビットだけ右にシフトし（充
填値は「don' t care」である）、６．ステップ５の下位Ｍビットが予約フィールド内に格
納される。

【００１６】２つの例を与える表１及び表２は、予約ビ
ット「ｒ」を使用して６４ビットレジスタ「ｄ」内にロ
ードされた１６ビット定数「ｓ」を拡張するか、又は１
０ビットアドレスディスプレースメント（変位）「ｓ」
を拡張するかのいずれかであった。

【００１７】表１は、本発明における特定の実施の形態
内でのＭＯＶＩ命令の詳細な説明を示す。マイクロプロ
セッサは６４ビットレジスタを有し、命令の長さは３２
ビットある。オプコード「１１００１１」を有するＭＯ
ＶＩ命令は、１６ビット即値フィールド「ｓ」を符号拡
張し、レジスタ「ｄ」即ちＲ_d内にその結果を格納す
る。「ｒ」フィールドは４つの予約ビット用であるかも
しれない。予約ビットを用いて、Ｍ＝４及びＮ＝１６の
場合に、図４を用いて１６ビット即値フィールドを拡張
することもできる。異なるオプコードが必要になる場合
もある。

【００１８】

【表１】

【００１９】表２は、本発明における特定の実施の形態
内でのＬＤ.Ｌ命令（オプコード１０００１０）の詳細
な説明を示す。ロングワード（３２ビット）は、第１ソ
ースオペランド、即ちレジスタ「ｍ」のコンテンツを、
４により位取りされた（２ビットだけ左にシフトされ
た）１０ビット即値に、つまり「ｓ」に加えることによ
って形成された有効アドレスからロードされ、即ちＬ
Ｄ.Ｌである。ロングワードは結果レジスタ、即ち
「ｄ」内で符号拡張される。「ｒ」によって示された４
つの予約ビット０〜３がある。予約ビットを用いて、Ｍ
＝４及びＮ＝１０の場合に、図４を用いて１０ビット即
値を拡張することもできる。異なるオプコードが必要に
なる場合もある。

【００２０】

【表２】

【００２１】ハードウエア具体化における特定の実施の
形態特定の実施の形態では、本発明は、ゼロ又はルート階層
レベルで、Ｓ５コア５００ユニットを有するＣＰＵ内で
実行される。コンピュータコア５００は、階層レベル１
で６つのユニットを有し、オプションで着脱自在な浮動
小数点ユニット（ＦＰＵ）を含む。図５は、本発明にお
けるコンピュータコア５００の一例の簡略化ブロック図
を示す。表３はＳ５コア内の各ユニットの機能を示す。
命令フローユニット（ＩＦＵ）２１０は、整数命令を処
理することを含み、更に付録１で記載される。

【００２２】

【表３】

【００２３】図６は、整数／マルチメディアユニット
（ＩＭＵ）５２０の一例のブロック図を示す。特定の実
施の形態では、ＩＭＵ５２０はｃｐｕ算術命令を取り扱
い、整数、マルチメディア演算、及び、論理命令を含
む；ロード／ストアアドレス計算と範囲外（アドレス誤
り）検出；分岐と一部分岐との比較；及び分岐ターゲッ
トアドレス計算。ＩＭＵ５２０の計算は、第１（ｅｘｅ
１）、第２（ｅｘｅ２）、及び、第３（ｅｘｅ３）パイ
プラインステージの間に生じるかもしれない。サブユニ
ットの多くは１サイクルの実行時間を有するが、乗算器
は３サイクルの待ち時間を有する。この実施の形態のＩ
ＭＵ５２０はシンプルなパイプラインである。もしｉｆ
ｕ＿ｉｍｕ＿ｓｔａｌｌ信号、又はｉｆｕ＿ｉｍｕ＿ｉ
ｎｖａｌｉｄａｔｅ信号が受信されなければ、従属信号
により遮断されることなく、データが各サイクルをパイ
プライン内で進む。ＩＭＵ５２０は、ＩＦＵ５１０から
その入力の多くを取得する。メイン信号はソースオペラ
ンドとオプコードワードとである。ＩＭＵ５２０は、ｅ
ｘｅ１及びｅｘｅ２パイプラインステージ（１又は２サ
イクル命令）、又は、ｅｘｅ３パイプラインステージ
（３又は４サイクル命令）でその結果を送ることができ
る。

【００２４】特定の実施の形態では、ＩＭＵ５２０は７
つのユニットを有する。表４は図６内のＩＭＵブロック
の説明を与える。「AN INTEGER INSTRUCTION SET ARCHI
TECTURE AND IMPLEMENTATION」という名称の同時出願の
米国特許出願第０９／４１０，６８３号（弁護士事件番
号第１６８６９Ａ−０００３７００ＵＳ）は、全ての目
的のためにそっくりそのまま本出願の一部分に含まれ、
ＩＭＵの実施の形態における詳細な説明を有する。

【００２５】

【表４】

【００２６】例えば、ＡＤＡ６１６は、ＩＦＵ５１０又
はＬＳＵ５４０のアドレス指定と、整数加算、減算又は
比較とを行うことができる。ＡＤＡ６１６は６４ビット
加算器を備えることもできる。第２入力は減算又は比較
用に反転される。範囲検査をも行うことができる。

【００２７】例えば、ＩＭＡ６２０は２つのアドレスを
含み、各アドレスが１つの３２ビット加算、２つの１６
ビット加算、又は、４つの８ビット加算を実行する。各
タイプの加算は、内部に桁上げを含み、全ての加算に対
して同時に起動される。その結果が８ビットベクトルに
なる場合には、これによってバイト処理が可能となるだ
ろう。第２ソースオペランドは、減算及び比較を許容す
るように、反転されることもできる。

【００２８】特定の実施の形態におけるＸＨＷ６４０
は、他のブロックのハードウエアを再利用することによ
って実行することが困難な命令を取り扱う。その命令は
実行用の自らのハードウエアを有し、論理ＡＮＤ、Ｏ
Ｒ、ＡＮＤＣ、及び、ＸＯＲと、ＭＯＶＩ、ＳＨＯＲ
Ｉ、及び、ＮＳＢ命令とを含むことができる。

【００２９】例えば、ＳＨＦ６５０は、６４ビットソー
ス内のバイト量のディスプレースメント（変位）を含ん
だ命令だけでなく、シフト関連命令を実行することがで
きる。それは、飽和時にイシュウ（発行）された１サイ
クル遅れ（ｅｘｅ２）を除いて、１サイクル（ｅｘｅ
１）内にその命令の多くを実行する。また、それは、も
し飽和時のコマンドがｅｘｅ２で生成されたならば、そ
の飽和値をマクス（多重化）する。

【００３０】シャフル及びバイトディスプレースメント
機能も同様に、３ステップ内でＳＨＦ６５０によって実
行されることが好ましい。第１ステップは、シャフルマ
トリクス用の制御信号を作成する。第２ステップはバイ
トを移動する。最後のステップは、もしｅｘｅ３で必要
とされるならば、飽和値をマクスする。

【００３１】飽和検出は、ＳＨＦ６５０によって個別的
に行われる。それは、シフトパス（経路）からのオペラ
ンドとマスクとを使用し、シフト及びシャフルの第２サ
イクル（ｅｘｅ２）のために飽和コマンドを生成するこ
とができる。

【００３２】例えば、ＭＵＬ機能６６０は、乗算関連命
令を実行し、ＳＩＭＤ（単一命令多重データ）整数乗算
を含む。命令の多くは３サイクル内で終了するが、いく
つかの命令は、終了するまでに４サイクルを必要とす
る。ブースエンコードアルゴリズム（Booth encoding a
lgorithm）を用いて、乗算を実行できる。

【００３３】ＸＣＴ６７０は、ＩＦＵ５１０によって供
給される種々の制御信号をバッファに保留し、且つ広め
るために動作できる。その種々の制御信号は各実行ブロ
ック用に再現できるために必要とされる。また、それ
は、パイプ内での命令位置の小さな表を保持することに
よって、パイプ内でのブロックを制御することもでき
る。ＸＣＴ６７０は、有効、ストール（停動）、及び、
無効の信号を考慮することができる。

【００３４】本発明における特定の実施の形態では、例
えば、表１及び表２で与えられた命令がＩＦＵ５１０内
でデコードされ、符号拡張後に、４ビットＸＯＲがデコ
ードパスに追加されて「ｓ」の範囲を増大させる。別の
実施の形態では、例えば、ＭＯＶＩ内の即値命令
「ｓ」、又は、ＬＤ.Ｌ内のディスプレースメント
「ｓ」を、汎用レジスタ（ＧＰＲ）と、別のＧＰＲ内の
予約ビット「ｒ」と、ＩＭＵ２５０内で達成されたシフ
ティング（シフト処理）、ＸＯＲ論理、及び符号拡張と
にロードできる。結論上記実施の形態では、本発明は、特定の典型的な実施の
形態に関して記載されている。他の実施の形態は当業者
にとって明らかであろう。例えば、命令の長さは１６ビ
ット又は６４ビットでもよく、そしてマイクロプロセッ
サは１６、３２、１２６ビットバス及びワードで動作す
ることもできる；図４のアルゴリズムは、ハードウエ
ア、ソフトウエア、又はその両方の組み合わせにおいて
ダウン可能である；そして、データはリトルエンディア
ン又はビッグエンディアンのいずれかのフォーマットに
することもできる。従って、添付された特許請求の範囲
とその等価形態の全範囲とで説明されるように、本発明
の幅広い思想及び範囲から逸脱することなく、種々の変
更及び変形を実施できることは明らかであろう。

【００３５】

【発明の効果】本発明によれば、即値命令の符号なしオ
ペランドが、命令によって同様に運ばれた予約ビットを
用いて拡張され得る。符号なし数の予約ビットにおける
この使用は、予約ビットの任意数に適用され得る。この
技術は、予約ビットの任意数に適用され、アーキテクチ
ャの寿命の点で何倍にも適用さえできる。異なるバイナ
リ組合せと一緒に予約ビットを変更することによって、
値の範囲を増加できる。予約アルゴリズムは、ソフトウ
エア内で実現され、アセンブラにより利用され、拡張さ
れたフィールドを使った命令セットをエンコードでき
る。付録１：命令フローユニット（ＩＦＵ）１−１概観命令フローユニット（ＩＦＵ）はＳ５コアのシーケンサ
として機能する。ＩＦＵはコア内の命令及びデータの流
れを調整し、且つコア内部アクティビティを伴う外部イ
ベント（事象）をマージする。その主な機能は、命令キ
ャッシュユニット（ＩＣＵ）から命令をフェッチし、そ
の命令をデコードし、その相互依存性を解決し、レジス
タファイルからオペランドを読み出し、デコードされた
命令及びオペランドを実行ユニット（整数マルチメディ
アユニットＩＭＵ及びロードストアユニットＬＳＵ）に
送出し、実行ユニットからその結果を回収し、そしてレ
ジスタファイルにその結果を書き込むことである。更
に、ＩＦＵは、命令キャッシュミス時に、バスインタフ
ェースユニット（ＢＩＵ）と接続し、外部メモリからの
欠落した命令で命令キャッシュを満たす。また、ＩＦＵ
は、外部可観測性のためにＳ５コア内部データの転送を
調整するために、デバッグユニットにも接続する。

【００３６】アーキテクチャはモードＡ及びモードＢと
呼ばれ、その間で切り替わるための機構を有する２つの
命令セットを提供する。

【００３７】モードＡ命令セットは、固定長３２ビット
符号化を用いる命令を表す。モードＡは、最適な動作が
必要とされる場合に、又は、ＣＰＵ制御及び構成機構に
アクセスするために用いられる。典型的には、全てのモ
ードＡ命令は４バイト長であり、４バイト境界上のメモ
リ内に保持される。命令は、０〜３１を付された３２ビ
ットの集まりとして記載される。

【００３８】モードＢ命令セットは、固定長１６ビット
符号化を用いる命令を表す。モードＢは、ＳＨアーキテ
クチャの以前の態様とのユーザモード命令レベル互換性
を提供する。モードＢは、コード密度或いはＳＨ互換性
が要求される場合に用いられる。

【００３９】ＩＦＵの別の主なタスクは、順序制御の役
割に加えて、全てのモードＢ命令のエミュレーションを
実行することである。詳細には、全てのモードＢ命令
は、１つのモードＡ命令か、又は、モードＡ命令のシー
ケンスのいずれかに変換される。その後、これらの（モ
ードＡ）命令は、元のモードＡ命令実行意味にわずかに
変化を加えて実行される。このエミュレーションアプロ
ーチを用いる場合、モードＢ命令を実行するのに必要な
論理は、数ブロック内で切り離すことができる。これ
は、モードＢの定義が変化した場合に、又は、モードＢ
互換性に対する必要条件が欠落した場合に、少数の論理
ブロックのみが影響を受け、そのブロックしか再実行さ
れる必要がないという利点を有する。１．１．１ブロック図図７は、全ての内部ブロック及び全ての外部インタフェ
ース用ユニットを有する簡単なＩＦＵブロックを示す。
Ｓ５コアの順序制御機能のため、ＩＦＵは、コアに搭載
された大部分の他のユニットとのインタフェースを有す
る。ＩＦＵとＢＩＵとの間のインタフェースは、命令キ
ャッシュへの命令のロードを開始する。ＩＦＵとＩＣＵ
との間のインタフェースは、実行のための命令のフロー
を提供する。ＩＦＵとＩＭＵ／ＬＳＵとの間のインタフ
ェースは、命令、オペランド、結果及び命令を実行可能
にするための制御信号を送受信するための経路を提供す
る。ＩＦＵとデバッグユニットとの間のインタフェース
は、Ｓ５コアと外部デバッグ用エージェントとの間で、
サンプリングコマンド、サンプリングされたデータ及び
他のデバッグコマンドを交換するのを容易にする。これ
らのインタフェースに加えて、ＩＦＵは、外部割込みを
サンプリングし、且つ、仲介する外部割込みコントロー
ラから外部割込み信号を受信する。そのＩＦＵは、内部
例外でその外部割込みを仲介し、非同期イベントを処理
するために適当なハンドラを起動する。

【００４０】内部的には、ＩＦＵは、その機能に従って
ブロック、即ち命令キャッシュ制御ユニット、フェッチ
ユニット、分岐ユニット、デコードユニット、パイプ制
御ユニット、及び、オペランドファイルユニットに分割
されることが可能である。表５は、これらのブロック及
びその頭文字を掲載する。

【００４１】

【表５】

【００４２】１．１．２ＩＦＵブロックの機能の説明・命令キャッシュコントロール（ＩＣＣ）ＩＣＣは、命令キャッシュへのアクセスをセットアップ
するために、ＦＥと内部的に、且つＩＣＵと外部的に通
信する。標準的には、ＦＥは、命令フェッチアドレス
と、ＩＣＣへの「フェッチ要求」を示す１組の制御信号
とを供給する。その代わりに、ＩＣＣはＦＥに、２ワー
ドに整列した命令ワードを送出する。命令キャッシュが
欠落する場合に、ＢＩＵに対する再充填サイクルを開始
し、外部メモリから欠落しているキャッシュラインをロ
ードする。再充填は、ＦＥが元のフェッチアドレスに存
続している間に生じる。別の方法では、ＦＥは、命令を
返送する必要がない「プリフェッチ要求」を与えるか、
又は、キャッシュが欠落する場合に再充填を起動する必
要がない「フェッチ要求」を与える。これらの異なるタ
イプの要求を取り扱うために、ＦＥとＩＣＣとの間で１
組のプロトコルが定義される。・フェッチユニット（ＦＥ）命令がキャッシュからフェッチされる場合、その命令は
１組の４つの命令バッファに保管されるか、又は、ター
ゲットアドレスレジスタに関連するバッファ空間（Ｔ０
−Ｔ７、即ちＩＡＲ）に格納されるようになる。厳密に
は命令が格納される場所は、命令のＦＥ及びＩＳＡモー
ドによりその命令がどのように要求されるかによる。し
かしながら、最終的には、２つの命令バッファのうち１
つ（モードＡデコード器の場合のｉｂ０、及び、モード
Ｂデコード器の場合のｉｂ２）にシフト／移動し、その
中でデコードされ、実行ユニットに送出されるであろ
う。これらのバッファ間での命令のシフト／移動は、こ
れらのバッファ空間の使用率を最適化しようとするＦＥ
により制御される。

【００４３】ＦＥの別の役割は、フェッチされた命令の
アドレスから順次アドレスを導出し、その命令が必要に
なる前にこれらの命令を「プリロード」することであ
る。「プリロード」命令は実行されることは保証され
ず、それゆえ無駄な電力消費の一因となる可能性もある
ため、ＦＥにより実施されるプリロード動作は、過剰な
電力使用が生じるほど積極的に行うべきではない。一
方、この動作は、必要な命令のフェッチの遅れに起因し
て、過剰な無駄が生じることもないように、あまりに少
なすぎてもならない。・デコードユニット（ＤＥＣ）Ｓ５コアがモードＡ（ＩＳＡ＝＝１）下で実行中に、モ
ードＡデコード器は、ｉｂ０の命令をデコードし、その
デコードした命令情報を、内部ではＦＥ、ＢＲ及びＰＰ
Ｃに、外部ではＩＭＵ及びＬＳＵに送出する。これらの
情報により、ＰＰＣが、レジスタ使用ハザード（リード
・アフター・ライトの真の依存性及びライト・アフター
・ライトの非依存性）及び命令直列化要件を迅速に解決
できるようになる。また、その情報により、ＩＭＵ及び
ＬＳＵは、更に命令をデコードすることなくデータ演算
を開始できるようになる。分岐命令の場合、迅速な部分
デコード分岐命令により、ＢＲは、分岐条件を統計的に
予測できるようになり、最も早い時間に分岐を決定する
可能性もある。

【００４４】Ｓ５コアがモードＢ（ＩＳＡ＝＝０）下で
実行中に、全ての命令は、Ｔステージと呼ばれる、付加
的なモードＢパイプラインステージを介して進む。その
命令は、最初にｉｂ２まで移動する必要があり、その中
でその命令は、１つ又は多数のモードＡエミュレーショ
ン用命令に変換されるようになる。その後、エミュレー
ション用命令はｉｂ０に移動し、その中では標準モード
Ａ命令の実行が再開される。いくつかの論理ブロックの
ある細部を除いて、Ｓ５コアの残りの部分は、これらの
２つのモード間の差を知るべきではない。・分岐ユニット（ＢＲ）分岐ユニットは、ＩＳＡ仕様書に定義される全ての分岐
に関する命令を取り扱う。分岐ユニットは、デコードさ
れた分岐命令をＤＥＣから受信し、分岐条件及びターゲ
ットアドレスがわかるか否かを決定し、その分岐を決定
／予測し始める。分岐条件が未知である場合には、分岐
命令の「１」ビットに基づいて、ＢＲは統計的に分岐条
件を予測するであろう。その後、予測された命令がフェ
ッチされ、デコードされる。ある状況では、分岐条件が
決定される前に、予測された命令がフェッチされ、デコ
ードされる場合もある。その状況が生じる場合、ＢＲが
その予測を正確であると判断するまで、その予測された
命令はデコードステージに保持されるであろう。

【００４５】分岐命令がデコードされた場合に、ターゲ
ットアドレスが未知である場合には、ターゲットアドレ
スが使用可能になるまで、分岐命令はデコードステージ
に保持されるであろう。ターゲットアドレス転送の実施
制約条件に起因して、最適な分岐性能を得るために、準
備−ターゲット命令と分岐命令との間には適当な「間
隔」が必要とされる。・パイプ制御ユニット（ＰＰＣ）ひとたびＤＥＣにより命令がデコードされれば、ＰＰＣ
が残りのパイプステージを介してその実行状態をモニタ
する。ＰＰＣの主な機能は、（ｉ）必要時（ＩＭＵの乗
算−累積内部転送の場合）に、全てのソースオペランド
が準備状態又は準備可能な状態になるまで命令がデコー
ドステージに保持されることになる、（ｉｉ）命令及び
内部／外部イベントにより課せられた全ての同期及び直
列化要件が生じる、（ｉｉｉ）全てのデータオペランド
／一時的な結果が正確に転送されるという点で、命令が
円滑、かつ正確に実行されるようにすることである。

【００４６】パイプコントロール論理を簡単にするため
に、ＰＰＣはモードＡ命令実行時に、いくつかの観測及
び仮定を行う。その仮定の１つは、ＩＭＵ命令のいずれ
も例外を生じず、全ての命令が決定的にパイプステージ
を介して流れるというものである。この仮定によりＰＰ
Ｃは、ＩＭＵを、入力オペランドが到来する場所及び出
力結果が送出される場所を知る必要がない複合データ演
算エンジンとして見ることができるようになる。その
後、全てのデータ転送及びハザード検出論理は、同じ簡
単な機構を用いてＰＰＣ内に一体化させることができ
る。ＬＳＵパイプライン内の非決定的な演算に対して適
応するために、その後、この簡単な機構にいくつかの工
夫がなされる。しかしながら、その変更は、特に、ＬＳ
Ｕパイプラインの特異性においてターゲットとされてお
り、オーバヘッドが最小限になるようにすべきである。

【００４７】ＰＰＣの別の主な機能は、命令例外、外部
割込み、リセット等のような非順次イベントを取り扱う
ことである。正常な例外条件下では、ＰＰＣの一部は常
時アイドル状態にある。イベントが生じる際に、ＰＰＣ
が起動する。ＰＰＣは外部割込みコントローラから外部
割込み／リセット信号を受信する。ＰＰＣはコアの多数
の部分から内部例外を受信する。いずれの場合でも、Ｐ
ＰＣはパイプラインを一掃し、その後、ＢＲにコア状態
を保管することを通知し、適当なハンドラに分岐するで
あろう。多数の例外及び割込みが同時に生じる場合に、
構造的に定義された優先順位に従って、その間で仲介す
る。またＰＰＣは、ＳＲ．ＢＬビットを確認して、その
割込み／例外が妨げられるべきか否か、及びそのタイミ
ングを知る。・オペランドファイル（ＯＦ）ＯＦユニットは構造的に定義された汎用レジスタファイ
ルを実現する。さらに、まだ完遂されていない一時的な
結果を格納し、かつ転送するために「パイプファイル」
と呼ばれる、限定形のリオーダバッファも実現する。Ｓ
５コアにより採用されたｉｎ−ｏｒｄｅｒ（順次）実行
の性質に起因して、実行結果がｏｕｔ−ｏｆ−ｏｒｄｅ
ｒ（非順次）に生成される場合もある小さな時間のウイ
ンドウのみが存在する。Ｓ５コアはこの特性を利用し
て、結果が生成された直後に一時的な結果が転送される
ようにできる、簡略化した形のリオーダバッファを実現
すると共に、通常リオーダバッファに関連する高コスト
のタグ移動／一致機構をなしで済ませる。ＯＦは、この
パイプファイルのデータ経路部分を実現する。制御はＰ
ＰＣにおいて実行される。１．１．３ＩＦＵパイプライン構造基本的なパイプラインフローを理解するために、以下の
図には２つの一般的な場合が示される。

【００４８】図８は、データ依存性もなく、データ間の
リソース依存性もない命令シーケンスを示す。その命令
は、パイプライン内に空き（babble）がなく実行され
る。

【００４９】図９は、連続した（back-to-back）依存性
を有するパイプラインフローを示す。これは、全てのＩ
ＭＵの１サイクル実行命令に当てはまる。その結果は、
以下の命令に即時利用可能である。その依存性はパイプ
ラインに空きを引き起こさないであろう。

【００５０】この節は、図１０及び図１１に示されるＩ
ＦＵの観点から見たパイプライン構造を議論する。フロ
ントエンドパイプステージは、１．５サイクルの実行キ
ャッシュアクセス時間と０．５サイクルの事前デコード
ステージとに起因して、わずかに異なって言及されるこ
とに注意されたい。・フェッチステージ（Ｆ）フェッチ
ステージは１．５クロックサイクル（又は３クロックフ
ェーズ）間続く。Ｆステージ中に、ＩＣＣは、命令キャ
ッシュにアクセスし、ＦＥに第３クロックフェーズの開
始時点でキャッシュヒット／ミスについて通知し、ヒッ
トの場合には、そのフェーズの最後にフェッチされた命
令を戻す。ＦＥはＦステージの１サイクル中にフェッチ
アドレスをインクリメントする。フェッチアドレスが奇
数ワード境界上に位置する場合には、４だけインクリメ
ントされ、そのインクリメントされたアドレスが同じサ
イクル中にＩＣＣに送出され、後続のサイクル（即ち、
現在のＦステージにおける第３のフェーズにおいて開始
するサイクル）において命令キャッシュにアクセスす
る。フェッチアドレスが偶数ワード境界に位置する場合
には、８だけインクリメントされ、そのインクリメント
されたアドレスが、ＩＣＣに送出される前に１サイクル
間ラッチされる。直後のサイクルの場合、ＦＥは、ＩＡ
Ｒプリロード或いは命令キャッシュプリフェッチのよう
な優先順位の低いキャッシュアクセスでそのサイクルを
満たす。

【００５１】Ｆステージは１．５サイクル続くが、命令
キャッシュは、各サイクルに命令キャッシュを取り扱う
ことができるようにパイプライン処理される。その結
果、ＦＥはサイクル毎に動作する必要がある。・事前デコードステージ（Ｐ）命令がフェッチされた直後に、その命令は（事前）デコ
ード論理に給送され、その中でＤＥＣが迅速に、（ｉ）
３レジスタファイル（ＲＦ）読出しポートのうち任意の
ポートにアクセスする必要があるか否かを、及び、その
命令が、ターゲットアドレスレジスタ（ＩＡＲ．Ａ）と
それに関連するバッファ空間（ＩＡＲ．Ｔ）とに読み出
される必要がある分岐命令であるか否かを判定する必要
がある。この事前デコード処理は、ＲＦ、ＩＡＲ．Ａ及
びＩＡＲ．Ｔが全て特別に作製したアレイとして実装さ
れ、読み出しを開始するためにきれいなクロックエッジ
を必要とするため、Ｄステージに対するクロックの立ち
上がり前に行われなければならない。これらの２つのタ
スクに加えて、他のデコードステージタスクは、タイミ
ング要件を満足するためにデコードステージからこのス
テージに移行される場合もある。・デコードステージ（Ｄ）このステージの間に、ＤＥＣ及びＰＰＣがともに命令を
デコードし、あらゆる直列化／例外／機能停止条件を検
査し、更に利用される可能性のあるソースオペランドが
ＲＦ、コントロールレジスタスタック、ＩＡＲ．Ａ等か
ら検索される間に、全ての必要とされるデータ転送を取
り扱うように動作する。全てが良好に進行するなら、デ
コードされた信号は、正確なソースオペランドととも
に、実行ユニット（ＩＭＵ又はＬＳＵ）に配向され、微
視的なアーキテクチャ状態が更新され、その命令が命令
バッファから除去される。その命令が無条件又は分岐す
ると予測された命令である場合には、いずれかのターゲ
ットアドレスが次のフェッチサイクル間にＩＡＲ．Ａか
ら検索されるか、又は、ターゲット命令がプリロードさ
れている場合には、その命令及び次のフェッチアドレス
が、次のデコード及びフェッチステージの間にＩＡＲ．
Ｔバッファから読み出される。・変換ステージ（Ｔ）コアがモードＢで動作している場合、全ての命令がこの
変換ステージを通り、モードＡ命令に翻訳される。コア
の残りの部分はサイクル当たり大部分の１（モードＡ）
命令で処理することができるため、モードＢ命令が１つ
のモードＡ命令でエミュレートできない場合には、その
変換を取り扱うために多数サイクルかかるであろう。本
質的には、モードＢ命令はＴステージに位置し、一方エ
ミュレート用のモードＡ命令は、サイクル当たり１回、
Ｄステージ及びパイプラインの残りの部分に給送され
る。モード切替え分岐命令を除いて、ＤＥＣは単にモー
ドＢ命令を取り扱うための役割を果たす。・Ｅ１実行ステージ（Ｅ１）条件付き分岐命令の場合、ＩＭＵは６４ビット比較演算
を行うように命令され、Ｅ１ステージ中にＩＦＵに１ビ
ットの結果を転送する。この結果ビットは、ＢＲ及びＤ
ＥＣ（又はＰＰＣ）により同時に検査される。それが予
測されたものである場合には、変更なく全てが進行す
る。そうでない場合には、ＤＥＣがＤステージの命令を
無効にし、一方ＢＲが、次の（Ｅ２）ステージにおいて
予測誤り修復プロセスを開始する準備をする。・Ｅ２実行ステージ（Ｅ２）ＢＲが前ステージ中に予測誤り分岐を検出する場合に
は、Ｅ２サイクル中に正確な経路にそのフローを再配向
する。実際の分岐方向及び正確な次の命令がフェッチさ
れたか否かにより、いくつかのバブルがパイプラインに
挿入されるようになる。

【００５２】ＰＴ命令の場合、Ｅ１サイクル中にＩＭＵ
アドレス加算器により計算された、ターゲットアドレス
レジスタのための新しい内容は、ＯＦのパイプラインを
介してこのサイクル中にＢＲに転送され、Ｗステージ中
にターゲットアドレスレジスタファイル（ＩＡＲ．Ａ）
に書き込まれるはずの、パイプラインに類似のステージ
ングキューにラッチされる。しかしながらこの新しい内
容は、即時にＦＥに転送され、ＦＥが次のサイクル中に
ターゲット命令をプリロードできるようにする。・Ｅ３実行ステージ（Ｅ３）このサイクル中に、ＩＣＣがＰＴ命令のターゲットをプ
リロードするためにＩキャッシュ（ＩＣａｃｈｅ）への
アクセスを開始することができる。ターゲットプリロー
ドは性能の最適化のためであるため、より高い優先順位
のフェッチ要求が存在する場合には、プリロードは生じ
ない場合もある。他の２つの命令、ＩＣＢＩ及びＰＲＥ
ＦＩは、ＩＣＣ（及び、従ってＩキャッシュ）に対する
異なる要求タイプを除いて、同様に処理されることに注
意されたい。

【００５３】また、任意の例外条件が生じたか否かを決
定することが、このステージにおいて生じる。Ｅ３サイ
クルの終了前に、ＰＰＣは全ての発生する可能性のある
例外条件を検査し、内部フラグを立て、ライトバックス
テージにおいて即時にハンドラ開始シーケンスを開始で
きるようにする。・ライトバックステージ（Ｗ）Ｗステージ中に、例外条件が検出されない場合には、ア
ーキテクチャ状態が更新される。これは、ＢＲにおける
レジスタファイル（ＲＦ）、ターゲットアドレスレジス
タファイル（ＩＡＲ．Ａ）、及び、コントロールレジス
タを含む。例外条件が検出された場合には、ＰＰＣがＢ
Ｒにハンドラ開始シーケンスを開始したことを通知す
る。・開始ステージ（Ｌ）例外ハンドラ開始シーケンスは数サイクル間続く。

【図面の簡単な説明】

【図１】本発明の予約ビットを使った定数を拡張する特
定の実施の形態を示す図である。

【図２】予約ビットが本発明の定数の値に影響を与えな
い場合において、特定の実施の形態を示す図である。

【図３】予約ビットが設定された時に、本発明における
特定の実施の形態の結果を示す図である。

【図４】本発明における特定の実施の形態の簡単な流れ
図である。

【図５】本発明のコンピュータコアの一例を示す簡単な
ブロック図である。

【図６】整数／マルチメディアユニットの一例を示すブ
ロック図である。

【図７】付録１において、全ての内部ブロック及び全て
の外部インタフェース用ユニットを有する簡単なＩＦＵ
ブロック図を示す。

【図８】付録１において、データ依存性もなく、データ
間のリソース依存性もない命令シーケンスを示す図であ
る。

【図９】付録１において連続した依存性を有するパイプ
ラインフローを示す図である。

【図１０】付録１においてモードＡのＩＦＵパイプライ
ンを示す図である。

【図１１】付録１においてモードＢのＩＦＵパイプライ
ンを示す図である。

【符号の説明】

１１０値１１２定数１１４符号１１６符号拡張１２０予約ビット１２４ＸＯＲ１２６ビット結果１５０拡張された値２１０記憶位置（レジスタ）２１２予約ビット２１４記憶位置（レジスタ）２１６レジスタ２２０記憶位置（レジスタ）２２２予約ビット２２４記憶位置（レジスタ）２２６結果ビット３１０記憶位置３１１最上位ビット３１２２ビット３１４記憶装置３１５ビット３１６符号拡張ビット３２０予約ビット３２２予約ビット３２４予約ビット３２６予約ビット３３０ステップ３３２ステップ３３４ステップ３３６ステップ３４０記憶位置３４２２ビット３４４記憶位置３４５２ビット３４６記憶位置３４７２ビット３４８記憶位置３４９２ビット３６０記憶位置３６１２ビット３６２記憶位置３６３２ビット３６４記憶位置３６５２ビット３６６記憶位置３６７２ビット４１０ステップ４１２ステップ４１４ステップ４１６ステップ４１８ステップ４２０ステップ５０５バスインタフェースユニット５１０命令フローユニット５２０整数／マルチメディアユニット５３０命令キャッシュユニット５４０ロード／ストアユニット５５０データキャッシュユニット６１６アドレス加算器（ＡＤＡ）６２０整数／ｓｉｍｄ加算器（ＩＭＡ）６３０ｅｘｅ１ｅｘｅ２ｅｘｅ３セレクタ（ＸＳ
Ｌ）６４０エクストラハードウエア（ＸＨＷ）６５０シフタ／シャフル（ＳＨＦ）６６０乗算器（ＭＵＬ）６７０制御（ＸＣＴ）

Claims

【特許請求の範囲】

【請求項１】複数のフィールドを有する第１コンピュ
ータ命令で、データフィールドをエンコードする方法で
あって、前記命令内に任意の未使用データビットが存在するか否
かを決定し、前記未使用ビットのサブセットを使って前記データフィ
ールドを拡張データフィールド内に拡張し、複数のフィールドを有し、前記拡張データフィールドを
使った第２コンピュータ命令が、前記データフィールド
を用いた前記第１コンピュータ命令と後方互換であるこ
とを特徴とするデータフィールドのエンコード方法。
【請求項２】請求項１記載の方法であって、前記第２コンピュータ命令が、前記第１コンピュータ命
令と同じ演算コードを含むことを特徴とするデータフィ
ールドのエンコード方法。
【請求項３】請求項１記載の方法であって、前記未使用ビットが予約ビットを含むことを特徴とする
データフィールドのエンコード方法。
【請求項４】請求項１記載の方法であって、前記データフィールドが即値オペランドであることを特
徴とするデータフィールドのエンコード方法。
【請求項５】請求項１記載の方法であって、前記データフィールドがディスプレースメントであるこ
とを特徴とするデータフィールドのエンコード方法。
【請求項６】請求項１記載の方法であって、前記サブセットが適当なサブセットであることを特徴と
するデータフィールドのエンコード方法。
【請求項７】複数のフィールドを有するコンピュータ
命令で、情報フィールドを拡張する方法であって、オプコードを含んだ前記複数のフィールドのうち第１フ
ィールドを評価し、もし前記複数のフィールド内に少なくとも１つの予約フ
ィールドが存在するならば、拡張フィールド内に前記予
約ビットと前記情報フィールドとを組合せ、前記オプコードによって示された演算内で前記拡張フィ
ールドを使用することを特徴とする情報フィールドの拡
張方法。
【請求項８】請求項７記載の方法であって、前記拡張フィールドが前記情報フィールドと後方互換で
あることを特徴とする情報フィールドの拡張方法。
【請求項９】請求項７記載の方法であって、前記情報フィールドが、即値オペランドとディスプレー
スメントとを含んだグループから選択されることを特徴
とする情報フィールドの拡張方法。
【請求項１０】請求項７記載の方法であって、前記組合せが、長さＮビットである前記情報フィールド
を、第１記憶位置にロードし、長さＭビットである前記予約フィールドを、第２記憶位
置にロードし、前記第１記憶位置内に前記情報フィールドを符号拡張
し、前記第２記憶位置をＮビットだけ左にシフトし、前記第１記憶位置を前記第２記憶位置と一緒にビットワ
イズで排他的論理和をとって（Bitwise exclusive ORin
g）前記拡張フィールドを引き出し、前記第１及び第２記憶位置が少なくともＭ＋Ｎビットを
有することを特徴とする情報フィールドの拡張方法。
【請求項１１】コンピュータ命令で情報フィールドを
拡張するためのコンピュータシステムであって、記憶装置と、プロセッサとを備え、前記記憶装置が複数の記憶位置を含み、第１記憶位置が
前記コンピュータ命令の前記情報フィールドを有し、第
２記憶位置が前記コンピュータ命令の予約ビットを有
し、前記プロセッサが、前記第１記憶位置内に前記情報フィ
ールドを符号拡張する符号拡張装置と、前記第２記憶位置内で前記予約ビットを左にシフトする
シフタと、前記第１記憶位置と前記第２記憶位置とを組合せる論理
ＸＯＲゲートとを有することを特徴とするコンピュータ
システム。