JP2001142706A

JP2001142706A - 命令上での依存性チェックの実行方法と命令実行用のコンピュータシステム

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Publication number: JP2001142706A
Application number: JP2000280299A
Authority: JP
Inventors: Pen Chiijui; チージュイ・ペン; Glenn A Farrall; グレン・アシュレー・ファラル; Sivaram Krishnan; シバラム・クリシュナン
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-01
Filing date: 2000-09-14
Publication date: 2001-05-25
Also published as: TW569140B; KR20010050812A; US6457118B1

Abstract

(57)【要約】【課題】ハードウェアを更に複雑化することなく依存
性論理を簡素化するための要求がある。【解決手段】本発明によれば、パイプライン化された
アーキテクチャ内での選択されたオペランドフィールド
を設定する技術が提供される。本発明によれば、オペラ
ンドフィールドを効率的に選択する方法及びシステム
は、ＲＩＳＣアーキテクチャを含めて様々なコンピュー
タアーキテクチャにおいて実行可能となる。本発明はコ
ンピュータシステムのパイプライン内でのコンピュータ
命令上で依存性チェックを実行する方法を提供し、その
コンピュータシステムは、第１コンピュータ命令が第１
ソースオペランドのみを作動するオプコード２６２を有
するか否か、を決定することを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ命令セットアーキテクチャに関し、特に選択されたオ
ペランドフィールドの設定（コンピュータシステム命令
内のソースオペランドを選択且つ使用する方法及びシス
テム）に関する。

【０００２】

【従来の技術】過去十年間に、各命令が１つの単一演算
サイクル内で理想的に実行されたＲＩＳＣ（縮小命令セ
ットコンピュータ）アーキテクチャが普及した。ＲＩＳ
Ｃアーキテクチャコンピュータは標準アーキテクチャコ
ンピュータよりも優れた幾つかの利点を有する。例え
ば、ＲＩＳＣ命令セットは、更に短い期間に頻繁な演算
を実行できる能力により、遥かに高いデータ処理速度を
可能としている。ＲＩＳＣデバイスは１６ビット命令セ
ットから始まり、３２ビット命令セットアーキテクチャ
まで成長した。

【０００３】パイプライン化技術は、データ処理能力を
増大するために、ＲＩＳＣアーキテクチャと共に使用さ
れている。パイプライン化がデータの縮小チェックのた
めに必要性をもたらし、そこでは１つの命令の出力がそ
の後続の命令への期待入力である。ある場合には、命令
は単項（単一ソース）命令と２項（デュアルソース）命
令とに分割され、それぞれは自己依存論理を有する。

【０００４】

【発明が解決しようとする課題】パイプライン化によっ
て導入された複雑さに加えて、アプリケーションもＲＩ
ＳＣアーキテクチャの複雑さに寄与している。例えばゼ
ロのように、頻繁に使用される定数は、異なるソースか
ら異なる場所に設定可能である。

【０００５】従って、ハードウェアを更に複雑化するこ
となく依存論理を簡素化するための要求がある。更に、
この頻繁にアクセスされた定数の使用を簡素化するため
に、ゼロ用の集中且つ公知のソースを持つ要求がある。

【０００６】

【課題を解決するための手段】本発明によれば、パイプ
ライン化されたアーキテクチャにおいて選定オペランド
フィールドを設定するための技術が提供される。本発明
によればオペランドフィールドを効率的に選択する方法
及びシステムが、ＲＩＳＣアーキテクチャを含めて様々
なコンピュータアーキテクチャにおいて作動可能とな
る。

【０００７】特定の態様では、本発明はコンピュータシ
ステムのパイプライン内でのコンピュータ命令上で依存
性チェックを実行する方法を提供し、そのコンピュータ
システムは、第１コンピュータ命令が第１ソースオペラ
ンドのみを作動するオプコードを有するか否かを決定す
ることを含む。コンピュータ命令は、例えば、１つのオ
プコード及び複数のソースオペランドを持つことができ
る。次に、追加ソースオペランドは、第１ソースオペラ
ンド又は定数ゼロオペランドと交換可能である。パイプ
ラインにおけるコンピュータ命令内のオペランドと他の
コンピュータ命令内のオペランドとの間で依存性が検出
可能である。本実施の形態において、検出は、単項命令
用の２項依存性チェックを使用できる。

【０００８】別の態様において、本発明は、パイプライ
ン内でのコンピュータ命令を実行するコンピュータシス
テムを提供する。システムは、コンピュータ命令を含む
メモリを備えることができる。コンピュータ命令は、例
えば、複数のデータフィールドを有することができる。
また、全てゼロに戻すことのできるレジスタと、メモリ
内に格納されたコンピュータ命令を実行するコンピュー
タプロセッサとは、コンピュータシステムの１部分でも
あり得る。現時点において好ましい態様では、例えば、
レジスタは６４ビットの読取り専用レジスタであり得
る。例えば、コンピュータシステムは１つのオペランド
内にレジスタを置くことが可能であり、コンピュータ命
令を実行可能である。

【０００９】本発明によれば、選ばれた態様によって多
数の利点が提供される。態様は、選ばれたコンピュータ
アーキテクチャ用のパイプライン化された命令内で選択
オペランドフィールドを設定することに提供される。あ
る態様では、パイプライン化された命令用の依存性チェ
ックが提供され得る。多くの態様はＲＩＳＣ型コンピュ
ータアーキテクチャを用いて動作可能である。選ばれた
態様は、頻繁に使用される定数値等のために標準ハード
ウェアソースを供給し得る。

【００１０】本発明におけるこれらの及び他の利点と特
徴とは、添付図面と共に以下の詳細な説明を読むことに
より、当該技術分野における当業者にとって明らかにな
るだろう。

【００１１】

【発明の実施の形態】本発明による実施の形態は、パイ
プライン付きアーキテクチャ内で選択オペランドフィー
ルドをセットするための技術を提供できる。本発明によ
るオペランドフィールドを効率的に選択するための方法
及びシステムは、ＲＩＳＣアーキテクチャを含めて様々
なコンピュータアーキテクチャにおいて作動可能であ
る。

【００１２】特定の実施の形態において、本発明は、６
個のユニットと脱着自在な浮動小数点ユニット（ＦＰ
Ｕ）とを含んだコアユニットを有するＣＰＵ内で実行可
能である。図１は、本発明のコアの代表的なトップレベ
ル分割における簡易なブロック図を例示する。この図
は、ここでの特許請求の範囲を限定しないほんの一例で
ある。当該技術分野における当業者は、多くの他の変
形、代替、及び変更を理解するだろう。表１は、図１の
コア（１００）内で示されたユニットの機能の幾つかに
ついて説明する。

【００１３】

【表１】

【００１４】図２は、本発明における特定な実施の形態
の命令フェッチユニット（ＩＦＵ）（２１０）の簡易な
ブロック図を示す。この図は、ここでの特許請求の範囲
を限定しないほんの一例である。当該技術分野における
当業者は多くの他の変形、代替、及び変更を理解するだ
ろう。図２は、命令キャッシュユニット（ＩＣＵ）（１
３０）からフェッチユニット（ＦＥ）（２４２）に入力
された命令を示す。デコーダ（ＤＥＣ）（２４４）は、
ソースオペランドとデスティネーションオペランドとの
論理的場所を識別できる。論理的場所は、汎用レジス
タ、浮動小数点レジスタを、ターゲットアドレスレジス
タ、制御レジスタ、埋込即値定数、及び、ＰＣ等を含む
ことができる。デコーダ（２４４）は自己の識別情報を
パイプライン制御ユニット（ＰＰＣ）（２４６）に通す
ことができ、そのＰＰＣは命令の中から適切なソースオ
ペランドを選択できる。また、パイプライン制御ユニッ
ト（２４６）は、命令パイプラインの他のステージを介
して命令の実行も監視できる。例えば、ＰＰＣ（２４
６）は、命令が円滑に且つ正確に実行されることを保証
する。全てのソースオペランドが準備され、又は、命令
実行を要求された時に準備可能となるまで、当該命令は
デコードステージ内に保持される。オペランドファイル
（ＯＦ）（２４８）は、ソースレジスタ、即ち汎用レジ
スタ（ＧＰＲ）を含むことができる。更に、ＩＦＵ（２
１０）における特定な実施の形態の詳細な説明が付録１
に説明されている。

【００１５】図３は、本発明の特定な実施の形態におい
て、代表的で典型的なコンピュータ命令フォーマット
（２６０）の簡易図を示す。この図は、ここでの特許請
求の範囲を限定しないほんの一例にすぎない。当該技術
分野における当業者は、多くの他の変形、代替、及び変
更を理解するだろう。命令フォーマット（２６０）は、
オプコード（２６２）、レジスタソース１（２６４）、
レジスタソース２（２６８）、及び、デスティネーショ
ンレジスタ（２７０）を含んだ２項命令の一例である。
自由に、イクステンション（２６６）はオプトコード
（２６２）とリザーブドビット（２７２）とに設けられ
る。代替の実施の形態では、ソース２（２６８）は、６
ビット即値アドレスによって交換可能である。イクステ
ンション（２６６）及びソース２（２６８）は、１０ビ
ット即値アドレスによって交換可能である。ソース１
（２６４）、イクステンション（２６６）、及び、ソー
ス２（２６８）は、１６ビット即値アドレスによって交
換可能である。また、図３は、値０を格納した読取り専
用レジスタである汎用レジスタ６３（ＧＰＲ６３）（２
８０）を示す。レジスタソース（２６４，２６８）又は
デスティネーションレジスタ（２７０）の何れか一方を
ＧＰＲ６３に設定できる。

【００１６】本発明の特定な実施の形態では、命令には
２つの一般カテゴリがある：浮動小数点命令（又はＦＰ
命令）と、リセット整数、マルチメディア、ロード／ス
トア、フロー制御命令（又は簡単に整数命令）。前者は
浮動小数点レジスタ上で働き、定レジスタを有していな
い。一方、後者はとりわけ汎用レジスタ上で働き、ゼロ
定数レジスタＲ６３を持つ。ＦＰ命令に関して、全ての
未使用第２ソースオペランドスペシファイア、即ち、第
２レジスタソースを識別する命令内のフィールドのコン
テンツは、第１ソースオペランドスペシファイアと同様
に符号化可能である。そのため、当該命令が単項又は２
項であるかを知らずに命令依存を検出するために、論理
的にチェックした一般依存が利用される。整数命令に対
して、全ての未使用第２ソースオペランドスペシファイ
アを、バイナリ「６３」として符号化できる。その理由
は、定数レジスタとしてのＲ６３がリードアフタライト
（書き込み後に読み出し）依存を持たないからである。
ＤＲ６３への書き込みが不可能であり、ＤＲ６３からの
読み出しが可能である。このプロパティ（特性）は単項
命令及び２項命令に対して当てはまるので、全ての未使
用第２オペランドスペシファイアが６３として強制的に
符号化されることによって、整数側で一般依存チェッカ
を使ってリードアフタライト依存に対してチェックす
る。

【００１７】代表的な一例において、汎用レジスタ６３
（ＧＰＲ６３）は命令ＰＴＡＢＳによって使用される。
表２のＰＴＡＢＳ命令は、ソースレジスタＲｎによって
指定されたターゲットアドレスを与える。ターゲットア
ドレスはターゲットアドレスレジスタＴＲａに格納され
る。リザーブドビット２０〜２５は「１１１１１１」又
は６３として実行される。従って、リードアフタライト
依存に対する２項依存チェッカ用のハードウェアは、Ｐ
ＴＡＢＳ上、即ち単項命令上で使用可能である。

【００１８】

【表２】

【００１９】別の代表的な例において、汎用レジスタ６
３（ＧＰＲ６３）は命令ＧＥＴＴＲによって使用され
る。この命令は３２ビットターゲットレジスタ（ＴＲ）
を６４ビットの値に符号拡張する。表３は、本発明によ
る特別な実施の形態において、ＧＥＴＴＲ命令用のフォ
ーマットを示す。ＧＥＴＴＲ命令の実行は、ターゲット
アドレスレジスタＴＲ_b 内に保持された値を、一般レジ
スタＲ_d 内へ移動させる。ＧＥＴＴＲによって戻された
値が保証していることは、ソースターゲットレジスタに
おける任意の未実行ハイオーダビットが、最大実行ビッ
トの符号拡張として見られることである。表３は命令の
機械コード表現を示し、アセンブリ言語ニーモニックに
よって後続される。次に、ソフトウェア、ハードウェ
ア、又は、両方において実行可能な機能アルゴリズムが
示される。

【００２０】

【表３】

【００２１】表３は、表２に示されたＧＥＴＴＲ命令の
インプリメンテーション（具体例）を例示する。表３の
特定な実施の形態において、ＧＥＴＴＲ命令は第２オペ
ランド（Ｒｎ＝６３）を０の状態でＡＤＤ.Ｌとして実
行され、符号拡張を得る。ＡＤＤ.Ｌ命令の実行の間
に、Ｒｍの低位３２ビットがＲｎの低位３２ビットに加
えられる。符号拡張された３２ビットの結果はＲｄ内に
格納される。従って、第２ソースオペランドスペシファ
イアＲｎを６３として符号化することにより、例えばＧ
ＥＴＴＲのような単項命令用の３２ビット符号拡張動作
が、同一回路で実行可能になる。その同一回路は、例え
ばＡＤＤ.Ｌのような２項命令用の加算符号拡張動作を
実行する。

【００２２】

【表４】

【００２３】ある実施の形態では、ＧＰＲ６３は、その
内部に格納される全てゼロを常に備えた読み取り専用レ
ジスタであっても差し支えない。ハザード検出の間に、
最新命令がデスティネーションとしてＲ６３を有するか
否かを、ＰＰＣ（２４６）がチェックできる。もしこれ
が正しければ、ＰＰＣ２４６は当該命令をノンバリッド
（無効）デスティネーションとしてマークする。このよ
うにして、後続する命令はレジスタ６３上でハザードを
決して発見できず、レジスタファイルから読み込まれ
る。これは更に次のように説明される。即ち、Ｒ６３が
定レジスタであるので、Ｒ６３をターゲットレジスタと
して指定することが、(i) Ｒ６３の値を変えず、(ii)Ｒ
６３をソースオペランドとして使用した後続命令からの
依存を生じさせる。アーキテクチャの特定な実施の形態
はこの特性を利用し、それを使ってキャッシュにプレフ
ェッチヒント（先取りヒント）を与える。例えば、ロー
ド命令がデコードされると、ターゲットレジスタがＲ６
３であるか否かを、ＩＦＵがチェックする（この論理は
依存チェックのために既に存在する）。もしターゲット
レジスタがＲ６３であるならば、これがキャッシュヒン
トであることをＬＳＵに知らせる。もし当該オペランド
がキャッシュ内で見付けられなければ、ＬＳＵがパイプ
ラインをストール（停動）する必要がないように、その
結果は使用されない。更に、もしロードアドレスが不良
であれば、ＬＳＵは何ら例外を起こさないはずである。
Ｒ６３が書き込み不可能であるので、オペランドがキャ
ッシュ内に存在しなければ、当該オペランドをキャッシ
ュにロードするようにキャッシュコントロールが通知さ
れる場合を除き、（Ｒ６３への）ロードは、ＮＯＰのよ
うにパイプラインを下方に移動する。

【００２４】図４Ａは、命令ｏｐ１（３１０）とｏｐ２
（３１４）とｏｐ３（３１８）との間にデータ依存を持
たないパイプラインを示す。この図は、ここでの特許請
求の範囲を限定しないほんの一例である。当該技術分野
における当業者は多くの他の変形、代替、及び、変更を
理解するだろう。図４Ａは、１つのオプトコードｏｐ１
を有し、第１ソースレジスタ（図３の符号２６４）の位
置Ｒ１と、第２ソースレジスタ（図３の符号２６８）の
位置Ｒ２と、デスティネーションレジスタ（図３の符号
２７０）の位置Ｒ３とによって後続される命令ｏｐ１
（３１０）を示す。実行タイムライン（３１２）は、ｏ
ｐ１を有する命令３１０に対して実行サイクルを示す。
実行タイムライン（３１２）はデコードステージＤと書
き込みステージＷとを有する。符号３１２内には３つの
実行ステージＥ１，Ｅ２，Ｅ３が存在する。次の命令
（３１４）は、実行タイムライン（３１６）によって示
されるように実行される。実行タイムライン（３１６）
を実行タイムライン（３１２）と比較すれば、命令（３
１４）は符号３１６のＤとしてデコード可能であり、一
方、命令（３１０）は符号３１２の実行ステージ（Ｅ
１）内に存在する。実行タイムライン（３１２，３１
６，３２０）内のデコードステージ（Ｄ）のアライメン
ト（配列）は次のことを示す。即ち、新しい命令が時間
ｉ、ｉ＋１、ｉ＋２でデコード可能であり、そこでは実
行タイムライン（３１２、３１６、３２０）内のブロッ
クにおける垂直アライメントが同一時間サイクルを表
す。例えば、時間「ｉ＋１」（３２２）で、実行サイク
ル（３１２）はＥ１ステージ内であり、実行サイクル
（３１６）はＤステージある。

【００２５】図４Ｂは、本発明の特定な実施の形態にお
いて、データ依存を持つ典型的なパイプラインの簡易図
を示す。この図は、特許請求の範囲を限定しないほんの
一例である。当該技術分野における当業者は、多くの他
の変形、代替、及び、変更を理解するだろう。図４Ｂ
は、オプトコードｏｐ４とデスティネーションレジスタ
Ｒ３とを有する第１の命令（３３０）を示す。デスティ
ネーションレジスタＲ３は、オプトコードｏｐ５を備え
た後続の命令３３４内でソースとして用いられる。もし
デスティネーションデータが命令（３３０）（ｏｐ４）
に対して１サイクル内で生成されるならば、実行タイム
ライン（３３２）は、Ｅ１でデータが後続の命令（３３
４）に対して実行タイムライン（３３６）のデコードサ
イクルＤを利用可能であることを示す。同様に、命令
（３３４）（ｏｐ５）の結果が、実行タイムライン（３
３６）によって表現された実行ステージＥ１により生成
される。この結果は、実行タイムライン（３４０）に示
された命令（３３８）（ｏｐ６）のデコードステージＤ
に通（パス）される。

【００２６】図４Ｃは、本発明の特定な実施の形態にお
いて、ストールを引き起こしたデータ依存を持つ典型的
なパイプラインの簡易図を示す。この図は、特許請求の
範囲を限定しないほんの一例である。当該技術分野にお
ける当業者は、多くの他の変形、代替、及び、変更を理
解するだろう。この例において、命令（３５０）（ｏｐ
７）は、実行タイムライン（３５２）で示されたよう
に、デコードステージＤの後で２つの実行ステージＥ
１，Ｅ２を受け取る。命令（３５０）におけるＲ３の結
果は命令（３５４）（ｏｐ８）への入力として用いられ
る。従って、ＰＰＣは、命令（３５０）（ｏｐ７）の処
理からＲ３の正しい値を得るために、実行タイムライン
（３５６）内の１サイクル（３５８）を「ストール（停
動）」する。命令（３６０）（ｏｐ６）が命令（３５
４）（ｏｐ８）の結果Ｒ６を使用するので、実行タイム
ライン（３６２）によって示されるように、この命令の
処理も遅延する。従って、ハザードを防止するために、
命令（３５０）（ｏｐ７）の結果レジスタＲ３と、命令
（３５４）（ｏｐ８）の２つの入力ソースレジスタＲ
３，Ｒ５との間にデータ依存チェックが存在する。命令
の結果Ｒ６を算定するのに両ソース値が必要とされるの
で、命令（３５４）（ｏｐ８）からの両ソースがチェッ
クされるのを必要とする。

【００２７】本発明の特定な実施の形態において、単項
命令は、１つのソースレジスタ２６４又は２６８を未使
用のままの状態で、図３における符号２６０のフォーマ
ットのようなフォーマットを有している。もし未使用ソ
ースレジスタを使用ソースレジスタと等しく設定するな
らば、図４Ｃで示された依存パイプライン図を使用でき
る。個別の単項依存チェック回路は必要性としない。

【００２８】本発明の特定な実施の形態では、２項フォ
ーマットを備えた単項命令の例は、ＦＡＢＳ.Ｄ命令で
ある。表５は、倍精度浮動小数点数の絶対値を算定する
命令ＦＡＢＳ.Ｄを示す。それは、ＤＲｇの値を読み取
り、その符号ビットを明確にし、ＤＲｆ内の結果を格納
する。第２ソースレジスタが、リザーブドビット１０〜
１５又は「ｒ１」によって表示されている。

【００２９】

【表５】

【００３０】従って、上記命令の「ｒ１」を、ＦＡＢ
Ｓ.Ｄ内の使用ソースレジスタＤＲｇの値に設定するこ
とによって、図４Ｃに関して既に述べたように、チェッ
クした２項依存の使用が可能となる。

【００３１】単項命令内でレプリケイト（複製）された
ソースオペランドの別の利点は、一層多くの融通性を設
計に与えることである。典型的な設計では、パイプライ
ンを通り過ぎたソースオペランドバスが存在するだろ
う。複製ソースオペランドによって、ソース１バス又は
ソース２バスのどちらかでアクセスされて設計を最適に
することが可能となる。これにより、設計上の物理的レ
イアウトの点で一層多くのフレキシビリティ（融通性）
をもたらせる（それは、他方のバスよりむしろ一方のバ
スからオペランドを受け取ることが、もっと物理的に便
利である）。また、もし２つのバスが同等に利用されな
い（即ち、一方が他方より一層重くロードされている）
ならば、複製ソースオペランドによって、最少ロードバ
スが使用可能とされ、それによって、負荷を均等化でき
る。

【００３２】結果前述の明細書において、本発明の特定な典型的実施の形
態に関して本発明は開示している。他の実施の形態は、
当該技術分野における当業者にとって明白であろう。例
えば、命令の長さは１６ビット、６４ビット、１２８ビ
ット、又はそれ以上であっても差し支えなく、３つのソ
ースオペランドを備えるが、その中の１つだけを使用さ
れ（従って、他のソースオペランドにコピーされ）、又
は、パイプラインは３つ以上、又は３つ以下のステージ
を含むこともあり得る。それ故、添付特許請求の範囲及
びこれに等価な全範囲において記載された本発明の広い
思想及び範囲から逸脱することなく、種々の変更及び変
形が可能であることは明白である。

【００３３】

【発明の効果】本発明によれば、パイプライン化された
アーキテクチャにおいて選定されたオペランドフィール
ドを設定するための技術が提供される。本発明によれば
オペランドフィールドを効率的に選択する方法及びシス
テムが、ＲＩＳＣアーキテクチャを含めて様々なコンピ
ュータアーキテクチャにおいて作動可能となる。

【００３４】また、本発明によれば、選ばれたコンピュ
ータアーキテクチャ用のパイプライン化された命令内で
選択オペランドフィールドを設定することに提供され
る。パイプライン化された命令用の依存性チェックが提
供され得る。ＲＩＳＣ型コンピュータアーキテクチャを
用いて動作可能である。頻繁に使用される定数値等のた
めに標準ハードウェアソースを供給し得る。付録１：命令フローユニット（ＩＦＵ）１−１概観命令フローユニット（ＩＦＵ）はＳ５コアのシーケンサ
として機能する。ＩＦＵはコア内の命令及びデータの流
れを調整し、且つコア内部アクティビティを伴う外部イ
ベント（事象）をマージする。その主な機能は、命令キ
ャッシュユニット（ＩＣＵ）から命令をフェッチし、そ
の命令をデコードし、その相互依存性を解決し、レジス
タファイルからオペランドを読み出し、デコードされた
命令及びオペランドを実行ユニット（整数マルチメディ
アユニットＩＭＵ及びロードストアユニットＬＳＵ）に
送出し、実行ユニットからその結果を回収し、そしてレ
ジスタファイルにその結果を書き込むことである。更
に、ＩＦＵは、命令キャッシュミス時に、バスインタフ
ェースユニット（ＢＩＵ）と接続し、外部メモリからの
欠落した命令で命令キャッシュを満たす。また、ＩＦＵ
は、外部可観測性のためにＳ５コア内部データの転送を
調整するために、デバッグユニットにも接続する。

【００３５】アーキテクチャはモードＡ及びモードＢと
呼ばれ、その間で切り替わるための機構を有する２つの
命令セットを提供する。

【００３６】モードＡ命令セットは、固定長３２ビット
符号化を用いる命令を表す。モードＡは、最適な動作が
必要とされる場合に、又は、ＣＰＵ制御及び構成機構に
アクセスするために用いられる。典型的には、全てのモ
ードＡ命令は４バイト長であり、４バイト境界上のメモ
リ内に保持される。命令は、０〜３１を付された３２ビ
ットの集まりとして記載される。

【００３７】モードＢ命令セットは、固定長１６ビット
符号化を用いる命令を表す。モードＢは、ＳＨアーキテ
クチャの以前の態様とのユーザモード命令レベル互換性
を提供する。モードＢは、コード密度或いはＳＨ互換性
が要求される場合に用いられる。

【００３８】ＩＦＵの別の主なタスクは、順序制御の役
割に加えて、全てのモードＢ命令のエミュレーションを
実行することである。詳細には、全てのモードＢ命令
は、１つのモードＡ命令か、又は、モードＡ命令のシー
ケンスのいずれかに変換される。その後、これらの（モ
ードＡ）命令は、元のモードＡ命令実行意味にわずかに
変化を加えて実行される。このエミュレーションアプロ
ーチを用いる場合、モードＢ命令を実行するのに必要な
論理は、数ブロック内で切り離すことができる。これ
は、モードＢの定義が変化した場合に、又は、モードＢ
互換性に対する必要条件が欠落した場合に、少数の論理
ブロックのみが影響を受け、そのブロックしか再実行さ
れる必要がないという利点を有する。１．１．１ブロック図図５は、全ての内部ブロック及び全ての外部インタフェ
ース用ユニットを有する簡単なＩＦＵブロックを示す。
Ｓ５コアの順序制御機能のため、ＩＦＵは、コアに搭載
された大部分の他のユニットとのインタフェースを有す
る。ＩＦＵとＢＩＵとの間のインタフェースは、命令キ
ャッシュへの命令のロードを開始する。ＩＦＵとＩＣＵ
との間のインタフェースは、実行のための命令のフロー
を提供する。ＩＦＵとＩＭＵ／ＬＳＵとの間のインタフ
ェースは、命令、オペランド、結果及び命令を実行可能
にするための制御信号を送受信するための経路を提供す
る。ＩＦＵとデバッグユニットとの間のインタフェース
は、Ｓ５コアと外部デバッグ用エージェントとの間で、
サンプリングコマンド、サンプリングされたデータ及び
他のデバッグコマンドを交換するのを容易にする。これ
らのインタフェースに加えて、ＩＦＵは、外部割込みを
サンプリングし、且つ、仲介する外部割込みコントロー
ラから外部割込み信号を受信する。そのＩＦＵは、内部
例外でその外部割込みを仲介し、非同期イベントを処理
するために適当なハンドラを起動する。

【００３９】内部的には、ＩＦＵは、その機能に従って
ブロック、即ち命令キャッシュ制御ユニット、フェッチ
ユニット、分岐ユニット、デコードユニット、パイプ制
御ユニット、及び、オペランドファイルユニットに分割
されることが可能である。表６は、これらのブロック及
びその頭文字を掲載する。

【００４０】

【表６】

【００４１】１．１．２ＩＦＵブロックの機能の説明・命令キャッシュコントロール（ＩＣＣ）ＩＣＣは、命令キャッシュへのアクセスをセットアップ
するために、ＦＥと内部的に、且つＩＣＵと外部的に通
信する。標準的には、ＦＥは、命令フェッチアドレス
と、ＩＣＣへの「フェッチ要求」を示す１組の制御信号
とを供給する。その代わりに、ＩＣＣはＦＥに、２ワー
ドに整列した命令ワードを送出する。命令キャッシュが
欠落する場合に、ＢＩＵに対する再充填サイクルを開始
し、外部メモリから欠落しているキャッシュラインをロ
ードする。再充填は、ＦＥが元のフェッチアドレスに存
続している間に生じる。別の方法では、ＦＥは、命令を
返送する必要がない「プリフェッチ要求」を与えるか、
又は、キャッシュが欠落する場合に再充填を起動する必
要がない「フェッチ要求」を与える。これらの異なるタ
イプの要求を取り扱うために、ＦＥとＩＣＣとの間で１
組のプロトコルが定義される。・フェッチユニット（ＦＥ）命令がキャッシュからフェッチされる場合、その命令は
１組の４つの命令バッファに保管されるか、又は、ター
ゲットアドレスレジスタに関連するバッファ空間（Ｔ０
−Ｔ７、即ちＩＡＲ）に格納されるようになる。厳密に
は命令が格納される場所は、命令のＦＥ及びＩＳＡモー
ドによりその命令がどのように要求されるかによる。し
かしながら、最終的には、２つの命令バッファのうち１
つ（モードＡデコード器の場合のｉｂ０、及び、モード
Ｂデコード器の場合のｉｂ２）にシフト／移動し、その
中でデコードされ、実行ユニットに送出されるであろ
う。これらのバッファ間での命令のシフト／移動は、こ
れらのバッファ空間の使用率を最適化しようとするＦＥ
により制御される。

【００４２】ＦＥの別の役割は、フェッチされた命令の
アドレスから順次アドレスを導出し、その命令が必要に
なる前にこれらの命令を「プリロード」することであ
る。「プリロード」命令は実行されることは保証され
ず、それゆえ無駄な電力消費の一因となる可能性もある
ため、ＦＥにより実施されるプリロード動作は、過剰な
電力使用が生じるほど積極的に行うべきではない。一
方、この動作は、必要な命令のフェッチの遅れに起因し
て、過剰な無駄が生じることもないように、あまりに少
なすぎてもならない。・デコードユニット（ＤＥＣ）Ｓ５コアがモードＡ（ＩＳＡ＝＝１）下で実行中に、モ
ードＡデコード器は、ｉｂ０の命令をデコードし、その
デコードした命令情報を、内部ではＦＥ、ＢＲ及びＰＰ
Ｃに、外部ではＩＭＵ及びＬＳＵに送出する。これらの
情報により、ＰＰＣが、レジスタ使用ハザード（リード
・アフター・ライトの真の依存性及びライト・アフター
・ライトの非依存性）及び命令直列化要件を迅速に解決
できるようになる。また、その情報により、ＩＭＵ及び
ＬＳＵは、更に命令をデコードすることなくデータ演算
を開始できるようになる。分岐命令の場合、迅速な部分
デコード分岐命令により、ＢＲは、分岐条件を統計的に
予測できるようになり、最も早い時間に分岐を決定する
可能性もある。

【００４３】Ｓ５コアがモードＢ（ＩＳＡ＝＝０）下で
実行中に、全ての命令は、Ｔステージと呼ばれる、付加
的なモードＢパイプラインステージを介して進む。その
命令は、最初にｉｂ２まで移動する必要があり、その中
でその命令は、１つ又は多数のモードＡエミュレーショ
ン用命令に変換されるようになる。その後、エミュレー
ション用命令はｉｂ０に移動し、その中では標準モード
Ａ命令の実行が再開される。いくつかの論理ブロックの
ある細部を除いて、Ｓ５コアの残りの部分は、これらの
２つのモード間の差を知るべきではない。・分岐ユニット（ＢＲ）分岐ユニットは、ＩＳＡ仕様書に定義される全ての分岐
に関する命令を取り扱う。分岐ユニットは、デコードさ
れた分岐命令をＤＥＣから受信し、分岐条件及びターゲ
ットアドレスがわかるか否かを決定し、その分岐を決定
／予測し始める。分岐条件が未知である場合には、分岐
命令の「１」ビットに基づいて、ＢＲは統計的に分岐条
件を予測するであろう。その後、予測された命令がフェ
ッチされ、デコードされる。ある状況では、分岐条件が
決定される前に、予測された命令がフェッチされ、デコ
ードされる場合もある。その状況が生じる場合、ＢＲが
その予測を正確であると判断するまで、その予測された
命令はデコードステージに保持されるであろう。

【００４４】分岐命令がデコードされた場合に、ターゲ
ットアドレスが未知である場合には、ターゲットアドレ
スが使用可能になるまで、分岐命令はデコードステージ
に保持されるであろう。ターゲットアドレス転送の実施
制約条件に起因して、最適な分岐性能を得るために、準
備−ターゲット命令と分岐命令との間には適当な「間
隔」が必要とされる。・パイプ制御ユニット（ＰＰＣ）ひとたびＤＥＣにより命令がデコードされれば、ＰＰＣ
が残りのパイプステージを介してその実行状態をモニタ
する。ＰＰＣの主な機能は、（ｉ）必要時（ＩＭＵの乗
算−累積内部転送の場合）に、全てのソースオペランド
が準備状態又は準備可能な状態になるまで命令がデコー
ドステージに保持されることになる、（ｉｉ）命令及び
内部／外部イベントにより課せられた全ての同期及び直
列化要件が生じる、（ｉｉｉ）全てのデータオペランド
／一時的な結果が正確に転送されるという点で、命令が
円滑、かつ正確に実行されるようにすることである。

【００４５】パイプコントロール論理を簡単にするため
に、ＰＰＣはモードＡ命令実行時に、いくつかの観測及
び仮定を行う。その仮定の１つは、ＩＭＵ命令のいずれ
も例外を生じず、全ての命令が決定的にパイプステージ
を介して流れるというものである。この仮定によりＰＰ
Ｃは、ＩＭＵを、入力オペランドが到来する場所及び出
力結果が送出される場所を知る必要がない複合データ演
算エンジンとして見ることができるようになる。その
後、全てのデータ転送及びハザード検出論理は、同じ簡
単な機構を用いてＰＰＣ内に一体化させることができ
る。ＬＳＵパイプライン内の非決定的な演算に対して適
応するために、その後、この簡単な機構にいくつかの工
夫がなされる。しかしながら、その変更は、特に、ＬＳ
Ｕパイプラインの特異性においてターゲットとされてお
り、オーバヘッドが最小限になるようにすべきである。

【００４６】ＰＰＣの別の主な機能は、命令例外、外部
割込み、リセット等のような非順次イベントを取り扱う
ことである。正常な例外条件下では、ＰＰＣの一部は常
時アイドル状態にある。イベントが生じる際に、ＰＰＣ
が起動する。ＰＰＣは外部割込みコントローラから外部
割込み／リセット信号を受信する。ＰＰＣはコアの多数
の部分から内部例外を受信する。いずれの場合でも、Ｐ
ＰＣはパイプラインを一掃し、その後、ＢＲにコア状態
を保管することを通知し、適当なハンドラに分岐するで
あろう。多数の例外及び割込みが同時に生じる場合に、
構造的に定義された優先順位に従って、その間で仲介す
る。またＰＰＣは、ＳＲ．ＢＬビットを確認して、その
割込み／例外が妨げられるべきか否か、及びそのタイミ
ングを知る。・オペランドファイル（ＯＦ）ＯＦユニットは構造的に定義された汎用レジスタファイ
ルを実現する。さらに、まだ完遂されていない一時的な
結果を格納し、かつ転送するために「パイプファイル」
と呼ばれる、限定形のリオーダバッファも実現する。Ｓ
５コアにより採用されたｉｎ−ｏｒｄｅｒ（順次）実行
の性質に起因して、実行結果がｏｕｔ−ｏｆ−ｏｒｄｅ
ｒ（非順次）に生成される場合もある小さな時間のウイ
ンドウのみが存在する。Ｓ５コアはこの特性を利用し
て、結果が生成された直後に一時的な結果が転送される
ようにできる、簡略化した形のリオーダバッファを実現
すると共に、通常リオーダバッファに関連する高コスト
のタグ移動／一致機構をなしで済ませる。ＯＦは、この
パイプファイルのデータ経路部分を実現する。制御はＰ
ＰＣにおいて実行される。１．１．３ＩＦＵパイプライン構造基本的なパイプラインフローを理解するために、以下の
図には２つの一般的な場合が示される。

【００４７】図６は、データ依存性もなく、データ間の
リソース依存性もない命令シーケンスを示す。その命令
は、パイプライン内に空き（babble）がなく実行され
る。

【００４８】図７は、連続した（back-to-back）依存性
を有するパイプラインフローを示す。これは、全てのＩ
ＭＵの１サイクル実行命令に当てはまる。その結果は、
以下の命令に即時利用可能である。その依存性はパイプ
ラインに空きを引き起こさないであろう。

【００４９】この節は、図８及び図９に示されるＩＦＵ
の観点から見たパイプライン構造を議論する。フロント
エンドパイプステージは、１．５サイクルの実行キャッ
シュアクセス時間と０．５サイクルの事前デコードステ
ージとに起因して、わずかに異なって言及されることに
注意されたい。・フェッチステージ（Ｆ）フェッチステージは１．５クロックサイクル（又は３ク
ロックフェーズ）間続く。Ｆステージ中に、ＩＣＣは、
命令キャッシュにアクセスし、ＦＥに第３クロックフェ
ーズの開始時点でキャッシュヒット／ミスについて通知
し、ヒットの場合には、そのフェーズの最後にフェッチ
された命令を戻す。ＦＥはＦステージの１サイクル中に
フェッチアドレスをインクリメントする。フェッチアド
レスが奇数ワード境界上に位置する場合には、４だけイ
ンクリメントされ、そのインクリメントされたアドレス
が同じサイクル中にＩＣＣに送出され、後続のサイクル
（即ち、現在のＦステージにおける第３のフェーズにお
いて開始するサイクル）において命令キャッシュにアク
セスする。フェッチアドレスが偶数ワード境界に位置す
る場合には、８だけインクリメントされ、そのインクリ
メントされたアドレスが、ＩＣＣに送出される前に１サ
イクル間ラッチされる。直後のサイクルの場合、ＦＥ
は、ＩＡＲプリロード或いは命令キャッシュプリフェッ
チのような優先順位の低いキャッシュアクセスでそのサ
イクルを満たす。

【００５０】Ｆステージは１．５サイクル続くが、命令
キャッシュは、各サイクルに命令キャッシュを取り扱う
ことができるようにパイプライン処理される。その結
果、ＦＥはサイクル毎に動作する必要がある。・事前デコードステージ（Ｐ）命令がフェッチされた直後に、その命令は（事前）デコ
ード論理に給送され、その中でＤＥＣが迅速に、（ｉ）
３レジスタファイル（ＲＦ）読出しポートのうち任意の
ポートにアクセスする必要があるか否かを、及び、その
命令が、ターゲットアドレスレジスタ（ＩＡＲ．Ａ）と
それに関連するバッファ空間（ＩＡＲ．Ｔ）とに読み出
される必要がある分岐命令であるか否かを判定する必要
がある。この事前デコード処理は、ＲＦ、ＩＡＲ．Ａ及
びＩＡＲ．Ｔが全て特別に作製したアレイとして実装さ
れ、読み出しを開始するためにきれいなクロックエッジ
を必要とするため、Ｄステージに対するクロックの立ち
上がり前に行われなければならない。これらの２つのタ
スクに加えて、他のデコードステージタスクは、タイミ
ング要件を満足するためにデコードステージからこのス
テージに移行される場合もある。・デコードステージ（Ｄ）このステージの間に、ＤＥＣ及びＰＰＣがともに命令を
デコードし、あらゆる直列化／例外／機能停止条件を検
査し、更に利用される可能性のあるソースオペランドが
ＲＦ、コントロールレジスタスタック、ＩＡＲ．Ａ等か
ら検索される間に、全ての必要とされるデータ転送を取
り扱うように動作する。全てが良好に進行するなら、デ
コードされた信号は、正確なソースオペランドととも
に、実行ユニット（ＩＭＵ又はＬＳＵ）に配向され、微
視的なアーキテクチャ状態が更新され、その命令が命令
バッファから除去される。その命令が無条件又は分岐す
ると予測された命令である場合には、いずれかのターゲ
ットアドレスが次のフェッチサイクル間にＩＡＲ．Ａか
ら検索されるか、又は、ターゲット命令がプリロードさ
れている場合には、その命令及び次のフェッチアドレス
が、次のデコード及びフェッチステージの間にＩＡＲ．
Ｔバッファから読み出される。・変換ステージ（Ｔ）コアがモードＢで動作している場合、全ての命令がこの
変換ステージを通り、モードＡ命令に翻訳される。コア
の残りの部分はサイクル当たり大部分の１（モードＡ）
命令で処理することができるため、モードＢ命令が１つ
のモードＡ命令でエミュレートできない場合には、その
変換を取り扱うために多数サイクルかかるであろう。本
質的には、モードＢ命令はＴステージに位置し、一方エ
ミュレート用のモードＡ命令は、サイクル当たり１回、
Ｄステージ及びパイプラインの残りの部分に給送され
る。モード切替え分岐命令を除いて、ＤＥＣは単にモー
ドＢ命令を取り扱うための役割を果たす。・Ｅ１実行ステージ（Ｅ１）条件付き分岐命令の場合、ＩＭＵは６４ビット比較演算
を行うように命令され、Ｅ１ステージ中にＩＦＵに１ビ
ットの結果を転送する。この結果ビットは、ＢＲ及びＤ
ＥＣ（又はＰＰＣ）により同時に検査される。それが予
測されたものである場合には、変更なく全てが進行す
る。そうでない場合には、ＤＥＣがＤステージの命令を
無効にし、一方ＢＲが、次の（Ｅ２）ステージにおいて
予測誤り修復プロセスを開始する準備をする。・Ｅ２実行ステージ（Ｅ２）ＢＲが前ステージ中に予測誤り分岐を検出する場合に
は、Ｅ２サイクル中に正確な経路にそのフローを再配向
する。実際の分岐方向及び正確な次の命令がフェッチさ
れたか否かにより、いくつかのバブルがパイプラインに
挿入されるようになる。

【００５１】ＰＴ命令の場合、Ｅ１サイクル中にＩＭＵ
アドレス加算器により計算された、ターゲットアドレス
レジスタのための新しい内容は、ＯＦのパイプラインを
介してこのサイクル中にＢＲに転送され、Ｗステージ中
にターゲットアドレスレジスタファイル（ＩＡＲ．Ａ）
に書き込まれるはずの、パイプラインに類似のステージ
ングキューにラッチされる。しかしながらこの新しい内
容は、即時にＦＥに転送され、ＦＥが次のサイクル中に
ターゲット命令をプリロードできるようにする。・Ｅ３実行ステージ（Ｅ３）このサイクル中に、ＩＣＣがＰＴ命令のターゲットをプ
リロードするためにＩキャッシュ（ＩＣａｃｈｅ）への
アクセスを開始することができる。ターゲットプリロー
ドは性能の最適化のためであるため、より高い優先順位
のフェッチ要求が存在する場合には、プリロードは生じ
ない場合もある。他の２つの命令、ＩＣＢＩ及びＰＲＥ
ＦＩは、ＩＣＣ（及び、従ってＩキャッシュ）に対する
異なる要求タイプを除いて、同様に処理されることに注
意されたい。

【００５２】また、任意の例外条件が生じたか否かを決
定することが、このステージにおいて生じる。Ｅ３サイ
クルの終了前に、ＰＰＣは全ての発生する可能性のある
例外条件を検査し、内部フラグを立て、ライトバックス
テージにおいて即時にハンドラ開始シーケンスを開始で
きるようにする。・ライトバックステージ（Ｗ）Ｗステージ中に、例外条件が検出されない場合には、ア
ーキテクチャ状態が更新される。これは、ＢＲにおける
レジスタファイル（ＲＦ）、ターゲットアドレスレジス
タファイル（ＩＡＲ．Ａ）、及び、コントロールレジス
タを含む。例外条件が検出された場合には、ＰＰＣがＢ
Ｒにハンドラ開始シーケンスを開始したことを通知す
る。・開始ステージ（Ｌ）例外ハンドラ開始シーケンスは数サイクル間続く。

【図面の簡単な説明】

【図１】本発明の特定な実施の形態におけるコアの代表
的な最上レベル分割の簡易ブロック図である。

【図２】本発明の特定な実施の形態における典型的な命
令フローユニットの簡易ブロック図である。

【図３】本発明の特定な実施の形態において典型的なコ
ンピュータ命令フォーマットの簡易図である。

【図４Ａ】本発明によれば特定な実施の形態において命
令間でデータ依存性を持たない典型的なパイプラインの
簡易図である。

【図４Ｂ】本発明の特定な実施の形態においてデータ依
存性を持つ典型的なパイプラインの簡素図である。

【図４Ｃ】本発明の特定な実施の形態においてストール
を生じたデータ依存性を持つ典型的なパイプラインの簡
素図である。

【図５】付録１において、全ての内部ブロック及び全て
の外部インタフェース用ユニットを有する簡単なＩＦＵ
ブロック図を示す。

【図６】付録１において、データ依存性もなく、データ
間のリソース依存性もない命令シーケンスを示す図であ
る。

【図７】付録１において連続した依存性を有するパイプ
ラインフローを示す図である。

【図８】付録１においてモードＡのＩＦＵパイプライン
を示す図である。

【図９】付録１においてモードＢのＩＦＵパイプライン
を示す図である。

【符号の説明】

１００コア１０５バスインタフェースユニット１１０命令フローユニット１２０整数／マルチメディアユニット１３０命令キャッシュユニット１４０ロード／ストアユニット１５０データキャッシュユニット２１０命令フェッチユニット２４２フェッチユニット２４４デコーダ２４６パイプライン制御ユニット２４８オペランドファイル２６０コンピュータ命令フォーマット２６２オプコード２６４ソース１２６６イクステンション２６８ソース２２７０デスティネーションレジスタ２７２リザーブドヒット２８０汎用レジスタ６３３１０命令３１２実行タイムライン３１４命令３１６実行タイムライン３１８命令３２０実行タイムライン３２２時間ｉ＋１３３０命令３３２実行タイムライン３３４命令３３６実行ライムライン３３８命令３４０実行タイムライン３５０命令３５２実行タイムライン３５４命令３５６実行タイムライン３５８１サイクル３６０命令３６２実行タイムライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者シバラム・クリシュナンアメリカ合衆国、カリフォルニア州 94024−5321、ロスアルトス、ウエストブルック・アベニュー 1723 Ｆターム(参考） 5B013 CC09 5B033 AA13 BB03 BE06

Claims

【特許請求の範囲】

【請求項１】コンピュータシステムのパイプライン内
の命令上で依存性チェックを実行し、前記パイプライン
が第１の命令と後続の命令とを含み、前記命令がオプト
コード、第１ソースオペランド、及び第２ソースオペラ
ンドを含み、前記命令が、前記第１ソースオペランドの
みで作動する単項命令と、前記第１及び第２ソースオペ
ランドで作動する２項命令とを含む方法であって、前記第１の命令が単項命令を含むか否かを決定し、もし前記第１の命令が単項命令を備えているならば、前
記第２ソースオペランドをトークンと交換し、前記パイプラインにおける前記第１の命令内のオペラン
ドと、前記後続の命令内のオペランドとの間で任意依存
性を検出することを特徴とする命令上での依存性チェッ
クの実行方法。
【請求項２】請求項１記載の方法であって、前記検出が、前記単項命令及び前記２項命令をチェック
する２項依存性を実行することを更に有することを特徴
とする命令上での依存性チェックの実行方法。
【請求項３】請求項１記載の方法であって、前記トークンが、前記第１オペランドを更に有すること
を特徴とする命令上での依存性チェックの実行方法。
【請求項４】請求項１記載の方法であって、前記第１の命令が浮動小数点命令を有するか否かを検出
し、もし前記第１の命令が浮動小数点命令を有するならば、
前記第１オペランドを前記トークンとして使用し、もしそうでないならば、整数値を前記トークンとして使
用することを更に有することを特徴とする命令上での依
存性チェックの実行方法。
【請求項５】請求項４記載の方法であって、第３オペランドが整数値を有するか否かを検出し、もし第３オペランドが整数値を有するならば、プレフェ
ッチ信号をキャッシュに与えることを更に有することを
特徴とする命令上での依存性チェックの実行方法。
【請求項６】請求項１記載の方法であって、前記命令がＲＩＳＣ命令を有することを特徴とする命令
上での依存性チェックの実行方法。
【請求項７】命令を実行し、前記命令が第１の命令及
び後続の命令を有し、前記命令がオプトコード、第１の
オペランド、及び構造のオペランドを有し、前記命令が
単項命令及び２項命令を有し、前記単項命令が、第１の
オペランドのみで作動するオプトコードを有し、前記２
項命令が、第１オペランド及び第２オペランドを作動す
るオプトコードを有するコンピュータシステムであっ
て、メモリと、プロセッサと、パイプラインとを備え、前記メモリが前記命令を保持し、前記プロセッサが前記
命令を実行するように作動可能であり、前記パイプライ
ンのユニットが、前記メモリから受け取られた前記命令
の前記プロセッサによって処理を制御するように作動可
能であり、前記パイプラインのユニットが以下のように作動上処理
されたことを特徴とする命令実行用のコンピュータシス
テム：前記第１の命令が単項命令を有するか否かを決定
し、もし前記第１の命令が単項命令を含むならば、前記後続
のソースオペランドをトークンと交換し、前記パイプラインにおける前記第１の命令内のオペラン
ドと前記後続の命令内のオペランドとの間の任意依存性
を検出する。
【請求項８】請求項７記載のコンピュータシステムで
あって、前記検出が、前記単項命令及び前記２項命令用にチェッ
クする２項依存性を実行することを更に備えたことを特
徴とする命令実行用のコンピュータシステム。
【請求項９】請求項７記載のコンピュータシステムで
あって、前記トークンが前記第１オペランドを更に有することを
特徴とする命令実行用のコンピュータシステム。
【請求項１０】請求項７記載のコンピュータシステム
であって、前記パイプラインのユニットが更に以下のように作動可
能であることを特徴とする命令実行用のコンピュータシ
ステム：前記第１の命令が浮動小数点命令を有するか否
かを検出し、もし前記第１の命令が浮動小数点命令を有するならば、
前記後続のソースオペランドを前記トークンとして使用
し、もしそうでないならば、整数値を前記トークンとして使
用する。
【請求項１１】請求項７記載のコンピュータシステム
であって、前記命令がＲＩＳＣ命令を有することを特徴とする命令
実行用のコンピュータシステム。
【請求項１２】請求項７記載のコンピュータシステム
であって、読取り専用であり、全てゼロに戻す６４ビットレジスタ
を更に有することを特徴とする命令実行用のコンピュー
タシステム。
【請求項１３】請求項７記載のコンピュータシステム
であって、前記プロセッサが、メモリ内に格納された命令を実行す
る６４ビットコンピュータプロセッサであり、前記実行が、前記６４ビットレジスタを用いた１つのデ
ータフィールドを有することを特徴とする命令実行用の
コンピュータシステム。
【請求項１４】請求項１２記載のコンピュータシステ
ムであって、前記６４ビットレジスタが前記命令内のデスティネーシ
ョンレジスタであるならば、前記パイプラインのユニッ
トが前記６４ビットレジスタをマークすることを特徴と
する命令実行用のコンピュータシステム。
【請求項１５】コンピュータシステムのパイプライン
内でコンピュータ命令上の依存性チェックを実行する方
法であって、オプトコード及び複数のソースオペランドを備えた第１
コンピュータ命令が、第１ソースオペランドのみを作動するオプトコードを有
するか否かを決定し、未使用オペランドを前記第１ソースオペランドと交換
し、前記未使用オペランドと第１ソースオペランドとを用い
て２項依存性チェックを実行することによって、前記パ
イプラインにおける前記第１コンピュータ命令内のオペ
ランドと別のコンピュータ命令内のオペランドとの間で
任意依存性を検出することを特徴とする命令上での依存
性チェックの実行方法。
【請求項１６】コンピュータシステムのパイプライン
におけるコンピュータ命令上の依存性チェックを実行す
る方法であって、オプトコード及び複数のソースオペランドを有する第１
コンピュータ命令が、第１ソースオペランドのみを作動
するオプトコードを有する否かを決定し、ゼロを有する読取り専用レジスタに関係する特殊オペラ
ンドと未使用オペランドを交換し、前記未使用オペランド及び第１ソースオペランドを用い
て２項依存性チェックを実行することによって、前記パ
イプラインにおける前記第１コンピュータ命令内のオペ
ランドと別のコンピュータ命令内のオペランドとの間で
任意依存性を検出することを特徴とする命令上での依存
性チェックの実行方法。
【請求項１７】パイプライン内のコンピュータ命令を
実行するコンピュータシステムであって、複数のデータフィールドを備えたコンピュータ命令を有
するメモリと、読取り専用であり、全てゼロに戻す６４ビットレジスタ
と、メモリ内に格納されたコンピュータ命令を実行する６４
ビットコンピュータプロセッサとを備え、前記実行が前記６４ビットレジスタを使用した１つのデ
ータフィールドを有することを特徴とする命令実行用の
コンピュータシステム。