JPH0628185A - ２つのコンピュータ命令を並列に実行できるコンピュータ装置 - Google Patents

２つのコンピュータ命令を並列に実行できるコンピュータ装置

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JPH0628185A
JPH0628185A JP5027177A JP2717793A JPH0628185A JP H0628185 A JPH0628185 A JP H0628185A JP 5027177 A JP5027177 A JP 5027177A JP 2717793 A JP2717793 A JP 2717793A JP H0628185 A JPH0628185 A JP H0628185A
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pipeline
subset
parallel
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JP5027177A
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Edward T Grochowski
エドワード・ティ・グロコウスキイ
Kenneth D Shoemaker
ケネス・ディ・シューメーカー
Ahmad Zaidi
アーマッド・ザイディ
Donald B Alpert
ドナルド・ビイ・アルパート
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Original Assignee
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Abstract

(57)【要約】 【目的】 ２つのコンピュータ命令を並列に実行できる
コンピュータ装置を得ることである。 【構成】 ２つの命令の間にレジスタ従属性がなく、完
全な命令セットの所定のサブセットに入るものとする
と、コンピュータ装置は、１クロック・サイクル中に２
つの命令を並列に出すデュアル命令復号器を含む。この
装置は第１の命令パイプラインと第２の命令パイプライ
ンを含む。第１の命令パイプラインはフル命令セットか
ら出された任意の命令を実行し、第２の命令パイプライ
ンは局所性の原理を基にして選択された命令の所定のサ
ブセットを実行するだけである。レジスタ従属性検査器
が、第１の命令の宛先レジスタが命令列中の第２の命令
の実行中に用いられるかどうかを判定する。両方の命令
がサブセット内にあり、従属性が存在しない時には、第
１の命令と第２の命令を第１のパイプラインと第２のパ
イプラインで並列に出すことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全体としてコンピュータ
の分野に関するものであり、とくに、本発明はマイクロ
プロセッサ・アーキテクチャ、および命令実行の速さを
向上する方法に関するものである。
【０００２】
【従来の技術】コンピュータは歴史的には命令を順次
に、すなわち、次々に実行するように構成されてきた。
コンピュータ命令の順次実行は論理的な秩序正しい方法
を提供するが、処理速度を向上するという要求が常に存
在するために、研究者たちは並列実行手法を実現する方
法を開発させられてきた。多数の命令を並列に実行でき
るマイクロプロセッサすなわちコンピュータの設計に成
功するためには数多くの問題を克服せねばならない。た
とえば、マイクロプロセッサは、何百という個々の命令
を含む命令セット・アーキテクチャを典型的に有する。
与えられたアーキテクチャのための種々のアドレッシン
グ・モードの全てを数えると、可能な演算符号の総数は
ほぼ何千にもなる。与えられた命令セットに対して、何
千という可能な第１の命令の全てを可能な第２の命令の
全てと対にすることにより、何百万という種々の組合わ
せを容易に得ることができる。それら各種の組合わせの
全てを実行できる装置を設計することは極めて困難な作
業である。設計は極めて複雑なことがあるから、そのよ
うな問題を取り扱うことができなくなることがわかる。
長い時間遅れ無しに命令セットを実行できる並列装置
で、完全な命令セットを復号できるいくつかの復号器を
製作することには問題がある。
【０００３】命令を並列実行できるコンピュータを製造
することに伴う別の問題は、従来の装置、すなわち、命
令の順次実行（クロック・サイクル当たり１つの命令）
により動作する装置のために構成されているソフトウェ
アを実行できなければならないことである。いいかえる
と、並列装置は順次動作を行えなければならない。
【０００４】
【発明が解決しようとする課題】本発明は上記従来の問
題を解決して並列処理できるコンピュータを提供するこ
とである。
【０００５】
【課題を解決するための手段】本発明は２つの命令を１
つのクロック・サイクルで実行できるコンピュータ装置
を開示するものである。本発明は、与えられた命令セッ
トから選択された一対の命令を復号し、それらの命令を
並列に実行して正しい結果を得る。本発明の顕著な特徴
の１つは、対にされている命令の間にレジスタ従属性が
ないとすると、コンピュータ装置が２つの命令を出すだ
けであることである。
【０００６】２つの命令を１つのクロック・サイクルで
並列に実行できるコンピュータ装置を開示するものであ
る。このコンピュータ装置は、２つの命令の間にレジス
タ従属性がないと２つの命令を並列に出すだけであり、
両方の命令がコンピュータの命令セット内に入る。一実
施例においては、本発明はコンピュータ装置命令を実行
するための第１のパイプライン手段と第２のパイプライ
ン手段を含む。第１のパイプライン手段はファイル命令
セットから出されたいかなる命令をも実行でき、第２の
パイプライン手段は命令の所定のサブセットを実行する
ことに制約される。サブセットはどれが一般に実行され
る命令であるかを基にして選択される。
【０００７】命令の列中の第１の命令の宛先レジスタを
識別するためにレジスタ従属性検査手段が含まれる。従
属性検査手段は、列の第２の命令の実行中に宛先レジス
タが用いられるかどうかも判定する。もし用いられなけ
れば、従属性検査手段は第１の条件を満たすことを示
す。列中の第１の命令と第２の命令が所定のサブセット
内にあるかどうかを判定する手段も含まれる。両方の命
令がサブセット内にある時は、第２の判定手段は条件を
満たすことを示す。第１の条件と第２の条件が満たされ
た時には、命令の対を並列に出すことができる。本発明
の別の特徴は、コンピュータ装置がデフォールトして、
第１の条件と第２の条件のいずれかが満たされない時
に、列中の第１の命令だけを出すことである。すなわ
ち、第１の命令と第２の命令がレジスタ従属性を有する
か、命令の１つが所定のサブセットから取り出されない
とすると、第１の命令だけが１つのクロック・サイクル
で実行されるような条件へ装置はデフォールトする。そ
の条件のために、次のクロック・サイクル中に列内の第
２の命令が出される。
【０００８】
【実施例】この明細書においては２つの命令を１クロッ
ク・サイクル中に並列に実行するための装置を有するマ
イクロプロセッサを開示する。以下の説明においては、
本発明を完全に理解できるようにするために、特定の
数、特定の命令の型、マイクロプロセッサの種類等のよ
うな数多くの特定の詳細について述べる。しかし、それ
らの特定の詳細なしに本発明を実施できることが当業者
には明らかであろう。他の場合には、本発明を不必要に
あいまいにしないようにするために、周知の回路、構造
および方法は詳細には示さなかった。
【０００９】本発明は、多数のコンピュータ命令を１つ
のクロック・サイクルで並列に実行するための装置およ
び方法をカバーするものである。好ましくは、本発明
は、インテル社（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏ
ｎ）により製造されたｉ５８６（商標）として知られて
いるマイクロプロセッサで実施される。ｉ５８６（商
標）マイクロプロセッサはインテルのｉ４８６（商標）
マイクロプロセッサを改良したものである。ｉ４８６
（商標）マイクロプロセッサのアーキテクチャの詳細は
数多くの文献に記載されている。（インテルＩ４８６お
よびＩ５８６はインテル社の商標である。）この明細書
においてはｉ５８６（商標）アーキテクチャと、命令の
ファミリから提供される例をしばしば言及するが、本発
明はそれら特定の装置に限定されるものではない。
【００１０】パイプライニング パイプライニングというのは、多数の命令を、実行にお
いて同時にオーバーラップする技術である。パイプライ
ニングは、中央処理装置（ＣＰＵ）の効率と速度を向上
するために従来技術で広く用いられている。パイプライ
ン構造においては、命令は一端に入り、ステージすなわ
ちパイプ部分で処理され、他端から出る。パイプライン
の各ステージは命令の部分を完了する。図１を参照し
て、ここで、従来のパイプラインの構造が示されている
図１を参照する。このパイプライン構造においては、命
令のステージが左の欄に沿ったエントリにより示されて
いる。命令ステップの間のクロック時間間隔が水平の数
により示されている。パイプライン内の各ステップをク
ロック・サイクルまたはマシンサイクルと呼ぶ。
【００１１】パイプラインの最初のステージは「ＰＦ」
ステージである。これはパイプラインのプリフェッチ部
を示す。このステージにおいては、命令はオンチップ・
キャッシュメモリからプリフェッチされる。次のパイプ
ラインステージは「Ｄ１」で示されている。このパイプ
ラインステージで命令は復号され、出される。Ｄ２ステ
ージはアドレス計算ステージである。パイプライン原理
に従って、第１の命令（たとえば、Ｉ１）は第２のクロ
ック・サイクルのＤ１ステージで実行されるが、第２の
命令（たとえば、Ｉ２）はそのプリフェッチステージで
実行を開始することに注目されたい。パイプラインの
「ＥＸ」ステージはハードウェアによる命令の実行を示
し、「ＷＢ」ステージは書き戻し動作を示す。図１に示
されている従来技術においては、与えられた任意のクロ
ック・サイクルに対してただ１つの命令がパイプライン
において実行されることに注目されたい。
【００１２】先に述べたように、本発明は、１クロック
・サイクル中に２つの命令を並列に実行できるスーパー
スケーラー装置を表すものである。この目的を達成する
ために、１つのクロック・サイクルで命令をおのおの実
行できる２つの整数パイプラインを含む。したがって、
ＣＰＵは２つの命令を２つの別々のパイプラインで出す
ことができる。この好適な実施例においては、パイプラ
インは「ｕ」パイプおよび「ｖ」パイプと呼ばれる。ｕ
パイプは×８６アーキテクチャで任意の命令を実行で
き、そうすることが好ましい。この明細書の後の部分で
更に説明するように、ｖパイプはある簡単な命令を実行
できる。
【００１３】次に、本発明のパイプライン構造が示され
ている図２を参照する。図２のパイプライン列において
は、２つの命令Ｉ１、Ｉ２がパイプラインの各ステージ
において、１つのクロック・サイクルで実行されている
様子が示されている。また、パイプラインの最初のステ
ージは、その時間中に命令がオンチップ・キャッシュか
らプリフェッチされるようなプリフェッチステージであ
る。本発明のマイクロプロセッサは命令とデータのため
に別々のキャッシュを有するから、従来技術の場合にお
けるように、キャッシュをアクセスするために、プリフ
ェッチはデータ基準とはもはや衝突しない。これは、プ
リフェッチステージ中に命令Ｉ１、Ｉ２が命令キャッシ
ュから直接取り出され、ｕパイプとＶパイプへロードさ
れることを意味する。次のパイプステージ（すなわち、
Ｄ１）においては、命令Ｉ１、Ｉ２が復号および出され
る。
【００１４】 命令発生およびパイプライン・シーケンシング 先に述べたように、本発明のマイクロプロセッサは１ク
ロック・サイクル中に１つまたは複数の命令を出すこと
ができる。しかし２つの命令を同時に出すためには、対
にされている２つの命令がある条件を満たさねばならな
い。すなわち、対にされている２つの命令は命令の所定
のサブセット内になければならず、かつ相互従属であっ
てはならない。（本発明のこの面については間もなく詳
しく説明する。）２つの命令を並列に出すプロセスは命
令対化と呼ばれる。命令が対にされると、ｖパイプ（第
２のパイプ）へ出された命令が、常に、ｕパイプへ出さ
れた命令の後の順次命令である。命令を並列に実行でき
るが、プログラマーに分かるように動作を見れば、それ
らの命令は順次実行されている（従来技術の構成におけ
るように）。ＷＢステージにおける命令の終了まで、命
令はＤ２ステージとＥＸステージとも並列に進む。命令
がパイプラインを通っている間に、任意の数の理由か
ら、命令を停止できることがわかる。たとえば、ｕパイ
プ内の命令が遅延させられると、それによりｖパイプへ
出された命令（もしあれば）も同じパイプライン・ステ
ージにおいて遅延させられる。以後の引き続く命令はい
ずれかのパイプラインの低Ｉされているステージへ進む
ことを許されない。ｖパイプ内のある命令が停止させら
れると、それによりｕパイプへ出された命令は進むこと
を許され、ｖパイプは停止されたままである。
【００１５】命令対化 本発明の基本的な概念は、２つの命令の間にレジスタ従
属性がなく、両方の命令が並列実行の資格がある命令の
サブセットに属している場合に、２つの命令を並列に出
す復号装置をコンピュータ装置が含む。このデュアル命
令復号器は、プログラム命令中の第１の命令のための宛
先レジスタをまず識別する。この命令はｕパイプ命令に
なる。それから本発明の装置は、ｕパイプ命令が、列中
の第２の命令の実行中に何らかのやり方で用いられるか
どうかを判定する。もし用いられないとする（すなわ
ち、２つの命令が独立している）と、両方の命令は並列
に出される。
【００１６】先に説明したように、本発明の極めて大規
模な装置は、完全な命令セット内で平行関係を利用する
２つの平行パイプ−ｕパイプおよびｖパイプと呼ばれる
−を含む。マイクロプロセッサの命令単位は命令列内の
第１の命令を常に出す。ｕパイプ・オペランドをアクセ
スできないか、パイプの間でアドレスの衝突があるもの
とすると、ｖパイプは停止する。対化は２つの整数命令
の間、または２つの浮動小数点命令の間でのみ生ずるこ
とができる。一般に、簡単な命令の対はそれらの間に従
属性が存在しない限り対にできる。２つの整数命令を同
時に出すためには、ここで説明している好適な実施例に
おいては下記の条件を満たさなければならない。まず、
命令は×８６命令セットの所定のサブセットに属さなけ
ればならない。整数命令の対化のための命令サブセット
は表１に示されている。
【００１７】
【００１８】（表１において、エントリ「ａｌｕ ｒ，
ｒ」は「ａｄｄ」、「ｏｒ」、「ａｄｃ」、「ｓｂ
ｂ」、「ａｎｄ」、「ｘｏｒ」、「ｃｍｐ」のような命
令を含む命令のクラスを示す。） サブセットするという考えは本発明の重要な着想であ
る。というのは、並列実行中に取り扱わなければならな
い種々の命令の可能な組合わせの数を大幅に減少するか
らである。典型的なソフトウェアにより実行される全て
の命令のほぼ９５％を成す小さい（約２０）命令サブセ
ットが存在することを装置は認識する。最も多く用いら
れる命令の集まりが表１に示されている。サブセット化
する手段の使用は、デュアル命令復号器を完全な命令セ
ットで動作する必要がないことを意味する。それより
も、含まれているタイミング関係を大きく改善するため
にそれの設計を改良できる。サブセット化の使用によっ
て、装置は２つの命令を迅速に識別し、それらを迅速に
復号し、それからそれらの命令を並列に実行することを
許す。
【００１９】命令の並列実行に対する次の重要な制約
は、対にされている命令の間にレジスタ従属性が存在し
ないことである。これは、第１の命令の宛先レジスタを
次の命令のソース、宛先、ベース、またはインデックス
として用いることができないことを意味する。この要求
は命令のためにレジスタを明らかに、および暗黙に使用
することを保持する。（これの例外は「ｐｕｓｈ」命令
と「ｐｏｐ」命令を一緒に対にし、そのために、この好
適な実施例においては、スタック・ポインタを更新する
セグメンテーション・ユニットの特殊なハードウェアが
存在することに注目されたい。）従属性検査のために、
１６／３２ビット・レジスタの任意の部分を用いること
は全レジスタを用いることと同じである。ｕパイプ命令
とｖパイプ命令の間にメモリ従属性が存在するものとす
ると、ｕパイプ・メモリアクセスとｖパイプ・メモリア
クセスはデータ・キャッシュの同じバンク／アドレスへ
対するものである。ｖパイプ・サイクルはｕパイプ・ア
ドレスが終わるまで平衡させられる。
【００２０】現在使用されているｉ５８６マイクロプロ
セッサに特有であるその他の制約には次のものが含まれ
る。 ・ｖパイプ命令は、ＯＦ Ｊｃｃを除いてプレフィクス
を含まない。 ・第１の命令に対応するコード・キャッシュ中の終了ビ
ット・マーカーを正しくセットせねばならない。（終了
ビット・マーカーの概念が本願出願人へ譲渡された
年 月 日に出願された「命令復号のための終
了ビット・マーカー（Ｅｎｄ Ｂｉｔ Ｍａｒｋｅｒｓ
Ｆｏｒ Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅ）」
という名称の未決の特許出願に開示されている。） ・両方の命令を復号するために十分なオペコード・バイ
トがプリフェッチ・バッファ内に存在する。 ・ｕパイプまたはｖパイプにおける命令は変位又はイミ
ディエートのいずれかを持つことができるが、両方を持
つことはできない。 ・ｖパイプにはＡＤＣ命令またはＳＢＢ命令が存在でき
ない（ｕパイプ・キャリー・フラッグへの従属性を避け
るため）。
【００２１】次に、本発明の広範な概念を示すデュアル
命令復号器のブロック図が示されている図３を参照す
る。図３においてｕパイプ・オペコードとｖパイプ・オ
ペコードが復号器１２と１４へそれぞれ結合される。復
号器１３へ結合されることに加えて、ｕパイプ・オペコ
ードは付加復号器１３へも結合される。復号器１２、１
３、１４は、命令の全ての復号を行う通常のプログラム
可能な論理アレイ（ＰＬＡｓ）を含む。たとえば、復号
器１２はｕパイプ命令のためにマイクロコードの第１の
ベクトルを発生し、復号器１４はｖパイプ命令のための
マイクロコードの第１のベクトルを復号する類似のＰＬ
Ａを有する。各マイクロコード・ベクトルはソースレジ
スタ場所、宛先レジスタ、ＡＬＵ動作情報、および変位
イミディエートのような情報を含む。もちろん、本発明
の主な特徴は、図３に示されているデュアル復号器が１
サイクル中に１つまたは２つの命令を出すことができる
ことである。本発明の１つの目的は命令の全ての×８６
ファミリイで動作できることであるから、図３の復号器
は２つの部分または２つのパスに分割される。１つのパ
スは×８６命令セット内の全ての命令を取り扱うことが
でき、他のパスは第２の命令を並列に取り扱うことを主
として狙っている。いいかえると、本発明は、スーパー
スケーラー・オペレーションのための条件が満たされな
いとすると、１つの命令がクロック・サイクルごとに実
行されるようにする動作モードを含む。
【００２２】さらに図３を参照すると、スーパースケー
ラー条件が満たされない時に、デフォールト・パイプラ
インとしてｕパイプが機能するという事実を除き、２つ
のパイプは非常に類似して動作する。これは、図３にお
けるｕパイプパスが全ての×８６命令を実行でき、ｖパ
イプはフル命令セットのサブセットだけをねらっている
ことを意味する。たとえば、復号器１３，１４はファイ
ル×８６命令セットのサブセットだけを復号するために
とくに設計される。他方、復号器１２は、装置が１クロ
ック・サイクル当たり１つの命令に対してデフォールト
する時に、フル命令セットを復号できる。任意の概念シ
ーケンスにおいて、ｕパイプは列中の第１の命令を常に
表し、ｖパイプは同じ列中の第２の命令を常に表す。
【００２３】レジスタ従属性検査が、復号器１３と１４
から出力を受けるユニット１９により実行される。復号
器１３と１４の出力端子（ユニット１９へ結合される）
は、現在の命令の宛先レジスタを示す情報を含む。ユニ
ット１９内の通常の論理は、各命令ごとに宛先レジスタ
に従属性が存在するかどうかを、ｕパイプの宛先レジス
タを識別して、それがｖパイプで使用されないことを確
実にすることにより、判定する。レジスタ従属性検査が
実行されていると同時に、ユニット１７において長さ計
算も行われる。いいかえると、ユニット１７は命令対の
長さ、すなわち、ｕパイププラスｖパイプの和、を計算
する。ユニット１５はｕパイプの長さを計算するだけで
ある。
【００２４】概念的には、ユニット１５と１７の出力端
子はマルチプレクサ２１へ結合される。そのマルチプレ
クサは命令の長さを出力する。マルチプレクサ２１は信
号ＩＳＥＬＴＷＯにより制御される。その信号は基本的
な「１つ入って２つ出る」情報出力をレジスタ従属性検
査ユニット１９から供給される。その信号ＩＳＥＬＴＷ
ＯはＭＵＸを制御することによりｖパイプ命令を条件付
きで実行するために用いられるのと同じ信号である。た
だ１つの命令だけを実行できるとレジスタ従属性検査ユ
ニット１９が判定すると、命令の長さがｕパイプ・ベク
トルの長さのどのようなものでいいように、ＭＵＸ２１
が制御される。ｖパイプにおいては、ただ１つの命令が
出されると、制御信号ＩＳＥＬＴＷＯはマルチプレクサ
２２により出力すべき無オペレーション（ＮＯＰ）を選
択する。そのような状況に対しては長さはｕパイプだけ
から来る。
【００２５】レジスタ従属性が存在しないとすると、２
つの命令を並列に実行できる。この条件に対しては、Ｍ
ＵＸ２１により出力される命令長さは、ｕパイプとｖパ
イプの一緒の長さ計算（すなわち、ユニット１７の出
力）と同じ長さであるように選択される。この条件に対
しては、装置は命令対を１つの大きい命令と見る。２つ
の命令が並列に実行されると、ＭＵＸ２２はｕパイプ・
マイクロコード・ベクトルをＭＵＸ２２の出力端子まで
単に送る。ＭＵＸ２１と２２の出力端子における情報は
マルチプレクサの実行装置へ結合される。その実行装置
はアドレス計算ユニットと、算術論理装置（ＡＬＵ）
と、データパスと、レジスタ・ファイル等を通常有す
る。図３のデュアル命令復号器により実行される全ての
動作は１クロック・サイクル内で実行されることを強調
しておく。すなわち、演算符号は上側の復号器へ結合さ
れ、ベクトルは多重化ユニットにより１クロック・サイ
クル内で全て供給される。
【００２６】対化の例 本発明を良く理解するために、命令列の下記の例のいく
つかについて考えることにする。それらの列は前記重要
な対化の規則も示す。（与えられているフォーマットに
おいては、宛先オペランドは左側にある。） 簡単な命令の下記の例について考える。 ｍｏｖ ｅｄｘ，［ｅｂｘ］ ａｄｄ ｅｓｉ，４； この例においては、列内の第１の命令は「ｍｏｖ」であ
る。これはｕパイプにより取り扱われる。ｕパイプ命令
に対する宛先はｅｄｘである。ｖパイプ「ａｄｄ」命令
においてはｅｄｘはどのようにしても用いられず、更
に、両方の命令は命令サブセット内にあるから（表１参
照）、図３の復号器は両方を並列に出すことができる。
【００２７】実行中は、第１の命令演算符号（すなわ
ち、「ｍｏｖ」）はｕパイプ・オペコードであって、
「ａｄｄ」はｖパイプ・オペコードである。上側復号器
１２は「ｍｏｖ」命令を復号してｕパイプベクトルを生
ずる。そのベクトルは宛先レジスタがｅｄｘであること
を指定する。この復号器は、メモリ読出しが必要である
ことも指定する。この場合にはアドレスｅｂｘにより指
定される。復号器１２はアドレス計算のコンポーネント
も識別し、それが１ベクトル・マクロ命令であることを
決定する。同時に、サブセット復号器１３が、「ｍｏ
ｖ」がデュアル発生のために適当な命令のサブセット内
にあるかどうかを調べる。復号器１３は、レジスタ従属
性検査ユニット１９により用いられる宛先レジスタｅｄ
ｘを識別する。このユニット１９はｅｄｘをｅｓｉに対
してチェックし、それらは同じではないと結論する。
【００２８】ｖパイプ側では、ｖパイプコード１４がａ
ｄｄ ｅｓｉを調べ、ｅｓｉを宛先レジスタとして識別
する（この例では、ｅｓｉはソースでもある）。復号器
１４はイミディエートのコンポーネント（すなわち、
４）も識別し、それからユニット１７は２つの命令の長
さを計算する。それから「ａｄｄ」命令はｖパイプに沿
って進む。したがって、両方の命令は簡単で、それらの
間には従属性がないから、それら２つの命令を対にでき
る。
【００２９】次に、下記の対化の例について考える。 ｍｏｖ ｅｄｘ［ｅｂｘ］； ａｄｄ ｅｄｘ，４； この例においては、ｕパイプ命令のための宛先レジスタ
はｅｄｘである。この宛先レジスタはｖパイプ命令にお
いても用いられるから、従属性検査論理は、両方の命令
を並列に出すことができないことを決定する。この場合
では、ｕパイプが最初に出され、ｖパイプパスは眠って
いるままである（すなわち、ｖパイプは「ＮＯＰ」を出
す）。次のクロック・サイクルでは、「ａｄｄ」命令が
ｕパイプで実行される。次のクロック・サイクル中にｕ
パイプで出されたａｄｄ命令が、列中で続くどのような
命令とも並列に出すことができることを理解すべきであ
る。両方の命令が並列に出される場合には、列中の次の
実行（「ａｄｄ」命令に続く）はｖパイプで出される。
【００３０】ここで次の例について考える。 ｌｄｓ［ｅｂｘ］； ｐｕｓｈ ｅａｘ； この例においては、ロード命令「ｌｄｓ」は並列実行の
ために適当な命令のサブセットに含まれる（表１参
照）。したがって、ｌｄｓ命令はｕパイプで出され、次
のクロック・サイクルでは「ｐｕｓｈ」命令がｕパイプ
で出される。この状況においては、ｕパイプの上側復号
器１３はｌｄｓ命令を適当なサブセットに無いとして識
別する。これは、２つの命令の間に従属性が無い場合で
もある。２つの命令を並列に出すことができない時に
は、ｖパイプ・オペコードが次のクロック・サイクルで
はｕパイプ・オペコードになることに注目することが重
要である。列中の命令はｖパイプ・オペコードになる。
【００３１】この好適な実施例においては、×８６命令
のサブセット内の命令の特定のリストを種々の実施例に
おいて変更できることを理解すべきである。同時に、種
々の実施例はある命令の対化を許すことができる。それ
らの命令のために、両方の命令を出すこと、および並列
に実行することを許すために特殊なハードウェアが存在
するものとすると、暗黙の従属性が存在する。たとえ
ば、この好適な実施例は下記の命令を並列に実行するこ
とを許す特殊なハードウェアを含む。 ｃｍｐ ｅｄｘ，０； ｊｎｚ ｌｏｏｐ 上の例では、ｚフラッグに暗黙の従属性が存在するが、
マイクロプロセッサはそれらの命令を出すことを許し、
かつ並列に実行することを許す特殊なハードウェアを含
む。
【００３２】２つの浮動小数点命令を対にするために、
整数命令対化のためにリストで示した最後の３つの条件
は、メモリ従属性検査と共に、この実施例では適用され
ない。その理由は、浮動小数点命令がイミディエート・
バイトを有しないことである。また、レジスタ従属性は
ｕパイプ命令とｖパイプにおけるＦＸＣＨ命令との間に
許される。ＦＸＣＨはレジスタ−レジスタ命令であるか
ら、メモリ従属性は適用されない。いずれかのパイプに
おいて対にできる浮動小数点命令のサブセットをこの実
施例について下の表２に示す。それらの命令は全て１ベ
クトル命令である。
【００３３】
【００３４】以上の説明を読めば、当業者は本発明の実
施例を種々変更できることが疑いもなく明らかであろう
が、例として説明し、図で示した特定の実施例は限定す
ることをいいかえると、するものでは決してないことを
理解すべきである。たとえば、この開示は満たすべき特
定の条件および規則の特定のセットを示したが、他の条
件も本発明の要旨および範囲を逸脱することなしに依存
できる。
【図面の簡単な説明】
【図１】従来のマイクロプロセッサの中央処理装置パイ
プライン実行構造を示す。
【図２】本発明の中央処理装置パイプライン実行構造を
示す。
【図３】本発明に含まれるデュアル命令復号器装置の概
念的ブロック図である。
【符号の説明】
１２、１３、１４ 復号器 １５、１７ 長さ計算ユニット １９ レジスタ従属性検査ユニット ２１、２２ マルチプレクサ
フロントページの続き (72)発明者 ケネス・ディ・シューメーカー アメリカ合衆国 95070 カリフォルニア 州・サラトガ・ベイラー アヴェニュ・ 18353 (72)発明者 アーマッド・ザイディ アメリカ合衆国 95051 カリフォルニア 州・サンタ クララ・ターステナ プレイ ス・ナンバー156・3735 (72)発明者 ドナルド・ビイ・アルパート アメリカ合衆国 95051 カリフォルニア 州・サンタ クララ・クレアモント アヴ ェニュ・73

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 所定の命令セットから出された任意の命
    令を実行するために動作するコンピュータ命令を実行す
    る第１の命令パイプライン手段、および前記所定の命令
    セットからの命令のサブセットのみを実行するために動
    作するコンピュータ命令を実行する第２の命令パイプラ
    イン手段と、 命令の列中の第１の命令の宛先レジスタを識別し、前記
    列中の第２の命令の実行中に前記レジスタが使用される
    かどうかを判定して、もし使用されなければ、第１の条
    件を満たすことを指示する従属性検査手段と、 前記列中の前記第１の命令と前記第２の命令が前記サブ
    セット内にあるかどうかを判定し、前記第１の命令と前
    記第２の命令の両方が前記サブセット内にあるときは、
    第２の条件を満たすことを指示する判定手段と、 前記第１の条件と前記第２の条件が満たされたときに、
    前記第１の命令と前記第２の命令を前記第１のパイプラ
    イン手段および前記第２のパイプライン手段へ並列に出
    すために命令を対にする手段と、 を備える２つのコンピュータ命令を並列に実行できるコ
    ンピュータ装置。
  2. 【請求項２】 命令セットから選択された命令の列で構
    成されているプログラムを実行するためのＣＰＵと、前
    記命令を実行するための実行装置とを含むコンピュータ
    装置において、 命令の実行中複数の命令をオーバーラップさせて前記命
    令の例を実行する第１のパイプライン手段および第２の
    パイプライン手段と、 前記第１の命令と前記第２の命令が前記命令セットの所
    定のサブセット内に含まれているかどうかを判定する手
    段を含み、前記第１のパイプライン手段および前記第２
    のパイプライン手段でそれぞれ実行するための第１のマ
    イクロコード・ベクトルおよび第２のマイクロコード・
    ベクトルを発生するために、前記命令の列からの命令対
    を復号するための復号器手段と、 前記第１の命令の長さと前記第１及び前記第２の命令の
    組合わされた長さとを計算するための計算手段と、 前記命令対の間にレジスタ従属性がないことを判定し、
    従属性が存在するときは常に信号を発生する手段と、 前記信号が受けられた時および前記第１の命令と前記第
    ２の命令が前記所定のサブセット内に含まれている時
    に、前記第１のマイクロコード・ベクトルと前記第２の
    マイクロコード・ベクトルおよび前記組合わされた長さ
    を常に出し、含まれていない時は前記第１のマイクロコ
    ード命令を出力するマルチプレクサ手段と、を備えるコ
    ンピュータ装置。
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