JPH0926878A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 基本的にはVLIW型でありながら、演算フィー
ルドの数と演算の実行順序を指定するフォーマットフィ
ールドとにより演算の数及び実行順序を柔軟に制御して
無効演算の必要性を少なくすることにより、命令のコー
ド効率を良くしたデータ処理装置。 【解決手段】 命令コードの演算フィールドの数と演算
の実行順序を指定するフォーマットフィールドとにより
演算の数及び実行順序を柔軟に制御して無効演算の必要
性を少なくし、かつ演算実行機構に依存した特定機能の
演算のみをデコードする単純なデコーダ111 〜116 を並
列に動作させることにより、命令コードの各演算フィー
ルドを多数のデコーダで並列デコードする。 【効果】 各演算フィールドで指定可能な演算の種類が
増大すると共に、命令のコード効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の演算を並列実
行するデータ処理装置に関する。特に、一命令で複数の
演算を指定する所謂VLIW(Very Long Instruction Word:
超長語命令) 型の命令を実行することにより、複数の演
算を高効率で並列実行するデータ処理装置に関する。

【０００２】

【従来の技術】命令レベルの並列性を利用して処理を高
速実行するデータ処理装置としては、スーパースケーラ
型あるいはVLIW型と称される並列処理技術を採り入れた
データ処理装置が既に提案されている。スーパースケー
ラとは、順次的に配列された命令列から命令レベルの並
列性をハードウェアが検出して複数の命令を並列実行す
る並列処理技術である。

【０００３】一方、VLIWは、従来の一命令を一演算と見
做し、並列実行可能な複数の演算をコンパイル時にコン
パイラが検出することにより複数の演算フィールドから
なる１個の長語命令にエンコードし、この長語命令で指
定された複数の演算をハードウェアが並列実行する並列
処理技術である。これらの従来のデータ処理装置に関し
ては、たとえば「B. R. Rau and J. A. Fisher. ”Inst
ruction-Level Parallelism" The Journal of Supercom
puting Vol. 7, No. 1/2, 1993」に詳細に記述されてい
る。

【０００４】

【発明が解決しようとする課題】従来のスーパースケー
ラ型データ処理装置は過去のデータ処理装置の命令列を
変換なしに実行できる利点がある。しかし、並列実行可
能な命令列の数が一定でないため、並列実行可能な命令
を特定するか、あるいは並列実行可能な命令数に従って
次に命令デコーダに入力されるべき命令列を整置する必
要があり、このためデコーダハードウェアの負荷が大き
いという問題があった。

【０００５】また、従来のVLIW型データ処理装置は各命
令の長さが一定且つ一命令内に記述された複数の演算が
全て並列実行可能なことが保証されているため、上述の
従来のスーパスケーラ型データ処理装置のようなデコー
ダハードウェアの負荷増大の問題はないものの、並列実
行可能な演算がない場合でも１個の命令を使用してしま
うため、無効演算(No Operation:NOP)を指定する演算フ
ィールドが多数存在して命令コード長が非常に長くなる
という問題があった。また、従来のVLIW型データ処理装
置では命令デコーダと演算機構を単純にするために各演
算フィールドで指定できる演算の種類を制限し、演算の
指定方法を画一的にしているため、一命令内の演算割り
付けに自由度が少なく命令のコード効率が悪くなる問題
があった。

【０００６】本発明は上述のような従来技術の欠点を補
うためになされたもので、基本的にはVLIW型でありなが
ら、演算フィールドの数と演算の順序を指定するフォー
マットフィールドとにより演算の数及び順序を柔軟に制
御して無効演算の必要性を少なくし、かつ演算実行機構
に依存した特定機能の演算のみをデコードする単純なデ
コーダを並列に動作させることにより、各演算フィール
ドを多数のデコーダで並列デコードするため、各演算フ
ィールドで指定可能な演算の種類を増大させるため、命
令のコード効率を良くしたデータ処理装置に関する。

【０００７】

【課題を解決するための手段】本発明に係るデータ処理
装置は、実行すべき演算の種類を指定する少なくとも１
個の演算フィールドと、演算フィールドの個数を指定す
るフォーマットフィールドとからなる命令コードをデコ
ードして制御信号を出力する命令デコーダと、命令デコ
ーダに接続しており、命令デコーダが出力する制御信号
に従って命令を実行する複数の演算手段とを備え、第１
の個数の演算フィールドを含む第１の命令コードを命令
デコーダがデコードした場合に、命令デコーダは第１の
制御信号を出力し、複数の演算手段は第１の制御信号に
従って第１の個数の演算を実行し、第１の個数とは異な
る第２の個数の演算フィールドを含み、第１の命令コー
ドと同一コード長の第２の命令コードを命令デコーダが
デコードした場合に、命令デコーダは第１の制御信号と
は異なる第２の制御信号を出力し、複数の演算手段は第
２の制御信号に従って第２の個数の演算を実行する。

【０００８】また本発明に係るデータ処理装置は、命令
コードをデコードする命令デコーダと、命令デコーダに
接続しており、命令デコーダのデコード結果に従って制
御信号を出力する制御部と、制御部に接続しており、制
御部が出力する制御信号に従って命令を実行する第１の
演算手段及び第２の演算手段とを備え、実行すべき演算
の種類を指定する少なくとも第１及び第２の演算フィー
ルドと、演算フィールドの個数と演算フィールドが指定
する演算の実行順序とを指定するフォーマットフィール
ドとからなる命令コードを命令デコーダがデコードした
場合に、制御部はフォーマットフィールドが指定する演
算の実行順序と、第１及び第２の演算フィールドが指定
する演算の種類とに従って第１の制御信号と第２の制御
信号とを出力し、第１の演算手段は第１の制御信号に従
って第１の演算を実行し、第２の演算手段は第２の制御
信号に従って第２の演算を実行する。

【０００９】また本発明に係るデータ処理装置は上述の
構成において、第１の演算フィールドが指定する第１の
演算と、第２の演算フィールドが指定する第２の演算と
を逐次実行することをフォーマットフィールドにより指
定された第１の命令コードを命令デコーダがデコードし
た場合に、命令デコーダは第１のデコード結果を出力
し、制御部が第１のデコード結果に従って第１の時刻に
第１の制御信号を、その後の第２の時刻に第２の制御信
号を出力することにより、第１の演算手段が第１の制御
信号に従って第１の演算を実行し、その後に第２の演算
手段が第２の制御信号に従って第２の演算を実行し、第
１の演算フィールドが指定する第３の演算と、第２の演
算フィールドが指定する第４の演算とを同時実行するこ
とをフォーマットフィールドにより指定された第２の命
令コードを命令デコーダがデコードした場合に、命令デ
コーダは第２のデコード結果を出力し、制御部が第２の
デコード結果に従って第３の制御信号と第４の制御信号
とを同時に出力することにより、第１の演算手段と第２
の演算手段とが同時に第３の制御信号及び第４の制御信
号に従って第３の演算及び第４の演算をそれぞれ実行す
る。

【００１０】また本発明に係るデータ処理装置は、命令
コードの所定のフィールドをデコードして制御信号を出
力する第１のデコーダと、第１のデコーダに接続してお
り、第１のデコーダが出力する制御信号に従って動作す
る第１の演算実行部と、所定のフィールドをデコードし
て制御信号を出力する第２のデコーダと、第２のデコー
ダに接続しており、第２のデコーダが出力する制御信号
に従って動作する第２の演算実行部とを備え、第１の種
類の演算が所定のフィールドにより指定されている第１
の命令コードがデコード された場合に、第１及び第２
のコーダが同時に所定のフィールドをデコードし、第１
のデコーダは第１の制御信号を、第２のデコーダは第１
の制御信号とは異なる第２の制御信号をそれぞれ出力
し、第１の演算実行部は第１の制御信号に従って第１の
演算を実行し、第２の演算実行部は第２の制御信号に従
って演算を実行せず、第２の種類の演算が所定のフィー
ルドにより指定されている第２の命令コードがデコード
された場合に、第１及び第２のデコーダが同時に所定の
フィールドをデコードし、第１のデコーダは第３の制御
信号を、第２のデコーダは第３の制御信号とは異なる第
４の制御信号をそれぞれ出力し、第１の演算実行部は第
３の制御信号に従って演算を実行せず、第２の演算実行
部は第４の制御信号に従って第２の演算を実行する。

【００１１】また本発明に係るデータ処理装置は、命令
コードの第１の演算フィールドをデコードして第１の制
御信号を出力する第１のデコーダと、第１の演算フィー
ルドとは異なる第２の演算フィールドをデコードして第
２の制御信号を出力する第２のデコーダと、第１のデコ
ーダと第２のデコーダとに接続しており、第１の制御信
号と第２の制御信号との双方を入力していずれか一方を
選択的に出力する出力処理部と、出力処理部に接続して
おり、出力処理部が出力した制御信号に従って動作する
演算実行部とを備え、第１の演算フィールドにより第１
の演算が、第２の演算フィールドにより第２の演算がそ
れぞれ指定されている第１の命令コードがデコードされ
た場合に、第１のデコーダが第１の演算フィールドを、
第２のデコーダが第２の演算フィールドを同時にデコー
ドし、第１のデコーダが第１の制御信号を、第２のデコ
ーダが第２の制御信号をそれぞれ出力して出力処理部が
第１の制御信号を選択的に演算実行部へ出力することに
より、また、第１の演算フィールドにより第３の演算
が、第２の演算フィールドにより第１の演算がそれぞれ
指定されている第２の命令コードがデコードされた場合
に、第１のデコーダが第１の演算フィールドを、第２の
デコーダが第２の演算フィールドを同時にデコードし、
第１のデコーダが第３の制御信号を、第２のデコーダが
第４の制御信号をそれぞれ出力して出力処理部が第４の
制御信号を選択的に演算実行部へ出力することにより、
第１の演算が第１の演算フィールドまたは第２の演算フ
ィールドのいずれで指定されている場合においても、演
算実行部が第１の演算を実行する。

【００１２】

【発明の実施の形態】以下、本発明のデータ処理装置を
その実施の形態を示す図面に基づいて詳述する。

【００１３】〔発明の第１の実施の形態〕 (1) 「命令セットとレジスタ」 図１の模式図に本発明のデータ処理装置の第１の実施の
形態の命令フォーマットを示す。なお、本発明のデータ
処理装置の命令フォーマットには２種類のフォーマット
が用意されている。

【００１４】図１において、参照符号１は１個のフォー
マットフィールド(FM)10と３個の演算フィールド11, 1
2, 13とからなる３演算命令のフォーマットを、参照符
号２は１個のフォーマットフィールド10と２個の演算フ
ィールド14, 15とからなる２演算命令のフォーマットを
それぞれ示している。なお、本発明のデータ処理装置の
命令は８バイト（64ビット) の固定長であり、図１に示
されているフォーマット１の３演算命令もフォーマット
２の２演算命令も共に全体としては８バイト長である。

【００１５】フォーマット１の３演算命令では、３個の
演算フィールド11, 12, 13それぞれが20ビットの短型フ
ォーマットの演算コード(operation＿0, operation＿1
又はoperation＿2)を１個ずつ指定する。フォーマット
２の２演算命令では、２個の演算フィールド14, 15の内
の演算フィールド14が１個の20ビットの短型フォーマッ
トの演算コード(operation＿0)と、演算フィールド15が
１個の40ビットの長型フォーマットの演算コード(opera
tion＿1)との計２個の演算コードを指定する。

【００１６】図２の模式図にフォーマットフィールド10
の内容、即ちその値と意味との詳細を示す。なお、この
第１の実施の形態においては、フォーマットフィールド
10は４ビット構成であり、16種類に分類される。ここ
で、”2-ops.”は２演算命令を、”3-ops.”は３演算命
令を、”1st ”はその欄の演算(operation＿0, operati
on＿1 又は operation＿2)が最初に実行されるべきであ
ることを、”2nd ”はその欄の演算が二番目に実行され
るべきであることを、”3rd ”はその欄の演算が三番目
に実行されるべきであることをそれぞれ意味している。
また、”--- ”はその欄の演算が存在しないことを意味
している。

【００１７】フォーマットフィールド10は、３演算命令
のフォーマット１と２演算命令のフォーマット２との区
別のほか、それぞれの演算の順序を指定する。ここで演
算の順序の指定とは、図２に示されているように、各演
算を逐次実行する場合の順序を指定する以外に２個また
は３個の演算を並列実行する場合をも含む。

【００１８】たとえば、フォーマットフィールド10の値
が”FM=0100 ”である場合は、３演算命令であり、演算
フィールド11で指定される operation＿0 と演算フィー
ルド12で指定される operation＿1 とがまず同時に並列
実行され、その後に演算フィールド13で指定される ope
ration＿2 が実行される。この場合、 operation＿0と
operation＿1 とは並列実行されるため、相互のオペラ
ンドに競合がないことをソフトウェアが保証する必要が
ある。

【００１９】一方、 operation＿0 と operation＿2 ま
たは operation＿1 と operation＿2 はいずれの場合も
互いを逐次実行することをハードウェアが保証する。こ
こで逐次実行とは、命令を１個ずつ順次的に実行する従
来のデータ処理装置と同様に、先に実行すべき命令の演
算結果がその次に実行されるべき命令に反映されること
を意味する。

【００２０】図３の模式図に短型フォーマットの演算コ
ードの詳細を示す。短型フォーマットには５種類のフォ
ーマット、即ちSBフォーマット31, SRフォーマット32,
SM-1フォーマット33, SM-2フォーマット34, SIフォーマ
ット35がある。

【００２１】これらの５種類のフォーマット31, 32, 3
3, 34, 35それぞれは、４ビットの実行条件フィールド
(<cond>)20と、演算の種類を指定する５ビットのオペレ
ーションコードフィールド21または６ビットのオペレー
ションコードフィールド23と、分岐命令の分岐幅を指定
する11ビットのディスプレイスメント(DISP)フィールド
22と、レジスタ上のオペランドを指定する５ビットのレ
ジスタフィールド24と、５ビットのメモリ上のオペラン
ドのアドレスを保持するレジスタ番号を指定する間接ア
ドレスフィールド25, 26と、５ビットの即値を指定する
５ビットの即値フィールド27とを組み合わせて構成され
ている。５種類のフォーマット31, 32, 33, 34, 35の全
てに実行条件フィールド20が含まれており、全ての演算
は実行条件フィールド20で指定された実行条件が真であ
る場合にのみその演算が有効となる。ここで演算が有効
とは、演算結果がレジスタ, メモリあるいはフラグに反
映されることを意味する。

【００２２】短型のSBフォーマット31で指定できる演算
は、DISPフィールド22で指定される分岐幅が11ビットで
表現可能な範囲の分岐及びサブルーチン分岐である。こ
の第１の実施の形態においては、各命令が８バイト長で
あるため命令アドレスの下位３ビットは常時”０”にな
り、この場合、14 (＝３＋11) ビットで16Ｋバイトまで
の分岐幅を指定出来る。

【００２３】短型のSRフォーマット32で指定出来る演算
は、加減算等の算術演算, 論理演算, シフト, ビット操
作等、計16種類のレジスタ間演算である。

【００２４】短型のSM-1フォーマット33で指定出来る演
算は、16種類のロードあるいはストアであり、間接アド
レスフィールド25に示されているレジスタ番号<Rb>のレ
ジスタにメモリオペランドのアドレスが格納される。但
し、間接アドレスフィールド25が示すレジスタ番号<Rb>
が”０”である場合は、ロードに際してはメモリ側のオ
ペランドのアドレッシングモードがスタックからのポッ
プとなり、ストアに際してはメモリ側オペランドのアド
レッシングモードがプッシュとなる。

【００２５】短型のSM-2フォーマット34で指定できる演
算は、16種類のロード及びストアであり、間接アドレス
フィールド26が示すレジスタ番号<Rb>のレジスタの内容
とそのレジスタ番号より”１”だけ大きなレジスタ番号
のレジスタの内容との和がメモリオペランドのアドレス
となる。

【００２６】短型のSIフォーマット35で指定できる演算
は、即値フィールド27の５ビットの即値とレジスタ間の
算術演算, 論理演算, ビット操作等の演算, 即値のロー
ド,無効演算等の12種類の演算である。

【００２７】図４の模式図に長型フォーマットの演算コ
ードの詳細を示す。長型フォーマットには８種類のフォ
ーマット、即ちLBフォーマット71, LM-1フォーマット7
2, LM-2フォーマット73, LI-Rフォーマット74, LR-Rフ
ォーマット75, LR-Cフォーマット76, LI-Cフォーマット
77, MISCフォーマット78があり、ロード, ストア, 各種
のレジスタ間の演算, 比較, ジャンプ等の多種多様の演
算を行なう。各フォーマット71乃至78には実行条件フィ
ールド20が含まれており、前述の短型フォーマット31乃
至35で指定される演算と同様に、全ての演算は実行条件
フィールド20で指定された実行条件が真である場合にの
み有効となる。

【００２８】長型のLBフォーマット71は、分岐とサブル
ーチン分岐の演算のためのフォーマットである。

【００２９】長型のLM-1フォーマット72は、ロード及び
ストア演算のためのフォーマットである。LM-1フォーマ
ット72では、メモリオペランドのアドレスがフィールド
35で示されるレジスタの内容にフィールド38で示される
18ビットで表現された符号付き２進数値を加えた値で与
えられる。

【００３０】長型のLM-2フォーマット73も、ロード及び
ストア演算のためのフォーマットである。LM-2フォーマ
ット73では、メモリオペランドのアドレスが２ビットの
フィールド41で示されるアドレッシングモードに従って
与えられる。図５の一覧図にフィールド41のアドレッシ
ングモードの種類を示す。

【００３１】図５において、フィールド41の値が”<ea>
＝00”の場合はPC値とディスプレイスメント値を符号拡
張した値との加算値、”<ea>＝01”の場合はPC値とレジ
スタRcの値との加算値、”<ea>＝10”の場合はPC値とレ
ジスタRcの値との加算値がそれぞれアドレスとなり、”
<ea>＝11”の場合はポップまたはプッシュモードであ
る。

【００３２】長型のLI-R, LR-Rフォーマット74, 75は、
３オペランドの算術演算, 論理演算, シフト演算等のよ
うなレジスタ間の３オペランド演算、あるいは16ビット
で表現される１個の即値と２個のレジスタオペランド間
の演算のためのフォーマットである。

【００３３】長型のLR-Cフォーマット76は比較演算のた
めのフォーマットである。LR-Cフォーマット76では、フ
ィールド48で示されるレジスタオペランドとフィールド
55で示されるレジスタオペランドとの間の比較演算を指
定する。

【００３４】長型のLI-Cフォーマット77も比較演算のた
めのフォーマットである。LI-Cフォーマット77では、フ
ィールド48で示されるレジスタオペランドとフィールド
62で示される即値オペランドとの間の比較演算を指定す
る。フィールド57は比較演算の真偽判断条件を指定する
フィールドであり、その詳細は図６の一覧図に示されて
いる。２個のオペランドに対してこのフィールド57で示
された条件の比較が行なわれ、その真偽が判断される。
フィールド58は真偽結果を反映するフラグの番号を指定
する。フラグは８個あり、フィールド58で指定された番
号のフラグが”11”または”10”に変化する。フィール
ド59は複数の比較演算の条件判断結果を蓄積する際に使
用するフィールドであり、フィールド58で指定された条
件判断結果との論理積をとるフラグの番号及びそのフラ
グの真偽値の反転／非反転を指定する４ビットのフィー
ルドである。ビット１〜３が論理積をとるフラグの番号
を指定し、ビット０がその入力フラグ値を真偽反転して
使用するか、または真偽反転せずに使用するかを指定す
る。

【００３５】長型のMISCフォーマット78は、ビットマッ
プ操作, ストリング操作等のような多数のオペランドを
処理する演算、または無効演算, 制御レジスタ操作等の
特権演算に使用するフォーマットである。

【００３６】本発明のデータ処理装置では、命令デコー
ドを単純にするためにジャンプ演算を一命令にたかだか
１個のみ指定可能とする。また、２演算命令では２個の
演算フィールドのいずれにもジャンプ演算を配置可能で
あるが、３演算命令では演算フィールド11にのみジャン
プ演算を配置可能とする。

【００３７】図７の模式図に本発明のデータ処理装置の
レジスタ構成を示す。この第１の実施の形態において
は、レジスタとしては、32個の32ビット長の汎用レジス
タ (R0〜R31)81、32個の64ビット長の浮動小数点レジス
タ(FR0〜FR31)83 、更に10個の32ビット長の制御レジス
タ82が含まれる。

【００３８】ゼロ番の汎用レジスタ(R0)80は書き込み値
が無視され、読み出された場合に常に”０”を出力する
レジスタである。31番の汎用レジスタ(R31)84 はスタッ
クポインタでユーザ用(USP),システム用(SSP),割り込み
処理用(ISP) の３個がモードにより切り替わる。

【００３９】制御レジスタ82にはプロセッサステータス
ワード(PSW)85,プログラムカウンタ(PC)86, 浮動小数点
演算例外制御レジスタ(FEIT)87, アドレス変換ベースレ
ジスタ(UATB)88, 例外処理テーブルベースレジスタ(EIT
VB)89,デバッグサポートレジスタ(DBC, BPA0, BPA1, BM
C)90がある。

【００４０】浮動小数点レジスタ83は浮動小数点演算の
オペランドとなる短精度の浮動小数点数（32ビット長）
または倍精度の浮動小数点数（64ビット長）を格納す
る。

【００４１】図８及び図９の模式図にプロセッサステー
タスワード(PSW)85 の詳細な内容を示す。なお、図８は
プロセッサステータスワード(PSW)85 の前半の詳細な内
容を、図９はプロセッサステータスワード(PSW)85 の後
半の詳細な内容をそれぞれ示す。

【００４２】図８において、２ビットの RNGフィールド
91はプロセッサのモードを決定するフィールドであり、
この第１の実施の形態においては”RNG=00”である場合
に割り込み処理モードに、”RNG=10”である場合にシス
テムモードに、”RNG=11”である場合にユーザモードに
それぞれなる。ATフィールド92はアドレス変換機構のオ
ンオフを切り替えるフィールドであり、１ビットのDBフ
ィールド93はデバッグ機構のオンオフを切り替えるフィ
ールドである。１ビットのＸフィールド96はキャリーフ
ラグであり、整数の有効桁数拡張算術演算に使用され
る。１ビットのＶフィールド97はオーバフローフラグで
あり、整数の算術演算でオーバフローが生じた場合にセ
ットされ、オーバフローが生じなければリセットされ
る。３ビットの IMASKフィールド94は外部割り込みのマ
スク状態を制御するフィールドである。８個の条件フラ
グ95は各フラグが２ビットで構成されており、比較命令
で明示的にフラグ番号を指定することにより各フラグを
読み出したり、あるいは各フラグに書き込みを行なった
りする他、制御レジスタアクセス命令によりプロセッサ
ステータスワード85の内容を読み出したり、あるいは書
き換えたりすることにより、参照したりあるいは変更し
たりすることが可能である。

【００４３】図９に示されている条件フラグ95は本発明
のデータ処理装置の命令に含まれる各演算が有効である
か無効であるかを決定する重要な役割を有する。この第
１の実施の形態では、命令の各フォーマットに含まれる
４ビットの実行条件フィールド20の内のビット１〜３が
条件フラグ95の８個のフラグの内の１個のフラグ番号を
指定し、ビット０がビット１〜３で指定されたフラグ
が”偽=10 ”である場合に演算を有効にするか、また
は”真=11 ”である場合に演算を有効にするかを示す。
ビット０〜３で指定されたフラグが”未定義=00 or 01
”である場合、または指定内容とフラグ値とが異なる
場合はその演算は無効になる。条件フラグ95のF0は初期
値が”偽=10 ”で他のフラグは初期値が”未定義=00 ”
である。ここで、F0フラグは初期状態で各命令フォーマ
ットの条件フィールド20を”1000=F0 が偽なら演算有
効”として各演算を無条件で有効にするために初期値
が”10”になっている。各フラグはLR-C, LI-Cフォーマ
ットのフィールド57が指定する真偽判断条件による演算
結果を判定する変化対象フラグとしてフィールド58で指
定された特定の１個のみが変化する。但し、加算または
汎用比較演算等の結果に依存して３個のフラグが同時に
変化することもある。また、VA(F4)フラグは特定時点の
初期化以降に整数演算のオーバーフローがあった場合に
も”真＝11”になる。

【００４４】(2) 「ハードウェア構成」 本発明のデータ処理装置の第１の実施の形態の全体の構
成を図10のブロック図に示す。

【００４５】参照符号107 はバスインタフェイス部であ
り、本発明のデータ処理装置と外部のメモリとの間をア
ドレスバス, データバス及び制御信号で接続する。

【００４６】参照符号105 は命令フェッチ部であり、命
令キャッシュ及び命令用アドレス変換バッファ(ITLB)を
備えている。命令フェッチ部105 は、命令を命令キャッ
シュから、またはバスインタフェイス部107 を介して外
部のメモリからフェッチし、64ビットのIIバス108 を経
由して命令マッパ101 へ転送する。

【００４７】参照符号106 はオペランドアクセス部であ
り、データキャッシュ及びデータ用アドレス変換バッフ
ァ(DTLB)を備えている。オペランドアクセス部106 は、
データをデータキャッシュから、またはバスインタフェ
イス部107 を介して外部のメモリからフェッチしてメモ
リアクセス部125 へ転送したり、あるいはメモリアクセ
ス部125 から転送されたデータをバスインタフェイス部
107 を介して外部のメモリに書き込む。

【００４８】命令マッパ101 は命令フェッチ部105 から
転送された64ビットの命令をその先頭の４ビットのフォ
ーマットフィールド10の内容に従って演算フィールドに
分解し、指定された順序で命令デコーダ102 へ転送す
る。この際、命令マッパ101 は演算の種類に応じて各演
算フィールドを６個のデコーダ111 〜116 の内の対応す
るデコーダに再配置して転送する。

【００４９】命令デコーダ102 は短型フォーマット31ま
たは長型フォーマット71等のジャンプ演算のフィールド
をデコードするPCD111、短型フォーマット32, 34または
長型フォーマット74〜78の整数の算術演算命令等の汎用
レジスタにあるオペランドに関する演算のフィールドを
デコードするIAD112, IBD113, ICD114、短型フォーマッ
ト33または長型フォーマット72, 73のロードストア演算
のフィールドをデコードするMD115 、長型フォーマット
72〜77の浮動小数点演算のフィールドをデコードするFD
116 から構成される。

【００５０】制御回路103 にはプロセッサステータスワ
ード85のフラグ95が含まれており、命令デコーダ102 の
デコード結果とフラグ95の内容とに従って演算部104 を
制御する。

【００５１】演算部104 は命令デコーダ102 の６つのデ
コーダ111 〜116 に対応して、PC部121,３部分からなる
整数演算部120,メモリアクセス部125,浮動小数点演算部
126の６つの部分から構成される。

【００５２】PC部121 はプログラムカウンタ及び加算器
を含み、ジャンプ命令以外の命令では実行した命令のPC
値に”８”を加算して次に実行すべき命令のPC値を計算
し、ジャンプ命令では実行したジャンプ命令のPC値に分
岐変位を加算するか、あるいは命令で指定されたアドレ
ッシングモードに従って計算を行なうことにより、ジャ
ンプ先命令のPC値を計算する。

【００５３】整数演算部120 には前述の図７に示されて
いる多ポートの汎用レジスタ81及び制御レジスタ82と、
３個のシフタ及び３個のALU とが含まれており、３個の
整数演算を並列に実行するための３個の整数演算機構(I
A, IB, IC)122, 123, 124 にて構成される。

【００５４】浮動小数点演算部126 には図７に示されて
いる浮動小数点レジスタ83と、浮動小数点加算器及び浮
動小数点乗算器等の演算機構とがあり、浮動小数点演算
を実行する。PC部121 、整数演算機構122, 123, 124 、
浮動小数点演算部126 はそれぞれ他と独立に動作する
が、必要に応じてバスを経由して相互にデータを送受信
することも可能である。

【００５５】メモリアクセス部125 は演算部104 の他の
部分121, 120, 126 と協調して動作し、オペランドアク
セス部106 との間でデータを送受信する。

【００５６】演算部104 と命令フェッチ部105,オペラン
ドアクセス部106 とはJAバス, AAバス及びDDバスで結合
されており、それぞれ演算部104 と命令アドレス, デー
タアドレス及びデータを送受信する。

【００５７】(3) 「命令マッパと命令デコーダ」 図11のブロック図に命令マッパ101 及び命令デコーダ10
2 の具体的な構成例を示す。命令マッパ101 は、IIバス
108 へ出力されている64ビットの命令コードからフォー
マットフィールド10, 各演算フィールド11〜15を抽出す
る演算フィールド抽出部200 と、フォーマットフィール
ド10をデコードするFMデコーダ221 とで構成される。

【００５８】演算フィールド抽出部200 の各抽出部201
〜213 はそれぞれIIバス108 上の命令コードの一部のビ
ットフィールドを抽出し、命令デコーダ102 を構成する
各デコーダ111 〜116 に対応する各演算フィールドのビ
ット列を出力する。64ビットのIIバス108 の内、抽出部
201 はビット０〜３を、抽出部202 はビット４〜23を、
抽出部203 はビット24〜63を、抽出部204 はビット４〜
23を、抽出部205 はビット24〜43を、抽出部206 はビッ
ト24〜63を、抽出部207 はビット44〜63を、抽出部208
はビット４〜23を、抽出部209 はビット24〜43を、抽出
部210 はビット44〜63を、抽出部211 はビット24〜63
を、抽出部212 はビット４〜23を、抽出部213 はビット
24〜63をそれぞれ抽出して命令デコーダ102 へ出力す
る。

【００５９】命令デコーダ102(PCD111, IAD112, IBD11
3, ICD114, MD115, FD116) はデコーダ部220 と出力処
理部240 とで構成されている。具体的には、PCD111は抽
出部202 が抽出した短型フォーマットのジャンプ演算コ
ードをデコードするPCS デコーダ222 と、抽出部203 が
抽出した長型フォーマットのジャンプ演算コードをデコ
ードする PCLデコーダ223 と、出力処理部241 とで構成
される。出力処理部241は、 PCSデコーダ222, PCLデコ
ーダ223 及びFMデコーダ221 の３個のデコーダのデコー
ド結果に従って、 PCSデコーダ222 または PCLデコーダ
223 の出力に従うジャンプ演算, 現PC値に”８”を加算
する非ジャンプ演算, 無効演算の内のいずれか一つを行
なう制御信号を制御回路103 へ出力する。

【００６０】IAD112は抽出部204 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ224
と出力処理部242 とで構成される。出力処理部242 は、
ISデコーダ224 のデコード結果とFMデコーダ221 のデコ
ード結果とに従って、ISデコーダ224 の出力に従う整数
演算または無効演算の内のいずれか一つを行なう制御信
号を制御回路103 へ出力する。

【００６１】IBD113は抽出部205 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ225
と、抽出部206 が抽出した長型フォーマットの整数演算
コードをデコードするILデコーダ226 と、出力処理部24
3 とで構成される。出力処理部243 は、ISデコーダ225
とILデコーダ226 とFMデコーダ221 との３個のデコーダ
のデコード結果に従って、ISデコーダ225 またはILデコ
ーダ226 の出力に従う整数演算または無効演算の内のい
ずれか一つを行なう制御信号を制御回路103 へ出力す
る。

【００６２】ICD114は抽出部207 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ227
と、出力処理部244 とで構成される。出力処理部244
は、ISデコーダ227 のデコード結果とFMデコーダ221 の
デコード結果とに従って、ISデコーダ227 の出力に従う
整数演算または無効演算の内のいずれか一つを行なう制
御信号を制御回路103 へ出力する。

【００６３】MD115 は抽出部208, 209, 210 が抽出した
短型フォーマットのメモリアクセス演算コードをそれぞ
れデコードするMSデコーダ228, 229, 230 と、抽出部21
1 が抽出した長型フォーマットのメモリアクセス演算コ
ードをデコードするMLデコーダ231 と、出力処理部245
とで構成される。出力処理部245 は、MSデコーダ228,22
9, 230 とMLデコーダ231 とFMデコーダ221 との計５個
のデコーダのデコード結果に従って、MSデコーダ228, 2
29, 230 またはMLデコーダ231 の出力に従うメモリアク
セス演算と無効演算との内のいずれか一つを行なう制御
信号を制御回路103 へ出力する。

【００６４】FD116 は抽出部212 が抽出した短型フォー
マットの浮動小数点演算コードをデコードするFSデコー
ダ232 と、抽出部213 が抽出した長型フォーマットの浮
動小数点演算コードをデコードするFLデコーダ233 と、
出力処理部246 とで構成される。出力処理部246 は、FS
デコーダ232 とFLデコーダ233 とFMデコーダ221 とのデ
コード結果に従って、FSデコーダ232 またはFLデコーダ
233 の出力に従う浮動小数点演算または無効演算の内の
いずれか一つを行なう制御信号を制御回路103へ出力す
る。

【００６５】出力処理部240(241 〜246)の出力は制御回
路103 に入力され、演算部104 の演算を制御するために
用いられる。具体的には、出力処理部241 の出力はPC部
121でのPC計算の制御に使用される。出力処理部242, 24
3, 244 の出力はそれぞれ整数演算部120 の整数演算機
構(IA, IB, IC)122, 123, 124 での整数演算の制御に使
用される。出力処理部245 の出力はメモリアクセス部12
5 でのメモリアクセス動作の制御に使用される。出力処
理部246 の出力は浮動小数点演算部126 での浮動小数点
演算の制御に使用される。

【００６６】FMデコーダ221 のデコード結果の一部は命
令フェッチ部105 へも出力され、次の命令コードのIIバ
ス108 への出力タイミングを制御する。命令が２個また
は３個の演算を逐次実行することを指定している場合に
は、IIバス108 の値がそれぞれ２クロックサイクルまた
は３クロックサイクルの間保持され、フォーマットフィ
ールド10で指定された演算順序に従って各出力処理部24
1 〜246 の出力が制御される。これにより、クロック毎
にその時点で有効な演算フィールドに対応する演算部へ
はその演算フィールドのデコード結果に従う制御信号
が、無効な演算フィールドに対応する演算部へは無効演
算の制御信号が、それぞれ各出力処理部241 〜246 から
出力される。

【００６７】短型フォーマットでのみ指定可能な演算、
短型と長型とのいずれのフォーマットでも指定可能な演
算、長型フォーマットでのみ指定可能な演算の一覧をそ
れぞれの演算を処理するデコーダの情報と共に以下の一
覧表に示す。

【００６８】表１は短型フォーマットの演算コードのみ
で指定可能な演算の一覧であり、24種類ある。表２は短
型フォーマットと長型フォーマットとのいずれでも指定
可能な演算の一覧であり、19種類ある。表３乃至表７は
長型フォーマットの演算コードのみで指定可能な演算の
一覧であり、74種類ある。

【００６９】

【表１】

【００７０】

【表２】

【００７１】

【表３】

【００７２】

【表４】

【００７３】

【表５】

【００７４】

【表６】

【００７５】

【表７】

【００７６】表１乃至表７において、mnemonicは各演算
の略号とそのオペランドを、functionは各演算の意味を
それぞれ示す。typeは各演算の命令マッパ101 での分配
先となるデコーダの種類を示している。即ち、typeがPC
である演算コードは PCSデコーダ222 または PCLデコー
ダ223 へ、typeがInteger である演算コードはISデコー
ダ224,ISデコーダ225,ILデコーダ226 またはISデコーダ
227 へ、typeがMemoryである演算コードはMSデコーダ22
8,MSデコーダ229,MSデコーダ230 またはMLデコーダ231
へ、typeがFloating point(FP)である演算コードはFSデ
コーダ232 またはFLデコーダ233 へ、それぞれフォーマ
ットの長短あるいは命令上のフィールド位置に依存して
命令マッパ101 により分配される。

【００７７】なお、formatの欄は、SRは”Short Regist
er”を、SIは”Short Immediate ”を、SMは”Short Me
mory”を、SBは”Short Branch”を、LRは”Long Regis
ter”を、LIは”Long Immediate”を、LMは”Long Memo
ry ”を、LBは”Long Branch ”をそれぞれ示してい
る。

【００７８】(4) 「命令実行の例」 図12乃至図20の模式図に本発明のデータ処理装置のプロ
グラムの例を示す。ここでは、フォートラン語, Ｃ言語
によるソースプログラムと、そのソースプログラムを本
発明のデータ処理装置のアセンブラ語で表現したアセン
ブラプログラムとの双方を示している。

【００７９】各アセンブラプログラムでは２個または３
個の演算を一組にまとめ、それぞれの組を空行で区切っ
て示してある。各組の２個乃至３個の演算は図１の参照
符号１または２で示されているフォーマットにエンコー
ドされ、本発明のデータ処理装置で一命令として処理さ
れる。

【００８０】図12に示されているのは、配列Ａ及び配列
Ｂの各要素相互の積の合計を求めるフォートラン言語に
よるソースプログラムである。このソースプログラムを
アセンブラ言語に翻訳すると図13に示されているような
アセンブラプログラムになる。アセンブラプログラムの
前半の３個の命令がループの初期設定であり、後半の３
個の命令がループを構成する。このプログラムの実行時
間の大半はループの実行時間が占めるため、後半の３個
の命令を高速実行することが重要である。本発明のデー
タ処理装置では、ループ内の８個の演算を３個の命令に
エンコードし、それぞれの命令で３個または２個の演算
を並列に処理するため、ループの演算が高速実行され
る。

【００８１】命令301 は、浮動小数点レジスタFR1 へメ
モリから浮動小数点数をロードする演算(FLD)303（長型
フォーマットにエンコードされる）と、汎用レジスタR1
へ即値をロードする演算(LDI)304（短型フォーマットに
エンコードされる）との２個の演算を並列実行する２演
算命令である。また、命令302 は、浮動小数点レジスタ
FR2 へメモリから浮動小数点数をロードする演算(FLD)3
05（短型フォーマットにエンコードされる）と、汎用レ
ジスタR1へ即値を加算する演算(ADDI)306(短型フォーマ
ットにエンコードされる）と、汎用レジスタR2へ即値を
加算する演算(ADDI)307(短型フォーマットにエンコード
される）との３個の演算を並列実行する３演算命令であ
る。

【００８２】参照符号313 で示されている”1C0F”は演
算(FLD)303が実行されるタイミングと実行条件とを示す
フィールドであり、最初の”１”はこの演算がデコード
直後に発行されることを意味し、引き続く”C0F ”はこ
の演算が条件フラグF0が”偽＝10”である場合に有効で
あることを示す。また、フィールド313 の演算発行タイ
ミング”１”は、フィールド314 の演算発行タイミン
グ”１”及びこの命令が２演算命令であるということと
共にフォーマット１の命令コードのフォーマットフィー
ルド10にエンコードされる。フィールド313 及び314 の
実行条件”C0F ”はそれぞれ演算(FLD)303及び(LDI)304
に対応する実行条件フィールド20にエンコードされる。

【００８３】命令301 を処理する際、演算(FLD)303の演
算コードは命令マッパ101 の抽出部211 により切り出さ
れ、MLデコーダ231 によりデコードされて出力処理部24
5 を経て制御回路103 に送られ、メモリアクセス部125
で実行される。演算(LDI)304の演算コードは命令マッパ
101 の抽出部204 により切り出され、ISデコーダ224に
よりデコードされて出力処理部242 を経て制御回路103
に送られ、IA122 により実行される。ここで、フラグF0
が”10”であるとすると、演算(FLD)303と演算(LDI)304
とは共に有効であり、タイミング指定が共に”１”であ
るため、両演算(FLD)303及び(LDI)304はディレイなしに
並列実行され、演算結果がレジスタFR1及びR1に反映さ
れる。

【００８４】命令301 はビット４〜23に短型フォーマッ
トの演算フィールドを、ビット24〜63に長型フォーマッ
トの演算フィールドをそれぞれ有する命令であるため、
それ以外の演算フィールドに対応する抽出部205, 207,
209, 210で切り出されたビット列は有効な演算コードで
はない。このため、FMデコーダ221 から無効化信号が出
力されることによりデコード結果が出力処理部240 で無
効化される。また、抽出部202, 203, 206, 208, 212, 2
13で切り出されてデコーダ部220 に送られた演算コード
は各デコーダが対象とする演算コードではないので、デ
コーダ部220 で無効演算に変換されて出力される。

【００８５】命令302 を処理する際に、演算(FLD)305の
演算コードは抽出部208 により切り出され、MSデコーダ
228 によりデコードされて出力処理部245 を経て制御回
路103 に送られ、メモリアクセス部125 で実行される。
演算(ADDI)306 の演算コードと演算(ADDI)307 の演算コ
ードとはそれぞれ、抽出部205 と抽出部207 により切り
出され、ISデコーダ225 とISデコーダ227 とでデコード
されて出力処理部243と出力処理部244 とを経て制御回
路103 に送られ、IB123 とIC124 とにより実行される。
ここで、フラグF0が”10”であるとすると、演算(FLD)3
05, 演算(ADDI)306 及び演算(ADDI)307 は全て有効であ
り、且つタイミング指定が全て”１”であるため、３個
の演算はディレイなしに並列実行され、演算結果がレジ
スタFR2,R1, R2 にそれぞれ反映される。

【００８６】命令302 はビット４〜23, 24〜43, 44〜63
に３個の短型フォーマットの演算フィールドを有する命
令であるため、それ以外の演算フィールドに対応する抽
出部203, 206, 211, 213で切り出されたビット列は有効
な演算コードではない。このため、FMデコーダ221 から
の無効化信号によりデコード結果が出力処理部240 で無
効化される。また、抽出部202, 204, 209, 210, 212 で
切り出されてデコーダ部220 に送られた演算コードは各
デコーダが対象とする演算コードではないのでデコーダ
部220 で無効演算に変換されて出力される。

【００８７】図14は図12に示されているソースプログラ
ムのループを展開してソースプログラムの４回のループ
が１回のループになるように翻訳したアセンブラプログ
ラムである。ループを展開する目的はプログラムの実行
時間を短縮することにある。図13に示されているアセン
ブラプログラムでは、３命令でソースプログラムのルー
プ１回分の演算を行なうが、図14に示されているアセン
ブラプログラムでは６命令でソースプログラムのループ
４回分の演算を行なう。

【００８８】ここでの命令数の削減には、分岐演算BRA
が減少したことと、４個のデータをメモリの連続領域か
ら４個のレジスタにロードする演算(FLD4)309 を使用し
たことが寄与している。本発明のデータ処理装置では、
４個のデータをメモリからロードする演算(FLD4)309 の
実行時間が２クロックサイクルであるため、演算数を削
減した効果がそのまま実行時間の削減に必ずしも寄与す
るものではない。しかし、図14に示されているアセンブ
ラプログラムはソースプログラムのループ４回分の演算
を９クロックサイクル (分岐演算BRA と演算FLD4とを２
クロックサイクルで実行し、その他の演算を１クロック
サイクルで実行する場合）で実行するため、ソースプロ
グラムのループ１回分を５クロックサイクル (分岐演算
BRA を２クロックサイクルで実行し、その他の演算を１
クロックサイクルで実行する場合）で実行する図13に示
されているアセンブラプログラムより２倍以上高速であ
る。

【００８９】図15及び図16の模式図には、配列Ｘの各要
素を調べ、その値が一定値(XLIMIT)より大きい要素の数
をカウントするプログラムが示されている。ソースプロ
グラムを図15に、それを翻訳したアセンブラプログラム
を図16にそれぞれ示す。

【００９０】図16に示されているアセンブラプログラム
の後半の３個の命令がループを形成する。ループ中の命
令320 はレジスタR1に即値を加算する演算(ADDI)321 と
分岐演算(BRA)323と無効演算(NOP)325とにより構成され
ている。演算(ADDI)321 は、実行条件フィールド322 の
値”C4T ”に従ってフラグF4 が”真＝11”である場合
に演算が有効となり、レジスタR3に新たな値が書き込ま
れる。フラグF4は、配列Ｘの要素の値がXLIMITより大き
い場合は”11”に、XLIMIT以下である場合は”10”にそ
れぞれ演算(FCGT)326 によりなるため、演算(ADDI)321
は結果として配列Ｘの要素の内のXLIMITより大きい値を
有する要素の数をカウントすることになる。また分岐演
算(BRA)323は、実行条件324 の値”C3F ”によりフラグ
F3が”偽＝10”である場合にラベルL1へ分岐する。フラ
グF3は、演算(CMP)327により、配列Ｘの最後の要素に到
達した時点で”11”に、その他の場合は”10”にそれぞ
れなる。つまり、分岐演算(BRA)323は図15のDOループを
制御する分岐である。

【００９１】図17はポインタ操作を行なうＣ言語による
ソースプログラムを、図18はそれを翻訳したアセンブラ
プログラムをそれぞれ示す模式図である。

【００９２】命令330 は３個のストア演算(STW)331, 33
3, 335を行なう命令である。この命令では、これら３個
のストア演算(STW)331, 333, 335の発行タイミングをフ
ィールド332, 334, 336 の最初でそれぞれ”１”, ”
２”, ”３”と指定することにより、逐次実行する。演
算331, 333, 335 はそれぞれ、命令マッパ101 の抽出部
208, 209, 210 により切り出され、MSデコーダ228, 22
9, 230 によりデコードされて出力処理部245 へ出力さ
れる。出力処理部245 は、各演算の発行タイミングを指
定するフォーマットフィールド10のFMデコーダ221 によ
るデコード結果に従って、MSデコーダ228, 229, 230 の
デコード結果を１クロックサイクル遅延させつつ制御回
路103 に送る。従って、３個のストア演算(STW)331, 33
3, 335は１クロックずつずれてメモリアクセス部125 で
逐次実行される。

【００９３】命令340 はロード演算(LDW)341と比較演算
(CMP)343と分岐演算(BRA)345とを行なう命令である。こ
の命令では、これら３個の演算の発行タイミングをフィ
ールド342, 344, 346 の最初でそれぞれ”１”, ”
２”, ”３”と指定することにより３個の演算を逐次実
行する。演算341, 343, 345 はそれぞれ、フォーマット
1の３演算命令のフィールド12, 13, 14にエンコードさ
れ、命令マッパ101 の抽出部209, 207, 202 により切り
出され、MSデコーダ229,ISデコーダ227, PCSデコーダ22
2 によりデコードされて出力処理部245, 244, 241 へ出
力される。出力処理部245, 244, 241 は、各演算の発行
タイミングを指定するフォーマットフィールド10のFMデ
コーダ221 によるデコード結果に従って、３個のデコー
ド結果を指定された順序に１クロックサイクルずつ遅延
させつつ制御回路103 に送る。従って、まず演算(LDW)3
41が実行され、次に演算(CMP)343が実行され、最後に演
算(BRA)345が実行される。演算(CMP)343は演算(LDW)341
でレジスタR1にロードされた値を使用し、演算(BRA)345
は演算(CMP)343の結果に従って変化するフラグF3の値に
依存した処理を行なうため、並列実行した場合と逐次実
行した場合とでは演算結果が異なる。

【００９４】図19は条件文 (if文) が入れ子になってい
るＣ言語によるソースプログラムを、図20はそれを翻訳
したアセンブラプログラムをそれぞれ示す模式図であ
る。

【００９５】このプログラムは配列の要素の値が”２”
になる場合に特殊な処理を行なうが、その場合を除け
ば、２個の配列の要素を順次的に走査し、相互の値が異
なっている場合にいずれが大きいかに応じて”１”また
は”-1”のいずれかを呼び出し、元へ返すプログラムで
ある。

【００９６】演算(IFG)350はフラグを初期化する演算で
ある。この演算が行なわれることにより、フラグF0のみ
が”偽＝10”の状態になり、他のフラグF1〜F7はいずれ
も”未定義＝00”の状態となる。本発明のデータ処理装
置では、全ての演算が実行条件を伴うため、全フラグ
が”00”の状態では有効な演算が行なえない。このた
め、フラグF0のみは初期状態で”10”になるようにし、
大半のプログラムではフラグF0が”10”であることを前
提として演算を実行する。

【００９７】演算(CNE)351はレジスタR3の値とR4の値と
が不一致(not equal) であるか否かを調べ、その結果を
フラグF6に反映する演算である。

【００９８】演算(CLT)352はレジスタR3の値がレジスタ
R4の値より小であるか否か( ”lessthan ”) を調べ、
その結果をフラグF7に反映する演算である。但し、この
命令は実行条件として”C6T ”が指定されているため、
フラグF6が”真＝11”である場合にのみフラグF7を”1
1”または”10”に変更する。即ち、フラグF6が”偽＝1
0”である場合は、フラグF7を”未定義＝00”の状態に
維持する。

【００９９】演算(LDI)353はフラグF7が”11”である場
合に演算結果が有効となり、”-1”をレジスタR15 に書
き込む演算である。

【０１００】演算(LDI)354はフラグF7が”10”である場
合に演算結果が有効となり、”１”をレジスタR15 に書
き込む演算である。

【０１０１】そして、演算(JMP)355はフラグF6が”11”
である場合に呼び出されたルーチンへ制御を返す命令で
ある。”aa≠bb”である場合にこれらの三つの演算によ
り”１”または”-1”が呼び出し元へ返される。”aa＝
bb”である場合はレジスタR15 には何も書き込まれない
し、呼び出し元へ制御が返されることもない。

【０１０２】〔他の実施の形態〕上述の第１の実施の形
態においては、命令のフォーマットフィールド10が４ビ
ットであり、一命令で２個または３個の演算を指定する
命令を処理するデータ処理装置について述べている。し
かし、フォーマットフィールドのビット数または一命令
で指定できる演算の数が上述の第１の実施の形態と異な
る場合にも、命令のフォーマット及び演算の順序を指定
するフォーマットフィールドを有する命令を処理するデ
ータ処理装置を同様に実現することは可能である。

【０１０３】図21はフォーマットフィールドが２ビット
であり、一命令が１個または２個の演算フィールドを有
する場合の本発明のデータ処理装置の第２の実施の形態
の命令フォーマットを示す模式図である。

【０１０４】この第２の実施の形態では、命令フォーマ
ットは２種類である。参照符号401は１個のフォーマッ
トフィールド(FM)410 と２個の演算フィールド411, 412
とで構成される２演算命令のフォーマットを示してお
り、参照符号402 は１個のフォーマットフィールド410
と１個の演算フィールド413 とで構成される１演算命令
のフォーマットを示している。なお、本第２の実施の形
態においては、命令は４バイト（32ビット) の固定長で
あり、図21に示されているフォーマット401 の２演算命
令もフォーマット402 の１演算命令も共に全体としては
４バイト長である。

【０１０５】フォーマット401 の２演算命令では、２個
の演算フィールド411, 412それぞれが15ビットの短型フ
ォーマットの演算コードを１個ずつ指定する。フォーマ
ット402 の１演算命令では、１個の演算フィールド413
が30ビットの長型フォーマットの演算コードを１個指定
する。

【０１０６】図22の模式図にフォーマットフィールド41
0 の内容、即ちその値と意味との詳細を示す。なお、こ
の第２の実施の形態においては、フォーマットフィール
ド410 は２ビット構成であり、４種類に分類される。こ
こで、”1st ”, ”2nd ”及び”--- ”は前述の図２に
示されている第１の実施の形態の場合と同様の意味を有
する。

【０１０７】フォーマットフィールド410 では、２演算
命令のフォーマット401 と１演算命令のフォーマット40
2 との区別のほか、２演算命令の演算の順序を指定す
る。ここで演算の順序の指定とは、図22に示されている
ように、２個の演算を逐次実行する場合の順序を指定す
る以外に２個の演算を並列実行する場合をも含む。

【０１０８】この第２の実施の形態のハードウェア構成
は図23に示されているが、図10に示されている第１の実
施の形態のハードウェアと類似した構成を有する。主な
相違点は、整数演算に関する命令デコーダと整数演算部
とが３個ではなく２個のサブブロックから構成されるこ
とである。具体的には、図10に参照符号112, 113, 114
及び122, 123, 124 で示されている３組の内の参照符号
112, 113及び122, 123で示されている２組にて構成され
ること、及び浮動小数点演算に関する命令デコーダ116
及び演算部126 が備えられていないことである。

【０１０９】また、図24のブロック図に図23のブロック
図に対応する命令マッパ101 及び命令デコーダ102 の具
体的な構成例を示す。

【０１１０】命令マッパ101 は、IIバス108 へ出力され
ている32ビットの命令コードからフォーマットフィール
ド410,各演算フィールド411 〜413 を抽出する演算フィ
ールド抽出部200 と、フォーマットフィールド410 をデ
コードするFMデコーダ621 とで構成される。

【０１１１】演算フィールド抽出部200 の各抽出部601
〜613 はそれぞれIIバス108 上の命令コードの一部のビ
ットフィールドを抽出し、命令デコーダ102 を構成する
各デコーダ111 〜113, 115に対応する各演算フィールド
のビット列を出力する。32ビットのIIバス108 の内、抽
出部601 はビット０〜１を、抽出部602 はビット２〜16
を、抽出部603 はビット17〜31を、抽出部604 はビット
２〜31を、抽出部605はビット２〜16を、抽出部606 は
ビット17〜31を、抽出部607 はビット２〜31を、抽出部
608 はビット２〜16を、抽出部609 はビット17〜31を、
抽出部610 はビット２〜31を、抽出部611 はビット２〜
16を、抽出部612 はビット17〜31を、抽出部613 はビッ
ト２〜31をそれぞれ抽出して命令デコーダ102 へ出力す
る。

【０１１２】命令デコーダ102(PCD111, IAD112, IBD11
3, MD115)はデコーダ部220 と出力処理部240 とで構成
されている。具体的には、PCD111は抽出部602 が抽出し
た短型フォーマットのジャンプ演算コードをデコードす
るPCS デコーダ622 と、抽出部603 が抽出した短型フォ
ーマットのジャンプ演算コードをデコードする PCSデコ
ーダ623 と、抽出部604 が抽出した長型フォーマットの
ジャンプ演算コードをデコードする PCLデコーダ624
と、出力処理部641 とで構成される。出力処理部641
は、 PCSデコーダ622, 623,PCLデコーダ624 及びFMデコ
ーダ621 の４個のデコーダのデコード結果に従って、 P
CSデコーダ622, 623または PCLデコーダ624 の出力に従
うジャンプ演算, 現PC値に”８”を加算する非ジャンプ
演算, 無効演算の内のいずれか一つを行なう制御信号を
制御回路103 へ出力する。

【０１１３】IAD112は抽出部605 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ625
と、抽出部606 が抽出した短型フォーマットの整数演算
コードをデコードするISデコーダ626 と、抽出部607 が
抽出した長型フォーマットの整数演算コードをデコード
するILデコーダ627 と、出力処理部642 とで構成され
る。出力処理部642 は、ISデコーダ625, 626とILデコー
ダ627 とFMデコーダ621との４個のデコーダのデコード
結果に従って、ISデコーダ625, 626またはILデコーダ62
7 の出力に従う整数演算または無効演算の内のいずれか
一つを行なう制御信号を制御回路103 へ出力する。

【０１１４】IBD113は抽出部608 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ628
と、抽出部609 が抽出した短型フォーマットの整数演算
コードをデコードするISデコーダ629 と、抽出部610 が
抽出した長型フォーマットの整数演算コードをデコード
するILデコーダ630 と、出力処理部643 とで構成され
る。出力処理部643 は、ISデコーダ628, 629とILデコー
ダ630 とFMデコーダ621との４個のデコーダのデコード
結果に従って、ISデコーダ628, 629またはILデコーダ63
0 の出力に従う整数演算または無効演算の内のいずれか
一つを行なう制御信号を制御回路103 へ出力する。

【０１１５】MD115 は抽出部611, 612が抽出した短型フ
ォーマットのメモリアクセス演算コードをそれぞれデコ
ードするMSデコーダ631, 632と、抽出部613 が抽出した
長型フォーマットのメモリアクセス演算コードをデコー
ドするMLデコーダ633 と、出力処理部644 とで構成され
る。出力処理部644 は、MSデコーダ631, 632とMLデコー
ダ633 とFMデコーダ621 との計４個のデコーダのデコー
ド結果に従って、MSデコーダ631, 632またはMLデコーダ
633 の出力に従うメモリアクセス演算と無効演算との内
のいずれか一つを行なう制御信号を制御回路103 へ出力
する。

【０１１６】出力処理部640(641 〜644)の出力は制御回
路103 に入力され、演算部104 の演算を制御するために
用いられる。具体的には、出力処理部641 の出力はPC部
121でのPC計算の制御に使用される。出力処理部642, 64
3の出力はそれぞれ整数演算部120 の整数演算機構(IA,
IB)122, 123での整数演算の制御に使用される。出力処
理部644 の出力はメモリアクセス部125 でのメモリアク
セス動作の制御に使用される。

【０１１７】図25は１ビットのフォーマットフィールド
を１個または２個有し、一命令が１個または２個の演算
フィールドを含む本発明のデータ処理装置の第３の実施
の形態の命令フォーマットを示す模式図である。

【０１１８】この第３の実施の形態の命令フォーマット
は２種類である。参照符号501 はそれぞれが１ビットの
２個のフォーマットフィールド(FM)505, 506と、それぞ
れが15ビットの２個の演算フィールド511, 512とで構成
される２演算命令のフォーマットであり、参照符号502
は１ビットの１個のフォーマットフィールド505 と、31
ビットの１個の演算フィールド513 とで構成される１演
算命令のフォーマットである。なお、この第３の実施の
形態においては、命令は４バイト（32ビット)の固定長
であり、図25に示されているフォーマット501 の２演算
命令もフォーマッ5 402 の１演算命令も共に全体として
は４バイト長である。

【０１１９】フォーマット501 の２演算命令では、２個
の演算フィールド511, 512がそれぞれ１個ずつの15ビッ
トの短型フォーマットの演算コードを指定する。フォー
マット502 の１演算命令では、１個の演算フィールド51
3 が31ビットの長型フォーマットの演算コードを１個指
定する。

【０１２０】図26の模式図にフォーマットフィールド50
5, 506の内容、即ちその値と意味との詳細を示す。な
お、この第３の実施の形態においては、フォーマットフ
ィールド505, 506はいずれも１ビット構成であり、命令
フォーマット501 で２種類, 命令フォーマット502 で１
種類、計３種類の指定をする。ここで、”1st ”, ”2n
d ”及び”--- ”は前述の図２及び図22に示されている
第１及び第２の実施の形態の場合と同様の意味を有す
る。

【０１２１】ところで、この第３の実施の形態の命令フ
ォーマットのフォーマットフィールド505, 506は前述の
第２の実施の形態の命令フォーマットのフォーマットフ
ィールド410 を縮退して一部を二分割したものである。
この第３の実施の形態は前述の第２の実施の形態に比し
て、２演算命令のフォーマット501 のフォーマットフィ
ールド(FM)が２個のフィールド505, 506に分離され、か
つフォーマットフィールド505 で指定可能な命令のフォ
ーマットと演算実行順序の組み合わせが４種類から３種
類に減少している。しかし、それらの代わりに、長型フ
ォーマット502の演算フィールド513 の長さが30ビット
から31ビットに増加し、かつ短型フォーマット501 の演
算フィールド511, 512が16ビット境界であるビット15と
ビット16とをまたぐことなく配置されている。

【０１２２】この第３の実施の形態のハードウェア構成
は前述の図23に示されている第２の実施の形態と同様で
ある。

【０１２３】また、図27のブロック図に本第３の実施の
形態のハードウェア構成に対応する命令マッパ101 及び
命令デコーダ102 の具体的な構成例を示す。

【０１２４】命令マッパ101 は、IIバス108 へ出力され
ている32ビットの命令コードからフォーマットフィール
ド505, 506, 各演算フィールド511 〜513 を抽出する演
算フィールド抽出部200 と、フォーマットフィールド50
5, 506 をデコードするFMデコーダ721 とで構成され
る。

【０１２５】演算フィールド抽出部200 の各抽出部701
〜713 はそれぞれIIバス108 上の命令コードの一部のビ
ットフィールドを抽出し、命令デコーダ102 を構成する
各デコーダ111 〜113, 115に対応する各演算フィールド
のビット列を出力する。32ビットのIIバス108 の内、抽
出部701 はビット０及び16を、抽出部702 はビット１〜
15を、抽出部703 はビット17〜31を、抽出部704 はビッ
ト１〜31を、抽出部705 はビット１〜15を、抽出部706
はビット17〜31を、抽出部707 はビット１〜31を、抽出
部708 はビット１〜15を、抽出部709 はビット17〜31
を、抽出部710 はビット１〜31を、抽出部711 はビット
１〜15を、抽出部712 はビット17〜31を、抽出部713 は
ビット１〜31をそれぞれ抽出して命令デコーダ102 へ出
力する。

【０１２６】命令デコーダ102(PCD111, IAD112, IBD11
3, MD115)はデコーダ部220 と出力処理部240 とで構成
されている。具体的には、PCD111は抽出部702 が抽出し
た短型フォーマットのジャンプ演算コードをデコードす
るPCS デコーダ722 と、抽出部703 が抽出した短型フォ
ーマットのジャンプ演算コードをデコードする PCSデコ
ーダ723 と、抽出部704 が抽出した長型フォーマットの
ジャンプ演算コードをデコードする PCLデコーダ724
と、出力処理部741 とで構成される。出力処理部741
は、 PCSデコーダ722, 723,PCLデコーダ724 及びFMデコ
ーダ721 の４個のデコーダのデコード結果に従って、 P
CSデコーダ722, 723または PCLデコーダ724 の出力に従
うジャンプ演算, 現PC値に”８”を加算する非ジャンプ
演算, 無効演算の内のいずれか一つを行なう制御信号を
制御回路103 へ出力する。

【０１２７】IAD112は抽出部705 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ725
と、抽出部706 が抽出した短型フォーマットの整数演算
コードをデコードするISデコーダ726 と、抽出部707 が
抽出した長型フォーマットの整数演算コードをデコード
するILデコーダ727 と、出力処理部742 とで構成され
る。出力処理部742 は、ISデコーダ725, 726とILデコー
ダ727 とFMデコーダ721との４個のデコーダのデコード
結果に従って、ISデコーダ725, 726またはILデコーダ72
7 の出力に従う整数演算または無効演算の内のいずれか
一つを行なう制御信号を制御回路103 へ出力する。

【０１２８】IBD113は抽出部708 が抽出した短型フォー
マットの整数演算コードをデコードするISデコーダ728
と、抽出部709 が抽出した短型フォーマットの整数演算
コードをデコードするISデコーダ729 と、抽出部710 が
抽出した長型フォーマットの整数演算コードをデコード
するILデコーダ730 と、出力処理部743 とで構成され
る。出力処理部743 は、ISデコーダ728, 729とILデコー
ダ730 とFMデコーダ721との４個のデコーダのデコード
結果に従って、ISデコーダ728, 729またはILデコーダ73
0 の出力に従う整数演算または無効演算の内のいずれか
一つを行なう制御信号を制御回路103 へ出力する。

【０１２９】MD115 は抽出部711, 712が抽出した短型フ
ォーマットのメモリアクセス演算コードをそれぞれデコ
ードするMSデコーダ731, 732と、抽出部713 が抽出した
長型フォーマットのメモリアクセス演算コードをデコー
ドするMLデコーダ733 と、出力処理部744 とで構成され
る。出力処理部744 は、MSデコーダ731, 732とMLデコー
ダ733 とFMデコーダ721 との計４個のデコーダのデコー
ド結果に従って、MSデコーダ731, 732またはMLデコーダ
733 の出力に従うメモリアクセス演算と無効演算との内
のいずれか一つを行なう制御信号を制御回路103 へ出力
する。

【０１３０】出力処理部740(741 〜744)の出力は制御回
路103 に入力され、演算部104 の演算を制御するために
用いられる。具体的には、出力処理部741 の出力はPC部
121でのPC計算の制御に使用される。出力処理部742, 74
3の出力はそれぞれ整数演算部120 の整数演算機構(IA,
IB)122, 123での整数演算の制御に使用される。出力処
理部744 の出力はメモリアクセス部125 でのメモリアク
セス動作の制御に使用される。

【０１３１】なお、以上の各実施の形態においては、演
算フィールドに配置される演算の種類に可能な限り制限
を加えない場合を例としているが、演算フィールドに配
置される演算の種類に制限が加えられてもよいのであれ
ば、本発明のデータ処理装置を図10に示されているより
はるかに簡易なハードウェアで構成することも可能であ
る。

【０１３２】たとえば、第３の実施の形態の演算フィー
ルド511 と512 とに配置可能な演算の対称性をなくし、
フォーマットフィールド505, 506が共に”01”である場
合には演算フィールド512 に無効演算命令のみを配置可
能に制限することにより、一方が無効演算である場合に
のみ並列実行演算を実行し（実際には演算がなく並列デ
コードのみ必要）、逐次実行演算である場合には一命令
デコーダで演算フィールド511 と512 との双方の演算を
時間をずらせて逐次的にデコードすることにより、演算
フィールド511 と512 とに配置可能な演算が自由な場合
に比して、ハードウェアの規模をほぼ半分程度に削減す
ることが可能になる。

【０１３３】

【発明の効果】本発明のデータ処理装置は、命令をデコ
ードして制御信号を出力する命令デコーダと、命令デコ
ーダに接続し、制御信号に従って命令を実行する複数の
演算手段とを備え、たとえば２個の演算フィールドとフ
ォーマットフィールドとからなる64ビット長の２演算命
令を処理する際は、命令デコーダが２演算を行なうため
の制御信号を出力し、２個の演算手段が演算を実行し、
３個の演算フィールドとフォーマットフィールドとから
なる64ビット長の３演算命令を処理する際は、命令デコ
ーダが３演算を行なうための制御信号を出力し、３個の
演算手段が演算を実行する。このように本発明のデータ
処理装置では、命令の長さは一定に維持しながらも一命
令で指定可能な演算の個数を調整することにより、レジ
スタ番号及び即値等の必要情報が多く且つ演算コードが
長い演算と、必要情報が少なく且つ演算コードが短い演
算とを固定長の命令コードにエンコードすることが可能
になる。このため、命令長を特定するための処理が不要
になり、命令の切れ目が常に整置されたアドレス境界に
位置するので、命令デコード処理が容易になると共に、
コード化効率の良いプログラムを記述すことが可能にな
る。

【０１３４】また、本発明のデータ処理装置は命令をデ
コードして制御信号を出力する命令デコーダと、命令デ
コーダに接続し、制御信号に従って命令を実行する複数
の演算手段とを備え、たとえば２個または３個の演算フ
ィールドと、演算フィールドの数と演算フィールドで指
定された演算の実行順序を指定するフォーマットフィー
ルドとからなる複数演算命令を処理する際に、命令デコ
ーダが複数命令をデコードしてフォーマットフィールド
で指定された順序で２個または３個の制御信号群を出力
し、２個または３個の演算手段がそれぞれの制御信号群
で指定された演算を実行する。このように本発明のデー
タ処理装置では、一命令にエンコード可能な演算の数と
エンコードされた演算の実行順序とを可変にしている。
このため、演算の実行順序を決定するための無駄な無効
演算を用いる必要がない固定長の複数演算命令でコード
化効率のよいプログラムを記述することが可能になる。

【０１３５】また、本発明のデータ処理装置は命令をデ
コードして制御信号を出力する命令デコーダと、命令デ
コーダに接続し、制御信号に従って命令を実行する複数
の演算手段とを備え、たとえば２個または３個の演算フ
ィールドと、演算フィールドの数と演算フィールドで指
定された演算の実行順序を指定するフォーマットフィー
ルドとからなる複数演算命令を処理する際に、命令デコ
ーダが複数命令をデコードしてフォーマットフィールド
で指定された順序に従って２個または３個の制御信号群
を出力し、２個または３個の演算手段がそれぞれの制御
信号群で指定された演算を逐次実行したり、あるいは２
個または３個の演算フィールドと、演算フィールドの数
と演算フィールドで指定された演算を同時実行すること
を指定するフォーマットフィールドとからなる複数演算
命令を処理する際に、命令デコーダが複数命令をデコー
ドして同時に２個または３個の制御信号群を出力し、２
個または３個の演算手段がそれぞれの制御信号群で指定
された演算を同時実行する。このように本発明のデータ
処理装置では、一命令にエンコードされる演算の数とエ
ンコードされた演算を同時実行するかまたは逐次実行す
るかを指定できる。このため、固定長の複数演算命令で
同時実行可能な演算は同時にエンコードして高速実行
し、順序づけが必要な演算は無駄な無効演算を用いずに
コード化効率よくエンコードして逐次実行することによ
り、高速かつコンパクトなプログラムを記述することが
可能になる。

【０１３６】また、本発明のデータ処理装置はたとえば
命令の第１演算フィールドをデコードして整数演算に関
する制御信号を出力する整数演算デコーダと、このデコ
ーダに接続し整数演算に関する制御信号に従って動作す
る整数演算実行部と、命令の同じ演算フィールドをデコ
ードしてメモリアクセスに関する制御信号を出力するメ
モリアクセス演算用デコーダと、このデコーダに接続
し、メモリアクセスに関する制御信号に従って動作する
メモリアクセス部とを備え、演算フィールドで整数加算
を指定する命令を処理する際に、整数演算デコーダとメ
モリアクセス演算デコーダとが同時に整数加算を指定す
る演算フィールドをデコードし、整数演算デコーダが整
数加算に関する制御信号を出力し、メモリアクセス演算
デコーダが無効演算の制御信号を出力し、整数演算部が
整数加算を実行し、メモリアクセス部が有効なメモリア
クセス演算を行なわず、演算フィールドでメモリからレ
ジスタへデータをロードするロード演算を指定する命令
を処理する際に、整数演算デコーダとメモリアクセス演
算デコーダとが同時にロード演算を指定する演算フィー
ルドをデコードし、整数演算デコーダが無効演算の制御
信号を出力し、メモリアドレスアクセス部がロード演算
を実行する。このように本発明のデータ処理装置では、
命令で指定された１個の演算フィールドを異なる２個の
演算部の一方で有効な演算を行ない、他方では有効な演
算を行なわないことで演算の種類に依存して２個の種類
の演算実行部がそれぞれ専用のデコーダが出力する制御
信号に従って動作して命令を処理する。このため、デコ
ーダと演算実行部とを接続する制御信号の配線が単純で
回路設計が容易になり、かつ各デコーダは機能が単純で
高速なデコードが可能になる。

【０１３７】また、本発明のデータ処理装置は命令の第
１演算フィールドをデコードして第１の制御信号を出力
する第１のデコーダと、第２演算フィールドをデコード
して第２の制御信号を出力する第２のデコーダと、第１
のデコーダと第２のデコーダに接続し第１の制御信号と
第２の制御信号の両方を入力していずれか一方を選択的
に出力する出力処理部と、出力処理部に接続し、出力処
理部から出力された制御信号に従って動作するメモリア
クセス部とを備え、たとえば、第１演算フィールドでメ
モリからデータをロードするロード演算を指定し、第２
演算フィールドで整数加算を指定する第１の命令を処理
する際に、第１及び第２のデコーダが同時に第１演算フ
ィールドと第２演算フィールドとをデコードし、第１の
デコーダがロード演算に関する制御信号を出力し、第２
のデコーダが無効演算の制御信号を出力し、出力処理部
がロード演算に関する制御信号を選択的にメモリアクセ
ス部へ出力し、メモリアクセス部がロード演算を実行
し、第１演算フィールドで右シフトを指定し、第２演算
フィールドでロード演算を指定する第２の命令を処理す
る際に、第１及び第２のデコーダが並列に第１演算フィ
ールドと第２演算フィールドとをデコードし、第１のデ
コーダが無効演算の制御信号を出力し、第２のデコーダ
がロード演算に関する制御信号を出力し、出力処理部が
ロード演算に関する制御信号を選択的にメモリアクセス
部へ出力し、メモリアクセス部がロード演算を実行す
る。このように本発明のデータ処理装置では、演算を複
数の演算フィールドを含む命令のいずれの演算フィール
ドで指定したかには拘わらずに複数のデコーダが並列に
演算フィールドをデコードし、出力処理部がデコード結
果から無効な演算を排除して有効な演算を選択的に演算
部へ送り、同一の演算実行部が指定された演算を実行す
る。このため、演算実行部の数より多数の演算フィール
ドで指定された演算を高速実行可能なデータ処理装置を
安価に実現することが可能になる。

【図面の簡単な説明】

【図１】 本発明のデータ処理装置の第１の実施の形態
による命令フォーマットを示す模式図である。

【図２】 図１に示されているフォーマットフィールド
の値とその意味を示す模式図である。

【図３】 図１に示されている命令フォーマットの演算
フィールドで指定可能な短型フォーマットの演算コード
を示す模式図である。

【図４】 図１に示されている命令フォーマットの演算
フィールドで指定可能な長型フォーマットの演算コード
を示す模式図である。

【図５】 図４に示されている長型フォーマットの演算
コードのフィールドで指定可能なアドレッシングモード
を示す一覧図である。

【図６】 比較演算の真偽判定条件を指定するフィール
ドの内容を示す一覧図である。

【図７】 本発明のデータ処理装置のレジスタ構成を示
す模式図である。

【図８】 本発明のデータ処理装置のプロセッサステー
タスワードの前半部の構成を示す模式図である。

【図９】 本発明のデータ処理装置のプロセッサステー
タスワードの後半部の構成を示す模式図である。

【図１０】 本発明のデータ処理装置の第１の実施の形
態による全体の構成例を示すブロック図である。

【図１１】 本発明のデータ処理装置の第１の実施の形
態による命令マッパ及び命令デコーダの構成例を示すブ
ロック図である。

【図１２】 本発明のデータ処理装置により実行される
プログラムの一例として、配列Ａ及び配列Ｂの各要素相
互の積の合計を求めるフォートラン言語によるソースプ
ログラムを示す模式図である。

【図１３】 図１２に示されているソースプログラムを
アセンブラ言語に翻訳したアセンブラプログラムを示す
模式図である。

【図１４】 図１２に示されているソースプログラムの
ループを展開してソースプログラムの４回のループが１
回のループになるように翻訳したアセンブラプログラム
を示す模式図である。

【図１５】 本発明のデータ処理装置により実行される
プログラムの一例として、配列Ｘの各要素を調べ、その
値が一定値(XLIMIT)より大きい要素の数をカウントする
ソースプログラムを示す模式図である。

【図１６】 図１５に示されているソースプログラムを
アセンブラ言語に翻訳したアセンブラプログラムを示す
模式図である。

【図１７】 本発明のデータ処理装置により実行される
プログラムの一例として、ポインタ操作を行なうＣ言語
によるソースプログラムを示す模式図である。

【図１８】 図１７に示されているソースプログラムを
アセンブラ言語に翻訳したアセンブラプログラムを示す
模式図である。

【図１９】 本発明のデータ処理装置により実行される
プログラムの一例として、条件文 (if文) が入れ子にな
っているＣ言語によるソースプログラムを示す模式図で
ある。

【図２０】 図１９に示されているソースプログラムを
アセンブラ言語に翻訳したアセンブラプログラムを示す
模式図である。

【図２１】 本発明のデータ処理装置の第２の実施の形
態による命令フォーマットを示す模式図である。

【図２２】 図２１に示されているフォーマットフィー
ルドの値とその意味を示す模式図である。

【図２３】 本発明のデータ処理装置の第２の実施の形
態による全体の構成例を示すブロック図である。

【図２４】 本発明のデータ処理装置の第２の実施の形
態による命令マッパ及び命令デコーダの構成例を示すブ
ロック図である。

【図２５】 本発明のデータ処理装置の第３の実施の形
態による命令フォーマットを示す模式図である。

【図２６】 図２５に示されているフォーマットフィー
ルドの値とその意味を示す模式図である。

【図２７】 本発明のデータ処理装置の第３の実施の形
態による命令マッパ及び命令デコーダの構成例を示すブ
ロック図である。

【符号の説明】

１ 短型フォーマット、２ 長型フォーマット、10 フ
ォーマットフィールド、11, 12, 13, 14, 15 演算フィ
ールド、101 命令マッパ、102 命令デコーダ、103
制御回路、104 演算部、401 短型フォーマット、
402 長型フォーマット、410 フォーマットフィール
ド、411, 412, 413 演算フィールド、501 短型フォ
ーマット、502 長型フォーマット、505, 506 フォー
マットフィールド、511, 512, 513 演算フィールド。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 実行すべき演算の種類を指定する少なく
   とも１個の演算フィールドと、前記演算フィールドの個
   数を指定するフォーマットフィールドとからなる命令コ
   ードをデコードして制御信号を出力する命令デコーダ
   と、 前記命令デコーダに接続しており、前記命令デコーダが
   出力する制御信号に従って命令を実行する複数の演算手
   段とを備え、 第１の個数の演算フィールドを含む第１の命令コードを
   前記命令デコーダがデコードした場合に、前記命令デコ
   ーダは第１の制御信号を出力し、前記複数の演算手段は
   前記第１の制御信号に従って前記第１の個数の演算を実
   行し、 前記第１の個数とは異なる第２の個数の演算フィールド
   を含み、前記第１の命令コードと同一コード長の第２の
   命令コードを前記命令デコーダがデコードした場合に、
   前記命令デコーダは前記第１の制御信号とは異なる第２
   の制御信号を出力し、前記複数の演算手段は前記第２の
   制御信号に従って前記第２の個数の演算を実行すべくな
   してあることを特徴とするデータ処理装置。
2. 【請求項２】 命令コードをデコードする命令デコーダ
   と、 前記命令デコーダに接続しており、前記命令デコーダの
   デコード結果に従って制御信号を出力する制御部と、 前記制御部に接続しており、前記制御部が出力する制御
   信号に従って命令を実行する第１の演算手段及び第２の
   演算手段とを備え、 実行すべき演算の種類を指定する少なくとも第１及び第
   ２の演算フィールドと、演算フィールドの個数と演算フ
   ィールドが指定する演算の実行順序とを指定するフォー
   マットフィールドとからなる命令コードを前記命令デコ
   ーダがデコードした場合に、 前記制御部は前記フォーマットフィールドが指定する演
   算の実行順序と、前記第１及び第２の演算フィールドが
   指定する演算の種類とに従って第１の制御信号と第２の
   制御信号とを出力し、 前記第１の演算手段は前記第１の制御信号に従って第１
   の演算を実行し、 前記第２の演算手段は前記第２の制御信号に従って第２
   の演算を実行すべくなしてあることを特徴とするデータ
   処理装置。
3. 【請求項３】 前記第１の演算フィールドが指定する第
   １の演算と、前記第２の演算フィールドが指定する第２
   の演算とを逐次実行することを前記フォーマットフィー
   ルドにより指定された第１の命令コードを前記命令デコ
   ーダがデコードした場合に、 前記命令デコーダは第１のデコード結果を出力し、前記
   制御部が前記第１のデコード結果に従って第１の時刻に
   第１の制御信号を、その後の第２の時刻に第２の制御信
   号を出力することにより、前記第１の演算手段が前記第
   １の制御信号に従って前記第１の演算を実行し、その後
   に前記第２の演算手段が前記第２の制御信号に従って前
   記第２の演算を実行し、 前記第１の演算フィールドが指定する第３の演算と、前
   記第２の演算フィールドが指定する第４の演算とを同時
   実行することを前記フォーマットフィールドにより指定
   された第２の命令コードを前記命令デコーダがデコード
   した場合に、 前記命令デコーダは第２のデコード結果を出力し、前記
   制御部が前記第２のデコード結果に従って第３の制御信
   号と第４の制御信号とを同時に出力することにより、前
   記第１の演算手段と前記第２の演算手段とが同時に前記
   第３の制御信号及び前記第４の制御信号に従って前記第
   ３の演算及び前記第４の演算をそれぞれ実行すべくなし
   てあることを特徴とする特許請求項２に記載のデータ処
   理装置。
4. 【請求項４】 命令コードの所定のフィールドをデコー
   ドして制御信号を出力する第１のデコーダと、 前記第１のデコーダに接続しており、前記第１のデコー
   ダが出力する制御信号に従って動作する第１の演算実行
   部と、 前記所定のフィールドをデコードして制御信号を出力す
   る第２のデコーダと、 前記第２のデコーダに接続しており、前記第２のデコー
   ダが出力する制御信号に従って動作する第２の演算実行
   部とを備え、 第１の種類の演算が前記所定のフィールドにより指定さ
   れている第１の命令コードがデコードされた場合に、 前記第１及び第２のデコーダが同時に前記所定のフィー
   ルドをデコードし、前記第１のデコーダは第１の制御信
   号を、前記第２のデコーダは前記第１の制御信号とは異
   なる第２の制御信号をそれぞれ出力し、 前記第１の演算実行部は前記第１の制御信号に従って第
   １の演算を実行し、前記第２の演算実行部は前記第２の
   制御信号に従って演算を実行せず、 第２の種類の演算が前記所定のフィールドにより指定さ
   れている第２の命令コードがデコードされた場合に、 前記第１及び第２のデコーダが同時に前記所定のフィー
   ルドをデコードし、前記第１のデコーダは第３の制御信
   号を、前記第２のデコーダは前記第３の制御信号とは異
   なる第４の制御信号をそれぞれ出力し、 前記第１の演算実行部は前記第３の制御信号に従って演
   算を実行せず、前記第２の演算実行部は前記第４の制御
   信号に従って第２の演算を実行すべくなしてあることを
   特徴とするデータ処理装置。
5. 【請求項５】 命令コードの第１の演算フィールドをデ
   コードして第１の制御信号を出力する第１のデコーダ
   と、 前記第１の演算フィールドとは異なる第２の演算フィー
   ルドをデコードして第２の制御信号を出力する第２のデ
   コーダと、 前記第１のデコーダと前記第２のデコーダとに接続して
   おり、前記第１の制御信号と前記第２の制御信号との双
   方を入力していずれか一方を選択的に出力する出力処理
   部と、 前記出力処理部に接続しており、前記出力処理部が出力
   した制御信号に従って動作する演算実行部とを備え、 前記第１の演算フィールドにより第１の演算が、前記第
   ２の演算フィールドにより第２の演算がそれぞれ指定さ
   れている第１の命令コードがデコードされた場合に、 前記第１のデコーダが前記第１の演算フィールドを、前
   記第２のデコーダが前記第２の演算フィールドを同時に
   デコードし、前記第１のデコーダが第１の制御信号を、
   前記第２のデコーダが第２の制御信号をそれぞれ出力し
   て前記出力処理部が前記第１の制御信号を選択的に前記
   演算実行部へ出力することにより、 また、前記第１の演算フィールドにより第３の演算が、
   前記第２の演算フィールドにより前記第１の演算がそれ
   ぞれ指定されている第２の命令コードがデコードされた
   場合に、 前記第１のデコーダが前記第１の演算フィールドを、前
   記第２のデコーダが前記第２の演算フィールドを同時に
   デコードし、前記第１のデコーダが第３の制御信号を、
   前記第２のデコーダが第４の制御信号をそれぞれ出力し
   て前記出力処理部が前記第４の制御信号を選択的に前記
   演算実行部へ出力することにより、 前記第１の演算が前記第１の演算フィールドまたは前記
   第２の演算フィールドのいずれで指定されている場合に
   おいても、前記演算実行部が前記第１の演算を実行すべ
   くなしてあることを特徴とするデータ処理装置。