JPH1049368A - 条件実行命令を有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 命令フォーマット中の実行条件フィールドの
ビット数が多い。 【解決手段】 命令における実行条件フィールドは、命
令を実行することを示す汎用フラグの条件がエンコード
された値を有する。命令デコードユニット２は、実行条
件フィールド１０５の値をデコードする実行条件デコー
ド部４０１と、実行条件デコード部４０１のデコード結
果と汎用フラグによる条件とが合致しているか否か判定
し、合致していた場合に命令を実行することに決定する
実行条件判定部４０２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、命令の一部に含
まれる実行条件フィールドを用いて命令の実行を制御す
る条件実行命令を有するマイクロプロセッサに関するも
のである。

【０００２】

【従来の技術】マイクロプロセッサにおけるパイプライ
ン実行の分岐のペナルティを低減してマイクロプロセッ
サの性能を向上させるために、条件実行や投機実行など
の手法がある。図１６は例えばＶＬＳＩテクノロジー社
の「ＡＲＭ（ACORN RISC MACHINE）ファミリーデータマ
ニュアル（１９９０年）」、２−２９頁に示された従来
のＲＩＳＣマイクロプロセッサの命令フォーマットの一
例を示す説明図である。図に示すように、このマイクロ
プロセッサにおける条件実行命令は、４ビットの実行条
件フィールドを有する。マイクロプロセッサのネガテイ
ブフラグ（Ｎ）、ゼロフラグ（Ｚ）、キャリーフラグ
（Ｃ）およびオーバフローフラグ（Ｖ）の各状態と実行
条件フィールドの一致／不一致に応じて、命令が実行さ
れるか否か決定される。

【０００３】しかし、条件実行の判定に用いられる各フ
ラグは、特定の命令によってのみ設定される専用フラグ
である。そのために、このようなマイクロプロセッサに
おいては、条件実行の範囲が制限される。

【０００４】図１７は特開平７−１８２１６５号公報に
示された従来の他のマイクロプロセッサの命令フォーマ
ット３００を示す説明図である。図において、３０１は
実行条件が設定される実行条件フィールド、３０２は操
作部分である演算フィールドである。実行条件フィール
ド３０１において、３０３，３０４はマイクロプロセッ
サの内部のフラグ＃０に関連するＣv0ビット、Ｃd0ビッ
ト、３０５，３０６はマイクロプロセッサの内部のフラ
グ＃１に関連するＣv1ビット、Ｃd1ビット、３０７，３
０８はマイクロプロセッサの内部のフラグ＃２に関連す
るＣv2ビット、Ｃd2ビットである。

【０００５】図１８はＣv ビットおよびＣd ビットとそ
れらが表す意味との関係を示す説明図である。図１８に
おいて、Ｃv ビットは、Ｃv0ビット３０３、Ｃv1ビット
３０５およびＣv2ビット３０７を代表している。Ｃd ビ
ットは、Ｃd0ビット３０４、Ｃd1ビット３０６およびＣ
d2ビット３０８を代表している。図１８に示すように、
実行条件フィールド３０１におけるＣv0ビット３０３お
よびＣd0ビット３０４がともに「１」に設定されている
場合には、フラグ＃０が真の状態にあるときに命令が実
行されうる条件が成立する。Ｃv0ビット３０３が「１」
に設定されていてＣd0ビット３０４が「０」に設定され
ている場合には、フラグ＃０が偽の状態にあるときに命
令が実行されうる条件が成立する。Ｃv0ビット３０３が
「０」に設定されている場合には、フラグ＃０の状態が
いずれであっても命令が実行されうる条件が成立する。

【０００６】Ｃv1ビット３０５およびＣd1ビット３０６
とフラグ＃１とについても、図１８に示された関係によ
って、命令が実行されうる条件が成立しているかどうか
判断される。Ｃv2ビット３０７およびＣd2ビット３０８
とフラグ＃２とについても、図１８に示された関係によ
って、命令が実行されうる条件が成立しているかどうか
判断される。なお、Ｃv ビットの値に応じて、真または
偽の判断がなされるのか、それとも判断がなされないか
が決まるので、Ｃv ビットは、条件の有効性を判断する
ためのビットである。また、Ｃd ビットの値に応じて、
真であるか偽であるかの判断がなされるので、Ｃd ビッ
トは、値が判断されるビットである。

【０００７】次に動作について説明する。マイクロプロ
セッサは、命令フォーマット３００における実行条件フ
ィールド３０１の設定状態に応じて、演算フィールド３
０２が示す命令を実行するかどうか制御する。例えば、
実行条件フィールド３０１の設定値が「１１１１１１」
であった場合には、マイクロプロセッサは、フラグ＃
０，＃１，＃２が全て真であったときに、演算フィール
ド３０２が示す命令を実行する。

【０００８】フラグ＃０，＃１，＃２がそれぞれ１ビッ
トで表されているときには、例えば、真は「１」に対応
し、偽は「０」に対応する。特開平７−１８２１６５号
公報に示されたマイクロプロセッサでは、フラグ＃０，
＃１，＃２をそれぞれ２ビットで表し、真、偽および未
定の３状態を表現する。例えば、フラグ＃０，＃１，＃
２中に状態が未定のものがあった場合には、その他の条
件が成立していれば、演算フィールド３０２が示す命令
が実行される。そして、実行結果が、一般のレジスタフ
ァイルとは異なるシャドウレジスタファイルに書き込ま
れる。全ての条件が成立した場合には、その時点で、シ
ャドウレジスタファイルの内容がレジスタファイルに書
き込まれる。このようにして、投機実行が実現されてい
る。また、特開平７−１８２１６５号公報には、条件数
を増やすために、フラグ数がｍ個（ｍ＞３）の場合も示
されている。

【０００９】

【発明が解決しようとする課題】従来の条件実行命令を
有するマイクロプロセッサは以上のように構成されてい
るので、条件実行の範囲は拡大されるものの、例えば３
つのフラグに対して６ビットの実行条件フィールド３０
１が必要とされる。よって、命令フォーマット３００中
の実行条件フィールド３０１のビット数が多いという課
題があった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、条件数に対する実行条件フィール
ドのビット数を低減できる条件実行命令を有するマイク
ロプロセッサを得ることを目的とする。なお、特開平２
−２２８７３号公報には、分岐命令やジャンプ命令を行
うか否か判断するための条件のエンコード値がレジスタ
に設定され、分岐命令やジャンプ命令を行うか否か判断
するための値としてデコード値がレジスタから出力され
るものが開示されている。しかし、特開平２−２２８７
３号公報には、命令中の実行条件フィールドの構成に関
して何等言及されていない。

【００１１】

【課題を解決するための手段】請求項１記載の発明に係
る条件実行命令を有するマイクロプロセッサは、命令に
おける実行条件フィールドが、命令を実行することを示
す汎用フラグの条件がエンコードされた値を有するもの
であり、命令デコーダが、実行条件フィールドの値をデ
コードする実行条件デコード部と、実行条件デコード部
のデコード結果と汎用フラグによる条件とが合致してい
るか否か判定し合致していた場合に命令を実行すること
に決定する実行条件判定部とを備えたものである。

【００１２】請求項２記載の発明に係る条件実行命令を
有するマイクロプロセッサは、実行条件フィールドが、
条件実行の判定に用いられる汎用フラグの全ての組み合
わせを表現するビット数よりも少ないビット長を有し、
実行条件デコード部が、そのようなビット長のエンコー
ド値をデコードする構成になっているものである。

【００１３】請求項３記載の発明に係る条件実行命令を
有するマイクロプロセッサは、実行条件フィールドが、
命令を実行することを示す汎用フラグの条件が設定され
た汎用レジスタ中のレジスタを指定する値を有するもの
であり、命令デコーダが、実行条件フィールドで指定さ
れたレジスタを参照するレジスタ参照部と、レジスタ参
照部が参照したレジスタに設定されている条件と汎用フ
ラグによる条件とが合致しているか否か判定し合致して
いた場合に命令を実行することに決定する実行条件判定
部とを備えたものである。

【００１４】請求項４記載の発明に係る条件実行命令を
有するマイクロプロセッサは、命令実行部が、複数の演
算回路を有し、命令デコーダが、実行条件フィールド、
命令選択条件フィールドおよび複数の演算フィールドを
含む命令をデコードする構成であって、さらに、命令選
択条件フィールドの設定値に応じて複数の演算フィール
ドによる操作を行うか否か定める実行制御部を有する構
成になっているものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の一形態によるマ
イクロプロセッサの構成を示すブロック図である。この
マイクロプロセッサは、３２ビットの内部データバスを
有する３２ビットマイクロプロセッサである。図におい
て、２は命令ＲＡＭ６から６４ビット幅のＩＤバスを介
して入力した命令コードをデコードする処理を行う命令
デコードユニット（命令デコーダ）、３はアドレス計算
を行うメモリユニット（命令実行部）、４は論理演算や
シフト演算を行う整数演算ユニット（命令実行部）、５
は３２ビット×６４ワードの汎用レジスタ、７はデータ
が格納されるデータＲＡＭである。

【００１６】命令デコードユニット２において、８，９
はそれぞれ命令コードをデコードするデコーダ、１０は
プロセッサの状態を示すプロセッサ状態語（Processor
Status Word ；以下、プロセッサ状態語をＰＳＷとい
う）である。命令デコードユニット２は、さらに、デコ
ーダ８のデコード結果とＰＳＷ１０の内容にもとづいて
制御信号１１を作成し、それをメモリユニット３に与え
る。また、命令デコードユニット２は、デコーダ９のデ
コード結果とＰＳＷ１０の内容にもとづいて制御信号１
２を作成し、それを整数演算ユニット４に与える。

【００１７】メモリユニット３において、１３はジャン
プや分岐を含まない命令を実行するとＰＣ（プログラム
カウンタ）値に８を加えて次に実行する命令に対するＰ
Ｃ値を算出するとともに、ジャンプや分岐を含む命令の
実行時に分岐変位をＰＣ値に加算したり、演算で指定さ
れたアドレッシングモードに応じた計算を行ってジャン
プ先の命令に対するＰＣ値を計算するＰＣ制御部であ
る。また、ＰＣ制御部１３は、計算したＰＣ値を３２ビ
ット幅のＩＡバスを介して命令ＲＡＭ６に送り、命令Ｒ
ＡＭ６から命令コードを出力させる。１４はオペランド
となるデータのアクセスを制御するメモリ制御部であ
る。メモリ制御部１４は、３２ビット幅のＤＡバスを介
してアドレスデータをデータＲＡＭ７に転送し命令実行
に必要なデータを６４ビット幅のＤＤバスを介してアク
セスする。１５は汎用レジスタ５から３２ビット幅のＳ
１バス、Ｓ２バス、Ｓ３バスを介して転送された最大３
ワードのデータを用いて算術論理演算を行い演算結果を
３２ビット幅のＤ１バスを介して汎用レジスタ５に転送
するＡＬＵ、１６は汎用レジスタ５からＳ１バス、Ｓ２
バス、Ｓ３バスを介して転送されたデータを用いてシフ
ト演算を行い演算結果をＤ１バスを介して汎用レジスタ
５に転送するシフタである。

【００１８】メモリユニット３に対して、Ｓ１バス、Ｓ
２バス、Ｓ３バス、Ｓ４バスを介して、３２ビット長の
データを一時に４ワード転送することが可能である。従
って、例えば、第１のレジスタの内容と第２のレジスタ
の内容との和でアドレッシングされるメモリの領域に第
３のレジスタの内容をストアするとともに、第３のレジ
スタの内容をストアしたアドレスに所定値を加算して得
られる値でアドレッシングされるメモリの領域に第４の
レジスタの内容をストアする２ワードストア命令を実現
することができる。また、メモリユニット３は、Ｄ１バ
スおよびＤ２バスを介して、メモリユニット３内での２
ワードの演算結果またはデータＲＡＭ７から転送された
２ワードのデータを汎用レジスタ５に転送することがで
きる。

【００１９】整数演算ユニット４において、１７は汎用
レジスタ５から３２ビット幅のＳ４バス、Ｓ５バス、Ｓ
６バスを介して転送された最大３ワードのデータを用い
て乗算を行い演算結果を３２ビット幅のＤ２バス、Ｄ３
バスを介して汎用レジスタ５に転送する乗算器、１８は
乗算の結果を累積加算または累積減算して保持するアキ
ュムレータである。アキュムレータとして、６４ビット
のものが２本ある。１９は汎用レジスタ５からＳ４バ
ス、Ｓ５バス、Ｓ６バスを介して転送された最大３ワー
ドのデータを用いて算術論理演算を行い演算結果をＤ２
バス、Ｄ３バスを介して汎用レジスタ５に転送するＡＬ
Ｕ、２０は汎用レジスタ５からＳ４バス、Ｓ５バス、Ｓ
６バスを介して転送されたデータを用いてシフト演算を
行い演算結果をＤ２バス、Ｄ３バスを介して汎用レジス
タ５に転送するシフタである。

【００２０】このマイクロプロセッサでは、汎用レジス
タ５から、最大６種類のレジスタ値を読み出すことが可
能であって、読み出されたデータは、それぞれ、Ｓ１バ
ス、Ｓ２バス、Ｓ３バス、Ｓ４バス、Ｓ５バス、Ｓ６バ
スに出力される。また、汎用レジスタ５には、Ｄ１バ
ス、Ｄ２バス、Ｄ３バスを介して最大３種類のレジスタ
値を同時に書き込むことが可能である。

【００２１】図２はこのマイクロプロセッサの命令フォ
ーマットを示す説明図である。命令フォーマットとし
て、（ａ）に示すような１つの命令コードで２つの演算
（operation）を指示する２演算命令のフォーマット１
０１と、（ｂ）に示すような１つの命令コードで１つの
演算を指示する１演算命令のフォーマット１０２とがあ
る。２演算命令のフォーマット１０１には、フィールド
１０３およびフィールド１０４からなるフォーマットフ
ィールドと、２つの演算フィールド１０６，１０７と、
各演算フィールド１０６，１０７に付属する各実行条件
フィールド１０５とがある。１演算命令のフォーマット
１０２には、フィールド１０３およびフィールド１０４
からなるフォーマットフィールドと、フィールド１０
８，１０９，１１０からなる演算フィールドと、演算フ
ィールドに付属する実行条件フィールド１０５とがあ
る。

【００２２】フォーマットフィールドは、以下のような
意味を示す。 コード：フォーマット 実行の順番 operation_０ operation_１ ＦＭ＝００：２命令 第１ 第１ ０１：２命令 第１ 第２ １０：２命令 第２ 第１ １１：１命令 第１ …… ここで、ＦＭは、フィールド１０３およびフィールド１
０４からなる２ビットの値である。

【００２３】ＦＭ＝００の場合、この命令は２演算命令
であることを示す。そして、演算フィールド１０６で指
示されたoperation_０の演算と演算フィールド１０７で
指示されたoperation_１の演算とが、デコード直後のク
ロックサイクルで並列に実行される。operation_０の演
算はメモリユニット３で実行され、operation_１の演算
は整数演算ユニット４で実行される。ＦＭ＝０１の場
合、この命令は２演算命令であることを示す。そして、
operation_０の演算が、デコード直後のクロックサイク
ルで実行され、operation_１の演算が、operation_０の
演算に対して、１クロックサイクル遅れて実行される。
ＦＭ＝１０の場合、この命令は２演算命令であることを
示す。そして、operation_１の演算が、デコード直後の
クロックサイクルで実行され、operation_０の演算が、
operation_１の演算に対して、１クロックサイクル遅れ
て実行される。ＦＭ＝１１の場合、この命令は１演算命
令であることを示す。そして、フィールド１０８，１０
９，１１０からなる演算フィールドで指示された１つの
演算がデコード直後のクロックサイクルで実行される。

【００２４】実行条件フィールド１０５は、以下のよう
な意味を持つ。

【００２５】実行条件フィールド１０５は、マイクロプ
ロセッサの実行コントロールフラグＦ０，Ｆ１の値に応
じて、演算フィールド１０６，１０７のoperation_０の
演算やoperation_１の演算、およびフィールド１０８，
１０９，１１０で構成される演算フィールドの演算が有
効であるか無効であるか定める。実行コントロールフラ
グＦ０，Ｆ１については後で説明する。演算が有効であ
るとは、演算結果がレジスタ、メモリおよびフラグに反
映され、その演算による動作の結果が残ることを意味す
る。演算が無効であるとは、演算結果がレジスタ、メモ
リおよびフラグに反映されず、あたかも無効演算（ＮＯ
Ｐ）が実行されたかのような動作の結果が残ることを意
味する。

【００２６】実行条件フィールド１０５の値ＣＣ＝００
０のときには、実行コントロールフラグＦ０，Ｆ１の値
にかかわらず常に演算は有効である。ＣＣ＝００１のと
きには、実行コントロールフラグＦ０＝真のときにのみ
演算は有効である。実行コントロールフラグＦ１の状態
はいずれでもよい。ＣＣ＝０１０のときには、実行コン
トロールフラグＦ０＝偽のときにのみ演算は有効であ
る。実行コントロールフラグＦ１の状態はいずれでもよ
い。ＣＣ＝０１１のときには、実行コントロールフラグ
Ｆ１＝真のときにのみ演算は有効である。実行コントロ
ールフラグＦ０の状態はいずれでもよい。ＣＣ＝１００
のときには、実行コントロールフラグＦ１＝偽のときに
のみ演算は有効である。実行コントロールフラグＦ０の
状態はいずれでもよい。ＣＣ＝１０１のときには、実行
コントロールフラグＦ０＝真かつＦ１＝真のときにのみ
演算は有効である。ＣＣ＝１１０のときには、実行コン
トロールフラグＦ０＝真かつＦ１＝偽のときにのみ演算
は有効である。ＣＣ＝１１１のときの動作は未定義であ
り、ユーザは、ＣＣ＝１１１となる命令を用いることは
できない。

【００２７】図３は演算フィールドの詳細な内容を示す
説明図である。フォーマット１１１〜１１７は、それぞ
れ２８ビットで表現される短型の演算フィールド１０６
または演算フィールド１０７によるものである。フォー
マット１１８，１１９は、フィールド１０８，１０９，
１１０で構成される長型の演算フィールドによるもので
ある。

【００２８】フォーマット１１１（Ｓｈｏｒｔ＿Ｍ）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定する２つのフィールド１２１，１２２、レジス
タ番号または６ビット長の即値を指定するフィールド１
２３、およびフィールド１２３がレジスタ番号を示すの
か即値を示すのかを指定するフィールド１２４で構成さ
れる。図３に示すように、フィールド１２４の値Ｘが
「００」、「０１」または「１１」であるときにはフィ
ールド１２３がレジスタ番号を示していることを示し、
「１０」であるときには即値を示していることを示す。
このフォーマット１１１は、レジスタ間接アドレッシン
グのメモリアクセス演算に用いられる。

【００２９】フォーマット１１２（Ｓｈｏｒｔ＿Ａ）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定する２つのフィールド１２１，１２２、レジス
タ番号または６ビット長の即値を指定するフィールド１
２３、およびフィールド１２３がレジスタ番号を示すの
か即値を示すのかを指定するフィールド１２５で構成さ
れる。図３に示すように、フィールド１２５の値Ｘ’が
「０」であるときにはフィールド１２３がレジスタ番号
を示していることを示し、「１」であるときには即値を
示していることを示す。このフォーマット１１２は、算
術演算、論理演算、シフト演算およびビット演算に用い
られる。

【００３０】フォーマット１１３（Ｓｈｏｒｔ＿Ｂ１）
は、演算内容を指定するフィールド１２０およびレジス
タ番号を指定するフィールド１２６で構成される。この
フォーマット１１３は、レジスタ指定によるジャンプ命
令および分岐命令に用いられる。フォーマット１１４
（Ｓｈｏｒｔ＿Ｂ２）は、演算内容を指定するフィール
ド１２０および１８ビット長のディスプレイスメントの
フィールド１２７で構成される。このフォーマット１１
４は、ジャンプ命令および分岐命令に用いられる。

【００３１】フォーマット１１５（Ｓｈｏｒｔ＿Ｂ３）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９、およびゼロ判定にもとづい
てフィールド１２１にもとづく条件ジャンプまたは条件
分岐を行うか否か指定するフィールド１３０で構成され
る。このフォーマット１１５は、条件ジャンプ命令およ
び条件分岐命令に使用される。

【００３２】フォーマット１１６（Ｓｈｏｒｔ＿Ｄ１）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９で構成される。このフォーマ
ット１１６は、条件ジャンプ命令、条件分岐命令および
リピート命令に使用される。フォーマット１１７（Ｓｈ
ｏｒｔ＿Ｄ２）は、演算内容を指定するフィールド１２
０、レジスタ番号または１２ビット長の即値を指定する
フィールド１２８、フィールド１２８がレジスタ番号を
示すのか即値を示すのかを指定するフィールド１２９、
遅延命令（ディレイド命令）に関するフィールド１３１
で構成される。このフォーマット１１７は、ディレイド
ジャンプ命令、ディレイド分岐命令およびリピート命令
に使用される。

【００３３】フォーマット１１８（Ｌｏｎｇ１）は、演
算内容を指定するフィールド１２０、レジスタ番号を指
定する２つのフィールド１２１，１２２、３２ビット長
の即値を指定するフィールド１３２で構成される。この
フォーマット１１８は、複雑な算術演算、大きな即値を
用いる算術演算、大きなディスプレイスメント付きレジ
スタ間接アドレッシングのメモリアクセス演算、大きな
変位の分岐演算および絶対番地へのジャンプ命令などに
使用される。フォーマット１１９（Ｌｏｎｇ２）は、演
算内容を指定するフィールド１２０、レジスタ番号を指
定する２つのフィールド１２１，１２２、３２ビット長
の即値を指定するフィールド１３２、およびゼロ判定に
もとづいてフィールド１３２にもとづく条件ジャンプま
たは条件分岐を行うか否か指定するフィールド１３３で
構成される。このフォーマット１１９は、大きな分岐変
位を持つ条件ジャンプや条件分岐命令に使用される。

【００３４】図４はマイクロプロセッサのレジスタ構成
を示す説明図である。このマイクロプロセッサは、図４
（ａ）に示すような６４本の３２ビット長の汎用レジス
タ５、図４（ｂ）に示すような１２本の制御レジスタ１
５０、および図４（ｃ）に示すような２本のアキュムレ
ータ１８を持つ。Ｒ０の汎用レジスタ１４０の内容は常
に０であり、そこへの書き込みは無視される。Ｒ６２の
汎用レジスタは、サブルーチンからの戻り先アドレスが
設定されるリンクレジスタである。Ｒ６３の汎用レジス
タは、スタックポインタであり、ＰＳＷ１０のＳＭフィ
ールドの値に応じてユーザスタックポインタ（ＳＰＵ）
または割り込みスタックポインタ（ＳＰＩ）として動作
する。制御レジスタ１５０には、プログラムカウンタ１
５１、ＰＳＷ１０、および各種の専用レジスタが含まれ
る。図３に示すフォーマット１１２による演算では、６
４本の汎用レジスタ５のそれぞれを上位１６ビットと下
位１６ビットとに分けてアクセスできる。また、２本の
アキュムレータ１８を、上位３２ビットと下位３２ビッ
トとに分けて別々にアクセスできる。

【００３５】図５はＰＳＷ１０の詳細内容を示す説明図
である。ＰＳＷ１０の上位１６ビットには、スタックポ
インタを切り替えるためのＳＭフィールド１７１、セル
フデバッグトラップ（ＳＤＢＴ）の検出を示すＥＡフィ
ールド１７２、ＳＤＢＴの許可を指定するＤＢフィール
ド１７３、割り込み許可を指定するＩＥフィールド１７
４、リピート動作の許可を指定するＲＰフィールド１７
５、モジュロアドレッシングの許可を指定するＭＤフィ
ールド１７６がある。下位１６ビットはフラグフィール
ド１８０である。フラグフィールド１８０には８個のフ
ラグがあり、その中のＦ０フラグ１８１およびＦ１フラ
グ１８２は演算の有効／無効を指定する。各フラグの値
は比較演算や算術演算の結果に応じて変化する。また、
フラグ初期化演算で初期化したり、フラグ値書き込み演
算で任意の値をフラグフィールド１８０に書き込むこと
によって変化する。フラグフィールド１８０の内容は、
フラグ値読み出し演算によって読み出される。

【００３６】各フラグは、以下のような意味を有する。 ＳＭ＝０ ：スタックモード０→ＳＰＩを使用 ＳＭ＝１ ：スタックモード１→ＳＰＵを使用 ＥＡ＝０ ：ＳＤＢＴを未検出 ＥＡ＝１ ：ＳＤＢＴを検出 ＤＢ＝０ ：ＳＤＢＴを非許可 ＤＢ＝１ ：ＳＤＢＴを許可 ＩＥ＝０ ：割り込み非許可 ＩＥ＝１ ：割り込み許可 ＲＰ＝０ ：リピートブロック無効 ＲＰ＝１ ：リピートブロック有効 ＭＤ＝０ ：モジュロアドレッシング無効 ＭＤ＝１ ：モジュロアドレッシング有効 Ｆ０ ：汎用フラグ（実行コントロールフラグ） Ｆ１ ：汎用フラグ（実行コントロールフラグ） Ｆ２ ：汎用フラグ Ｆ３ ：汎用フラグ Ｆ４（Ｓ） ：飽和演算フラグ Ｆ５（Ｖ） ：オーバーフローフラグ Ｆ６（ＶＡ）：累積オーバーフローフラグ Ｆ７（Ｃ） ：キャリー／ボローフラグ

【００３７】以下、このマイクロプロセッサの命令一覧
を示す。 Ａ．マイクロプロセッサ機能に関する命令 Ａ−１．ロード／ストア命令 ＬＤＢ ：Load one byte to a register with sign extension ［１バイトロード（符号拡張あり）］ ＬＤＢＵ ：Load one byte to a register with zero extension ［１バイトロード（ゼロ拡張あり）］ ＬＤＨ ：Load one half-word to a register with sign extension ［１ハーフワードロード（符号拡張あり）］ ＬＤＨＨ ：Load one half-word to a register high ［１ハーフワードロード（レジスタ上位へ）］ ＬＤＨＵ ：Load one half-word to a register with zero extension ［１ハーフワードロード（ゼロ拡張あり）］ ＬＤＷ ：Load one word to a register ［１ワードロード］ ＬＤ２Ｗ ：Load two words to registers ［２ワードロード］ ＬＤ４ＢＨ ：Load four bytes to four half-words in two registers with sign extension ［４バイトロード（２レジスタへ、符号拡張あり）］ ＬＤ４ＢＨＵ ：Load four bytes to four half-words in two registers with zero extension ［４バイトロード（２レジスタへ、ゼロ拡張あり）］ ＬＤ２Ｈ ：Load two half-words to two words in two registers with sign extension ［２ハーフワードロード（２レジスタへ、符号拡張あり）］ ＳＴＢ ：Store one byte from a register ［１バイトストア］ ＳＴＨ ：Store one half-word from a register ［１ハーフワードストア］ ＳＴＨＨ ：Store one half-word from a register high ［１ハーフワードストア（レジスタ上位から）］ ＳＴＷ ：Store one word from a register ［１ワードストア］ ＳＴ２Ｗ ：Store two words from registers ［２ワードストア］ ＳＴ４ＨＢ ：Store four bytes from four half-words from two registrers ［４バイトストア（２レジスタの４ハーフワードから）］ ＳＴ２Ｈ ：Store two half-words from two registrers ［２ハーフワードストア（２レジスタから）］ ＭＯＤＤＥＣ ：Decrement a register value by a 5-bits immediate value ［即値５ビットのデクリメント］ ＭＯＤＩＮＣ ：Increment a register value by a 5-bits immediate value ［即値５ビットのインクリメント］

【００３８】 Ａ−２．転送命令 ＭＶＦＳＹＳ ：Move a control register to a general purpose register ［制御レジスタから汎用レジスタへ］ ＭＶＴＳＹＳ ：Move a general purpose register to a control register ［汎用レジスタから制御レジスタへ］ ＭＶＦＡＣＣ ：Move a word from an accumulator ［アキュムレータからの１ワード転送］ ＭＶＴＡＣＣ ：Move two general purpose registers to an accumulator ［２汎用レジスタ内容のアキュムレータへの転送］

【００３９】 Ａ−３．比較命令 ＣＭＰｃｃ ：Compare ［比較］ ｃｃ＝ＥＱ（等しい），ＮＥ（不等），ＧＴ（より大）， ＧＥ（以上），ＬＴ（未満），ＬＥ（以下）， ＰＳ（ともに正），ＮＧ（ともに負） ＣＭＰＵｃｃ ：Compare unsigned［比較（符号なし）］ ｃｃ＝ＧＴ，ＧＥ，ＬＴ，ＬＥ

【００４０】Ａ−４．最大値／最小値命令 reserved［予約済］

【００４１】 Ａ−５．算術演算命令 ＡＢＳ ：Absolute［絶対値をとる］ ＡＤＤ ：Add ［加算］ ＡＤＤＣ ：Add with carry［加算（キャリー付き）］ ＡＤＤＨｐｐｐ：Add half-word ［ハーフワード加算］ ｐｐｐ＝ＬＬＬ（レジスタ下位、レジスタ下位、レジスタ下 位），ＬＬＨ（レジスタ下位、レジスタ下位、レジ スタ上位），ＬＨＬ，ＬＨＨ，ＨＬＬ，ＨＬＨ，Ｈ ＨＬ，ＨＨＨ ＡＤＤＳ ：Add register Rb with the sign of the third operand ［レジスタＲｂに符号を付ける］ ＡＤＤＳ２Ｈ ：Add sign to two half-words ［２ハーフワードに符号を付ける］ ＡＤＤ２Ｈ ：Add two pairs of half-words ［２ハーフワード同士の加算］ ＡＶＧ ：Average with rounding towards positive infinity ［平均をとる］ ＡＶＧ２Ｈ ：Average two pairs of half-words rounding towards positive infinity ［２ハーフワードそれぞれの平均をとる］ ＪＯＩＮｐｐ ：Join two half-words ［２ハーフワードの結合］ ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ＳＵＢ ：Subtract［減算］ ＳＵＢＢ ：Subtract with borrow［ボロー付き減算］ ＳＵＢＨｐｐｐ：Subtract half-word［ハーフワードの減算］ ｐｐｐ＝ＬＬＬ，ＬＬＨ，ＬＨＬ，ＬＨＨ，ＨＬＬ， ＨＬＨ，ＨＨＬ，ＨＨＨ ＳＵＢ２Ｈ ：Subtract two pairs of half-words ［２つのハーフワードの減算］

【００４２】 Ａ−６．論理演算命令 ＡＮＤ ：logical AND ［論理積］ ＯＲ ：logical OR ［論理和］ ＮＯＴ ：logical NOT ［反転］ ＸＯＲ ：logical exclusive OR［排他的論理和］ ＡＮＤＦＧ ：logical AND flags ［フラグの論理積］ ＯＲＦＧ ：logical OR flags［フラグの論理和］ ＮＯＴＦＧ ：logical NOT a flag［フラグの反転］ ＸＯＲＦＧ ：logical exclusive OR flags［フラグの排他的論理和］

【００４３】 Ａ−７．シフト演算命令 ＳＲＡ ：Shift right arithmetic［算術右シフト］ ＳＲＡ２Ｈ ：Shift right arithmetic two half-words ［２つのハーフワードの算術右シフト］ ＳＲＣ ：Shift right concatenated registers ［レジスタ連鎖右シフト］ ＳＲＬ ：Shift right logical ［論理右シフト］ ＳＲＬ２Ｈ ：Shift right logical two half-words ［２つのハーフワードの論理右シフト］ ＲＯＴ ：Rotate right［右回転］ ＲＯＴ２Ｈ ：Rotate right two half-words ［２つのハーフワードの右回転］

【００４４】Ａ−８．ビット操作命令 ＢＣＬＲ ：Clear a bit ［ビットクリア］ ＢＮＯＴ ：Invert a bit［ビット反転］ ＢＳＥＴ ：Set a bit ［ビットセット］ ＢＴＳＴ ：Test a bit［ビットテスト］

【００４５】 Ａ−９．分岐命令 ＢＲＡ ：Branch［分岐］ ＢＲＡＴＺＲ ：Branch if zero［ゼロなら分岐］ ＢＲＡＴＮＺ ：Branch if not zero［ゼロでないなら分岐］ ＢＳＲ ：Branch to subroutine［サブルーチンへ分岐］ ＢＳＲＴＺＲ ：Branch to subroutine if zero ［ゼロならサブルーチンへ分岐］ ＢＳＲＴＮＺ ：Branch to subroutine if not zero ［ゼロでないならサブルーチンへ分岐］ ＪＭＰ ：Jump［無条件ジャンプ］ ＪＭＰＴＺＲ ：Jump if zero［ゼロならジャンプ］ ＪＭＰＴＮＺ ：Jump if not zero［ゼロでないならジャンプ］ ＪＳＲ ：Jump to subroutine［サブルーチンへジャンプ］ ＪＳＲＴＺＲ ：Ｊｕｍｐ ｔｏ ｓｕｂｒｏｕｔｉｎｅ ｉｆ ｚｅｒｏ ［ゼロならサブルーチンへジャンプ］ ＪＳＲＴＮＺ ：Ｊｕｍｐ ｔｏ ｓｕｂｒｏｕｔｉｎｅ ｉｆ ｎｏｔ ｚ
ｅｒｏ ［ゼロでないならサブルーチンへジャンプ］ ＮＯＰ ：No Operation［無操作］ ［ディレイド分岐、ジャンプ命令に関する命令］ ＤＢＲＡ ＤＢＲＡＩ ＤＢＳＲ ＤＢＳＲＩ ＤＪＭＰ ＤＪＭＰＩ ＤＪＳＲ ＤＪＳＲＩ

【００４６】 Ａ−１０．ＯＳ関連命令 ＴＲＡＰ ：Trap［トラップ］ ＲＥＩＴ ：Return from exception, interrupts and traps ［例外、割り込み、トラップからのリターン］

【００４７】Ｂ．ＤＳＰ機能に関する命令 Ｂ−１．算術操作命令 ＭＵＬ ：Multiply［乗算］ ＭＵＬＸ ：Multiply with extended precision［倍精度乗算］ ＭＵＬＸＳ ：Multiply and shift to the right by one with extended precision ［倍精度乗算および１ビット右シフト］ ＭＵＬＸ２Ｈ ：Multiply two pairs of half-words with extended precision ［２ハーフワードずつの倍精度乗算］ ＭＵＬＨＸｐｐ：Multiply two half-words with extended precision ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ［２ハーフワードの倍精度乗算］ ＭＵＬ２Ｈ ：Multiply two pairs of half-words ［２ハーフワードずつの乗算］ ＭＡＣａ ：Multiply and add［積和演算］ ａ（アキュムレータ指定）＝０，１ ＭＡＣＳａ ：Multiply, shift to the right by one and add ａ＝０，１ ［１ビット右シフト付き積和演算］ ＭＳＵＢａ ：Multiply and subtract ［積和（減算）演算］ ａ＝０，１ ＭＳＵＢＳａ ：Multiply, shift to the right by one and subtract ａ＝０，１ ［１ビット右シフト付き積和（減算）演算］ ［飽和演算に関する命令］ ＳＡＴ ＳＡＴＨＨ ＳＡＴＨＬ ＳＡＴＺ ＳＡＴＺ２Ｈ ＳＡＴ２Ｈ

【００４８】 Ｂ−２．リピート命令 ＲＥＰＥＡＴ ：Repeat a block of instructions ［命令ブロックの繰り返し］ ＲＥＰＥＡＴＩ：Repeat a block of instructions immediate ［命令ブロックの繰り返し（即値指定）］

【００４９】図６はマイクロプロセッサの並列２命令実
行時のパイプライン動作を示す説明図である。この動作
は、命令のフォーマットフィールドの値ＦＭ＝００のと
きに実行される。パイプライン１９０，１９５は、命令
フェッチステージ１９１、デコード／アドレス演算ステ
ージ１９２、実行／メモリアクセスステージ１９３、お
よびライトバックステージ１９４で構成される。並列２
命令実行時には、メモリユニット３での実行と整数演算
ユニット４での実行とが並列に行われる。図７はマイク
ロプロセッサのシーケンシャル命令実行時のパイプライ
ン動作を示す説明図である。この動作は、命令のフォー
マットフィールドの値ＦＭ＝０１，１０，１１のときに
実行される。パイプライン２００は、命令フェッチステ
ージ、デコード／アドレス演算ステージ、実行／メモリ
アクセスステージ、およびライトバックステージで構成
されるが、この場合には、メモリユニット３での実行と
整数演算ユニット４での実行とのうちのいずれかが、一
時に実行される。

【００５０】図８は条件実行を用いるプログラムの一例
を示す説明図である。図において、命令ｉ１，ｉ２によ
る命令群Ｂ０は、フラグの状態によらず常に実行され
る。命令ｉ１によって、レジスタｒ１の値に「１」加算
した値がレジスタｒ３に格納される。そして、命令ｉ２
によって、レジスタｒ３とｒ４の内容が比較され、一致
していれば実行コントロールフラグＦ０がセットされ
る。命令ｉ３，ｉ４による命令群Ｂ１は、実行コントロ
ールフラグＦ０＝１のときに実行される。命令群Ｂ１が
実行されると、命令ｉ３によって、レジスタｒ３の値と
レジスタｒ１０の値との和が示すメモリアドレスから１
ワードのデータがレジスタｒ６にロードされる。命令ｉ
４によって、レジスタｒ５とｒ６の内容が比較され、一
致していれば実行コントロールフラグＦ１がセットされ
る。命令ｉ６，ｉ７による命令群Ｂ３は、実行コントロ
ールフラグＦ０＝１かつＦ１＝１のときに実行される。

【００５１】命令ｉ５による命令群Ｂ２は、実行コント
ロールフラグＦ０＝０のときに実行される。また、命令
ｉ８による命令群Ｂ４は、実行コントロールフラグＦ０
＝１かつＦ１＝０のときに実行される。命令ｉ１〜ｉ８
が順次記述されたプログラムがあった場合に、実行コン
トロールフラグＦ０，Ｆ１の値に応じて、図８において
矢印で示すようにプログラムが実行される。

【００５２】図９は命令デコードユニット２ａにおいて
条件実行を行うための構成を示すブロック図である。図
において、４０１は命令における実行条件フィールド１
０５をデコードする実行条件デコード部、４０２はデコ
ードされた値ＣＣと実行コントロールフラグＦ０，Ｆ１
とを比較する実行条件判定部、４０３は実行条件判定部
４０２の比較結果に応じて命令の実行を制御する実行制
御部である。その他のものは、図１に示すものと同じも
のである。

【００５３】次に動作について説明する。図８に示す命
令ｉ１，ｉ２において、命令の実行条件フィールド１０
５には、「０００」が設定されている。実行条件デコー
ド部４０１は、命令における実行条件フィールド１０５
を抽出する。そして、抽出した３ビットの値ＣＣを、例
えば、実行コントロールフラグＦ０に対応するデータと
実行コントロールフラグＦ１に対応するデータとにデコ
ードする。３ビットの値ＣＣが「０００」であった場合
には、既に説明したように、そのコードは命令を常時実
行することを示している。そこで、実行コントロールフ
ラグＦ０を無視することを示すデータと実行コントロー
ルフラグＦ１を無視することを示すデータとを出力す
る。実行条件判定部４０２は、それらのデータと実行コ
ントロールフラグＦ０，Ｆ１とを比較する。この場合に
は、実行コントロールフラグＦ０，Ｆ１は無視されるの
で、実行条件判定部４０２は、実行制御部４０３に対し
て、その命令を実行するように指示を出す。実行制御部
４０３は、その指示に応じて、制御信号１１，１２をメ
モリユニット３または整数演算ユニット４に出力する。

【００５４】例えば、命令群Ｂ３の命令ｉ６，ｉ７にお
いて、実行条件フィールド１０５には、「１０１」が設
定されている。実行条件デコード部４０１は、３ビット
の値ＣＣを実行コントロールフラグＦ０に対応するデー
タと実行コントロールフラグＦ１に対応するデータとに
デコードする。既に説明したように、そのコードは実行
コントロールフラグＦ０＝真で実行コントロールフラグ
Ｆ１＝真のときに命令を実行することを示している。こ
こでは、真＝１とする。実行条件デコード部４０１は、
実行条件として、実行コントロールフラグＦ０＝１を示
すデータと実行コントロールフラグＦ１＝１を示すデー
タとを出力する。実行条件判定部４０２は、それらのデ
ータと実行コントロールフラグＦ０，Ｆ１とを比較す
る。そして、実際に実行コントロールフラグＦ０＝１か
つ実行コントロールフラグＦ１＝１であったときには、
実行制御部４０３に対して、その命令を実行するように
指示を出す。

【００５５】図１０は実行コントロールフラグをＦ０，
Ｆ１，Ｆ２の３個とした場合の実行条件を示す説明図で
ある。図に示すように、３³ 個の条件が考えられうる。
全ての条件の指定を可能にするには、デコードされた値
ＣＣとして５ビット必要である。すなわち、命令におけ
る実行条件フィールド１０５は５ビット長となる。例え
ば、ＣＣ＝「０００００」の場合には、実行コントロー
ルフラグＦ０＝真、Ｆ１＝真、Ｆ２＝真のときにその命
令が実行される。

【００５６】この場合にも、実行条件デコード部４０１
は、命令における実行条件フィールド１０５を抽出す
る。そして、抽出した５ビットの値ＣＣを、例えば、実
行コントロールフラグＦ０に対応するデータ、実行コン
トロールフラグＦ１に対応するデータおよび実行コント
ロールフラグＦ２に対応するデータにデコードする。実
行条件判定部４０２は、それらのデータと実行コントロ
ールフラグＦ０，Ｆ１，Ｆ２とを比較し、それらのデー
タと実際の実行コントロールフラグＦ０，Ｆ１，Ｆ２の
状態とが一致したときに、実行制御部４０３に対して、
その命令を実行するように指示を出す。

【００５７】以上のように、実行条件フィールド１０５
は、条件実行のための条件をエンコードして保持してい
る。従って、３つの実行コントロールフラグＦ０，Ｆ
１，Ｆ２のすべての組み合わせに対応した条件を５ビッ
トの実行条件フィールド１０５で指定できる。図１７に
示す従来の例では、３³ 個の条件を指定するのに６ビッ
トの実行条件フィールド３０１が必要であったが、この
実施の形態によれば、１ビット少ない実行条件フィール
ド１０５で同様の条件実行を実現できる。よって、演算
フィールドに割り当てられるビット数を増加でき、マイ
クロプロセッサで提供できる命令数を増やすことができ
る。

【００５８】実行コントロールフラグＦ０，Ｆ１の数が
２個の場合に、条件（真、偽、無視）の組み合わせは実
は３² ＝９である。図２に示された命令フォーマットの
説明において、３ビットの実行条件フィールド１０５を
示したが、９個の条件を全て実現しようとすると、実は
４ビットの実行条件フィールド１０５が必要である。し
かし、実行条件フィールド１０５のビット長を長くして
全ての条件をユーザに提供することよりも、条件を制限
して実行条件フィールド１０５のビット長を短くし、そ
の結果、演算フィールドに割り当てられるビット数を増
加する方が、ユーザにとって便利であることも考えられ
る。

【００５９】そこで、既に説明したように、実行コント
ロールフラグＦ０，Ｆ１の数が２個の場合でも、３ビッ
トの実行条件フィールド１０５を定義した。図１１にお
ける実線で示された各組み合わせは、全組み合わせ９個
のうち、破線で示された代用可能な組み合わせを除いた
７種類である。ユーザは、破線で示された実行コントロ
ールフラグＦ０＝偽、Ｆ１＝真の条件、および実行コン
トロールフラグＦ０＝偽、Ｆ１＝偽の条件を、他の条
件、例えば、実行コントロールフラグＦ０＝真、Ｆ１＝
偽の条件、および実行コントロールフラグＦ０＝真、Ｆ
１＝真の条件で代用することになる。図２に示された命
令フォーマットの説明において示された７種類の条件
は、以上のような考え方にもとづいて定義されたもので
ある。

【００６０】以上のように、実行条件の種類を制限すれ
ば、演算フィールドに割り当てられるビット数をさらに
増加することができる。

【００６１】実施の形態２．図１２はこの発明の実施の
形態２によるマイクロプロセッサにおける命令デコード
ユニット２ｂにおいて条件実行を行うための構成を示す
ブロック図である。図において、４０４は命令中の３ビ
ットの実行条件フィールド１０５の値にもとづいて該当
レジスタを参照するレジスタ参照部、４０６は参照され
たレジスタの設定にもとづいて実行条件を判定する実行
条件判定部である。その他のものは図９に示したものと
同じものである。

【００６２】次に動作について説明する。この場合、命
令中の実行条件フィールド１０５は、以下のような意味
を持つ。 すなわち、実行条件フィールド１０５は、汎用レジスタ
５を用いて間接的に実行条件を指定する。

【００６３】図１３はフラグの組み合わせ条件を指定す
るレジスタ２４０の内容を示す説明図である。レジスタ
２４０中の各ビットによる実行条件は、図１８に示され
た条件と同じである。この場合、Ｃv0ビット２４１，Ｃ
d0ビット２４２は、実行コントロールフラグＦ０との比
較に用いられるビットである。Ｃv1ビット２４３，Ｃd1
ビット２４４は、実行コントロールフラグＦ１との比較
に用いられるビットである。Ｃv2ビット２４５，Ｃd2ビ
ット２４６は、実行コントロールフラグＦ２との比較に
用いられるビットである。

【００６４】例えば、実行条件フィールド１０５に設定
された値ＣＣ＝「００１」の場合には、レジスタ参照部
４０４は、レジスタＲ１のＣv0ビット２４１，Ｃd0ビッ
ト２４２，Ｃv1ビット２４３，Ｃd1ビット２４４，Ｃv2
ビット２４５，Ｃd2ビット２４６を入力する。そして、
それを実行条件判定部４０６に出力する。実行条件判定
部４０６は、Ｃv0ビット２４１およびＣd0ビット２４２
による意味、Ｃv1ビット２４３およびＣd1ビット２４４
による意味、Ｃv2ビット２４５およびＣd2ビット２４６
による意味を、それぞれ、実行コントロールフラグＦ０
の状態、実行コントロールフラグＦ１の状態、実行コン
トロールフラグＦ２の状態と比較する。各意味と各状態
とが全て一致していたら、実行条件判定部４０６は、実
行制御部４０３に対して、その命令を実行するように指
示を出す。

【００６５】以上のように、この実施の形態２によれ
ば、実行条件フィールド１０５に設定されたレジスタを
指定する値に応じて該当レジスタを参照し、レジスタに
設定されている値に応じて条件実行するので、やはり、
実行条件フィールド１０５のビット数を低減することが
でき、演算フィールドに割り当てられるビット数を増加
することができる。

【００６６】実施の形態３．図１４はこの発明の実施の
形態３によるマイクロプロセッサにおける２演算命令の
フォーマットを示す説明図である。図に示すように、こ
のフォーマット２５０には、フィールド１０３とフィー
ルド１０４とからなるフォーマットフィールド、２つの
演算フィールド１０６，１０７、１つの実行条件フィー
ルド１０５、および１つの命令選択条件フィールド２５
１がある。図１５は実施の形態３によるマイクロプロセ
ッサにおける命令デコードユニット２ｃにおいて条件実
行を行うための構成を示すブロック図である。図におい
て、４０５は命令選択条件フィールド２５１の内容と実
行条件判定部４０２からの指示とに応じて命令の実行を
制御する実行制御部である。その他のものは図９に示さ
れたものと同じものである。

【００６７】次に動作について説明する。図１４に示す
フォーマット２５０における命令選択条件フィールド２
５１は、演算フィールド１０６によるoperation_０を実
行するか演算フィールド１０７によるoperation_１を実
行するか選択するための１ビットのＳビットを含む。Ｓ
ビットは、以下のように用いられる。 ＣＣによる条件不成立のとき：Ｓビット無視（operation_０もoperation_１も 実行しない） ＣＣによる条件成立のとき ：Ｓビット＝０ならばoperation_０、operation_ １ともに実行する Ｓビット＝１ならばoperation_０を実行し、op eration_１を実行しない

【００６８】実行条件デコード部４０１および実行条件
判定部４０２は、実施の形態１の場合と同様に動作す
る。そして、実行条件フィールド１０５の値ＣＣによる
条件が成立した場合には、実行制御部４０５に対して、
命令を実行するに指示を与える。実行制御部４０５は、
その指示を受けると、Ｓビットの判定を行う。そして、
Ｓビット＝０ならば、メモリユニット３および整数演算
ユニット４に制御信号１１，１２を出力する。Ｓビット
＝１ならば、メモリユニット３に制御信号１１を出力す
る。

【００６９】この実施の形態３によれば、命令選択条件
フィールド２５１によって、operation_０の実行および
operation_１の実行を制御することができる。すなわ
ち、２演算命令において、２つの演算を条件付きで実行
することができる。なお、この実施の形態３では、実施
の形態１に対してＳビットの判定処理が追加されたもの
を示したが、実施の形態２に対してＳビットの判定処理
を追加してもよい。

【００７０】

【発明の効果】以上のように、請求項１記載の発明によ
れば、条件実行命令を有するマイクロプロセッサを、実
行条件フィールドの値のデコード結果と汎用フラグによ
る条件とが合致しているか否か判定し、合致していた場
合に命令を実行するように構成したので、実行条件フィ
ールドに割り当てられるビット長を短くでき、その結
果、演算フィールドに割り当てられるビット数を増加で
き、マイクロプロセッサにおいて提供できる命令数を増
やすことができる効果がある。

【００７１】請求項２記載の発明によれば、条件実行命
令を有するマイクロプロセッサを、実行条件フィールド
が条件実行の判定に用いられる汎用フラグの全ての組み
合わせを表現するビット数よりも少ないビット長を有
し、実行条件デコード部がそのようなビット長のエンコ
ード値をデコードするように構成したので、実行条件フ
ィールドに割り当てられるビット長をさらに短くできる
効果がある。

【００７２】請求項３記載の発明によれば、条件実行命
令を有するマイクロプロセッサを、実行条件フィールド
で指定されたレジスタに設定されている条件と汎用フラ
グによる条件とが合致しているか否か判定し、合致して
いた場合に命令を実行するように構成したので、実行条
件フィールドに割り当てられるビット長を短くでき、そ
の結果、演算フィールドに割り当てられるビット数を増
加でき、マイクロプロセッサにおいて提供できる命令数
を増やすことができる効果がある。

【００７３】請求項４記載の発明によれば、条件実行命
令を有するマイクロプロセッサを、命令中の命令選択条
件フィールドの設定値に応じて複数の演算フィールドに
よる操作を行うか否か定めるように構成したので、２演
算命令において、２つの演算を条件付きで実行すること
ができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の一形態によるマイクロプロ
セッサの構成を示すブロック図である。

【図２】 マイクロプロセッサの命令フォーマットを示
す説明図である。

【図３】 演算フィールドの詳細な内容を示す説明図で
ある。

【図４】 マイクロプロセッサのレジスタ構成を示す説
明図である。

【図５】 ＰＳＷの詳細内容を示す説明図である。

【図６】 マイクロプロセッサの並列２命令実行時のパ
イプライン動作を示す説明図である。

【図７】 マイクロプロセッサのシーケンシャル命令実
行時のパイプライン動作を示す説明図である。

【図８】 条件実行を用いるプログラムの一例を示す説
明図である。

【図９】 この発明の実施の形態１における命令デコー
ドユニットにおいて条件実行を行うための構成を示すブ
ロック図である。

【図１０】 実行コントロールフラグを３個とした場合
の実行条件を示す説明図である。

【図１１】 実行コントロールフラグが２個の場合の実
行条件の設定の仕方を示す説明図である。

【図１２】 この発明の実施の形態２における命令デコ
ードユニットにおいて条件実行を行うための構成を示す
ブロック図である。

【図１３】 フラグの組み合わせ条件を指定するレジス
タの内容を示す説明図である。

【図１４】 この発明の実施の形態３によるマイクロプ
ロセッサにおける２演算命令のフォーマットを示す説明
図である。

【図１５】 この発明の実施の形態３における命令デコ
ードユニットにおいて条件実行を行うための構成を示す
ブロック図である。

【図１６】 従来のＲＩＳＣマイクロプロセッサの命令
フォーマットの一例を示す説明図である。

【図１７】 従来の他のマイクロプロセッサの命令フォ
ーマットを示す説明図である。

【図１８】 Ｃv ビットおよびＣd ビットとそれらが表
す意味との関係を示す説明図である。

【符号の説明】

２ 命令デコードユニット（命令デコーダ）、３ メモ
リユニット（命令実行部）、４ 整数演算ユニット（命
令実行部）、１５０ 制御レジスタ、４０１実行条件デ
コード部、４０２，４０６ 実行条件判定部、４０４
レジスタ参照部、４０５ 実行制御部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実行条件フィールドおよび演算フィール
   ドを含む命令をデコードする命令デコーダと、命令の実
   行を制御する情報が設定されるレジスタであって条件が
   設定される汎用フラグを含む制御レジスタと、前記命令
   デコーダの出力に従って命令を実行する命令実行部とを
   備えた条件実行命令を有するマイクロプロセッサにおい
   て、前記実行条件フィールドは、命令を実行することを
   示す前記汎用フラグの条件がエンコードされた値を有す
   るものであり、前記命令デコーダは、前記実行条件フィ
   ールドの値をデコードする実行条件デコード部と、前記
   実行条件デコード部のデコード結果と前記汎用フラグに
   よる条件とが合致しているか否か判定し、合致していた
   場合に命令を実行することに決定する実行条件判定部と
   を備えたことを特徴とする条件実行命令を有するマイク
   ロプロセッサ。
2. 【請求項２】 実行条件フィールドは、条件実行の判定
   に用いられる汎用フラグの全ての組み合わせを表現する
   ビット数よりも少ないビット長を有し、実行条件デコー
   ド部は、前記ビット長のエンコード値をデコードするこ
   とを特徴とする請求項１記載の条件実行命令を有するマ
   イクロプロセッサ。
3. 【請求項３】 実行条件フィールドおよび演算フィール
   ドを含む命令をデコードする命令デコーダと、命令の実
   行を制御する情報が設定されるレジスタであって条件が
   設定される汎用フラグを含む制御レジスタと、データを
   記憶する汎用レジスタと、前記命令デコーダの出力に従
   って命令を実行する命令実行部とを備えた条件実行命令
   を有するマイクロプロセッサにおいて、前記実行条件フ
   ィールドは、命令を実行することを示す前記汎用フラグ
   の条件が設定された前記汎用レジスタ中のレジスタを指
   定する値を有するものであり、前記命令デコーダは、前
   記実行条件フィールドで指定されたレジスタを参照する
   レジスタ参照部と、前記レジスタ参照部が参照したレジ
   スタに設定されている条件と前記汎用フラグによる条件
   とが合致しているか否か判定し、合致していた場合に命
   令を実行することに決定する実行条件判定部とを備えた
   ことを特徴とする条件実行命令を有するマイクロプロセ
   ッサ。
4. 【請求項４】 命令デコーダは、１つの実行条件フィー
   ルド、１つの命令選択条件フィールドおよび複数の演算
   フィールドを含む命令をデコードし、命令実行部は、複
   数の演算回路を有し、前記命令デコーダは、さらに、前
   記命令選択条件フィールドの設定値に応じて前記複数の
   演算フィールドによる操作を行うか否か定める実行制御
   部を備えたことを特徴とする請求項１から請求項３のう
   ちのいずれか１項記載の条件実行命令を有するマイクロ
   プロセッサ。