JPS5999550A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS5999550A JPS5999550A JP20904982A JP20904982A JPS5999550A JP S5999550 A JPS5999550 A JP S5999550A JP 20904982 A JP20904982 A JP 20904982A JP 20904982 A JP20904982 A JP 20904982A JP S5999550 A JPS5999550 A JP S5999550A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- address
- branch destination
- microprogram
- branch
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/265—Microinstruction selection based on results of processing by address selection on input of storage
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクログロダラム制御万式ノデータ処理装匝
に係り、特にビット列処理命令を行なう際に必要となる
ビット・クターンの生成に好適するマイクロプログラム
制御装置に関する。
に係り、特にビット列処理命令を行なう際に必要となる
ビット・クターンの生成に好適するマイクロプログラム
制御装置に関する。
この独のデータ処理装置で取シ扱ゎれる命令の一つにビ
ット列処理命令がある。このビット列処理命令には、ビ
ットアドレスから連続したＡ＋１ビットのビット列を操
作する命令がある。
ット列処理命令がある。このビット列処理命令には、ビ
ットアドレスから連続したＡ＋１ビットのビット列を操
作する命令がある。
この命令は次のように処理される。まず、当該命令で指
定されるビットアドレスからオペランドが読み出される
。次に、このオペランドが長さｔから生成したビットパ
ターンにょシマスフされ、これにより必要とするビット
列が抽出される。
定されるビットアドレスからオペランドが読み出される
。次に、このオペランドが長さｔから生成したビットパ
ターンにょシマスフされ、これにより必要とするビット
列が抽出される。
従来、上記ビット・母ターンの生成を行なうのに次の２
棟の手段が用いられていた。
棟の手段が用いられていた。
■ 第１図に示はれるように各種のビットパターンが格
納されているＲＯＭ １１を設け、長さｔ−ｑアト９レ
スとしてＲＯＭ １１ ｆアクセスすることによシＪカ
望のビット・やターン全発生きせる手段。
納されているＲＯＭ １１を設け、長さｔ−ｑアト９レ
スとしてＲＯＭ １１ ｆアクセスすることによシＪカ
望のビット・やターン全発生きせる手段。
■ シブト処理と論理演葬等とを組み合わせテヒット・
ゼターンを発生させる手段。
ゼターンを発生させる手段。
しかし、これら従来技術ではハード量が増大し、〃）つ
命令の処理速度が低下する欠点があった。
命令の処理速度が低下する欠点があった。
本づ６明は上記事情に瀝みてなされたものでその目的は
、ｊ４単なハード構成であ）ながら、特にビット列処理
に関する命令を高速に処理できるマイクロプログラムｔ
ｔｉｌＪ仰装前を提供することにるる。
、ｊ４単なハード構成であ）ながら、特にビット列処理
に関する命令を高速に処理できるマイクロプログラムｔ
ｔｉｌＪ仰装前を提供することにるる。
〔づ６明の概要〕
本発明は多方向分岐条件が１σ数される条件レジスタと
、ｉｕ”Ｊ併４島己１意から読み出されるマイクロ命令
が特定のサブルーチンコール’ｆｉｌ令である場合に当
該命令のアドレスフィールドの一部を上記条件レジスタ
の内容に置き換えることによシ分岐先アドレスを生成す
る多方向分岐先アドレス生成手段とを設け、上記条件レ
ジスタの内容によって多方向に分岐させることにより、
上記多方向分岐条件として特にビット列の長さを与える
ことでこの長さに対応した分岐かり能となりその分岐先
で所望のビットパターンが得られるようにしたものであ
る。
、ｉｕ”Ｊ併４島己１意から読み出されるマイクロ命令
が特定のサブルーチンコール’ｆｉｌ令である場合に当
該命令のアドレスフィールドの一部を上記条件レジスタ
の内容に置き換えることによシ分岐先アドレスを生成す
る多方向分岐先アドレス生成手段とを設け、上記条件レ
ジスタの内容によって多方向に分岐させることにより、
上記多方向分岐条件として特にビット列の長さを与える
ことでこの長さに対応した分岐かり能となりその分岐先
で所望のビットパターンが得られるようにしたものであ
る。
以下、本発明の一実施例を図面を参照して説明する。第
２図はマイクロプログラム制御装置の構成を示すもので
ある。図中、２１は外部から与えられる（ユーザ命令や
割込みによる）マイクロプログラムアドレスが置数され
るマイクロプログラムアドレスレジスタ（以下、ＭＰＡ
Ｒと称する）、２２はＢＡＬ （Ｂｒａｎｃｈ Ａｎｄ
Ｌｉｎｋ ）マイクロ命令実行時、戻り番地が格納（
スタック）される置数レベルのスタックレジスタファイ
ル（以下、ＳＲＦと称する）である。ＳＲＦ ２２にス
タックされた戻シ番地はＲＴＮ （Ｒｅｔｕｒｎ ）マ
イクロ命令実行時に読み出される。２３はインクリメン
タとしての加算器、２４は現在実行中のマイクロプログ
ラムアドレスにｌｉ加えた値を保持するマイクロプログ
ラムカウンタ（以下、ＭＰＣと称する）である。２５は
各踵マイクロプログラムが格納されている制御記憶（以
下、ｃｓと称する）、２６はＣ８２５から読み出された
マイクロ命令が置数されるマイクロ命令レジスタ（以下
、Ｉｖ’ｌＩＲと称する）である。
２図はマイクロプログラム制御装置の構成を示すもので
ある。図中、２１は外部から与えられる（ユーザ命令や
割込みによる）マイクロプログラムアドレスが置数され
るマイクロプログラムアドレスレジスタ（以下、ＭＰＡ
Ｒと称する）、２２はＢＡＬ （Ｂｒａｎｃｈ Ａｎｄ
Ｌｉｎｋ ）マイクロ命令実行時、戻り番地が格納（
スタック）される置数レベルのスタックレジスタファイ
ル（以下、ＳＲＦと称する）である。ＳＲＦ ２２にス
タックされた戻シ番地はＲＴＮ （Ｒｅｔｕｒｎ ）マ
イクロ命令実行時に読み出される。２３はインクリメン
タとしての加算器、２４は現在実行中のマイクロプログ
ラムアドレスにｌｉ加えた値を保持するマイクロプログ
ラムカウンタ（以下、ＭＰＣと称する）である。２５は
各踵マイクロプログラムが格納されている制御記憶（以
下、ｃｓと称する）、２６はＣ８２５から読み出された
マイクロ命令が置数されるマイクロ命令レジスタ（以下
、Ｉｖ’ｌＩＲと称する）である。
ここで本実施例で適用されるマイクロ命令のフォーマッ
トについて第３図を参照して説明する。第３図において
（ａ）は分岐製のマイクロ命令のフォーマットを−示し
、（ｂ）はイミディエートデータ（ｉｍｍｅｄｉａｔｅ
ｄａｔａ 、 即値データ）を定義するマイクロ命
令のフォーマツトラ示している。
トについて第３図を参照して説明する。第３図において
（ａ）は分岐製のマイクロ命令のフォーマットを−示し
、（ｂ）はイミディエートデータ（ｉｍｍｅｄｉａｔｅ
ｄａｔａ 、 即値データ）を定義するマイクロ命
令のフォーマツトラ示している。
図中、ＥＳは１数ある演算モノー−ル（第２図では省略
されている）の一つを指定するフィールド、Ｆは演算の
種顛を指定するフィールドである。また、Ｄ、Ｂ、Ａは
それぞれデスティネーノヨ／ｒ Ｂパス（第２図では省
ｊ略されている９）−ス、Ａパス（第２図で符号３ｖで
示されているうノースの各データの転送先、転送元を示
すフィールドである。ＭＣは上記ｉ、ｔｌ １ｆｆｌＪ
１坤フイールド、’ｒｐは後述するようにマイクロ命
令の種’１４ ｆ示すフィールドである。また、ｃＭＤ
は各種指令のためのフィールド、Ｊｃは分岐制御ｉ１ノ
イールト９である。このＪＣフィールドにハ、条件分岐
時の分岐条件の指定や、マスク条件、更にはマイクロノ
０ログラムのページ間分岐の指定などが含まれる。ＡＤ
Ｒ８は分岐先アドレスフィールド、ＤＡＴＡはイミディ
エートデータフィールドである。
されている）の一つを指定するフィールド、Ｆは演算の
種顛を指定するフィールドである。また、Ｄ、Ｂ、Ａは
それぞれデスティネーノヨ／ｒ Ｂパス（第２図では省
ｊ略されている９）−ス、Ａパス（第２図で符号３ｖで
示されているうノースの各データの転送先、転送元を示
すフィールドである。ＭＣは上記ｉ、ｔｌ １ｆｆｌＪ
１坤フイールド、’ｒｐは後述するようにマイクロ命
令の種’１４ ｆ示すフィールドである。また、ｃＭＤ
は各種指令のためのフィールド、Ｊｃは分岐制御ｉ１ノ
イールト９である。このＪＣフィールドにハ、条件分岐
時の分岐条件の指定や、マスク条件、更にはマイクロノ
０ログラムのページ間分岐の指定などが含まれる。ＡＤ
Ｒ８は分岐先アドレスフィールド、ＤＡＴＡはイミディ
エートデータフィールドである。
ＴＰフィールドＦｉ、３ビツトで構成され、そのビット
の組み合わせによシ、下記表に示されるように８種類の
マイクロ命令（機能）を指定するものでめる。
の組み合わせによシ、下記表に示されるように８種類の
マイクロ命令（機能）を指定するものでめる。
この表において、ＢＲＵは無条件分岐、ＢＲｃは条件分
岐を示すものである。１だ、ＢＡＬＵはサブルーチンコ
ール、ｇＴＮはサブルーチンからのリターン、ＤＴＡは
マイクロ命令のビット３２〜６３がイミディエートデー
タであることを示す。
岐を示すものである。１だ、ＢＡＬＵはサブルーチンコ
ール、ｇＴＮはサブルーチンからのリターン、ＤＴＡは
マイクロ命令のビット３２〜６３がイミディエートデー
タであることを示す。
ＲＴＮＤはイミディエートデータの指定とサブルーチン
からのリターンとを示し、ＢＡＩＪ： は条件付ＢＡ
Ｌマイクロ命令を示す。このＢＡ、ＬＣマイクロ命令ハ
ＢＡＬマイクロ命令に多方向分岐の機能を持たせたもの
である。Ｎ１ｖｌＬはＪ Ｃ、ＡＤＲ８、ＤＡＴＡの各
ツイールドラ無効とし、ＣＭＤフィールドのみ有効とブ
るマイクロ命令を示す。
からのリターンとを示し、ＢＡＩＪ： は条件付ＢＡ
Ｌマイクロ命令を示す。このＢＡ、ＬＣマイクロ命令ハ
ＢＡＬマイクロ命令に多方向分岐の機能を持たせたもの
である。Ｎ１ｖｌＬはＪ Ｃ、ＡＤＲ８、ＤＡＴＡの各
ツイールドラ無効とし、ＣＭＤフィールドのみ有効とブ
るマイクロ命令を示す。
再び第２図を該照すると、２７は多方向分岐条件が置数
される条件レノスタ（以下、ＣＲと称する）、２８はデ
ータセレクタ（以下、ＤＳＥＬと称する）である。ＤＳ
ＥＬ ２ ＢはＭＩＲ２６に置数されているマイクロ命
令のＡＤＲＳフィールドの一部をＣＲ２７の内容で置き
換える機能を有している。２９はＭＰＡＲ２１の出力、
、 ＳＲＦ ｚ ２の出力、ＭＰＣ２４の出刃、ＭＩＲ
２６にｆ置数されているマイクロ命令のＡＤＲＳフィー
ルドの内容、またはＤＳＥＬ ２ Ｅｌの出力のいずれ
か一部を選択するＤＳＥＬ（データセレクタ）である。
される条件レノスタ（以下、ＣＲと称する）、２８はデ
ータセレクタ（以下、ＤＳＥＬと称する）である。ＤＳ
ＥＬ ２ ＢはＭＩＲ２６に置数されているマイクロ命
令のＡＤＲＳフィールドの一部をＣＲ２７の内容で置き
換える機能を有している。２９はＭＰＡＲ２１の出力、
、 ＳＲＦ ｚ ２の出力、ＭＰＣ２４の出刃、ＭＩＲ
２６にｆ置数されているマイクロ命令のＡＤＲＳフィー
ルドの内容、またはＤＳＥＬ ２ Ｅｌの出力のいずれ
か一部を選択するＤＳＥＬ（データセレクタ）である。
ＤＳＥＬ ２９の選択出力はマイクロ命令耽み出しのた
めのマイクロプログラムアドレスとしてＣ８２５に導か
れる。
めのマイクロプログラムアドレスとしてＣ８２５に導か
れる。
３０はデータバスとしてのＡパス（７′−タパスとして
のＢパスについては省略されている）、３１はマイクロ
命令パスである。
のＢパスについては省略されている）、３１はマイクロ
命令パスである。
次に本発明の一実施例の動作をビット列処理の場合をセ
′すにとり紀４図のマイクロプログラム・峨念図を参照
してｄ発明する。１ず、ビット列処理命令に対応したマ
イクロノログラム開始アドレスがＭＰＡＲ２１に置数さ
れる。しかしてＭＰＡＲ２ノに置数されたマイクロノロ
グラム開始アドレスがＤＳＥＬ ２９によって選択され
る。これによｐｃＳ２５から対応するマイクロ命令がｔ
ｊノｅみ出されると同時に、那算器２３によって上記マ
イクロプログラム開始アドレスに１が加えられた内容が
ＭＰＣ’２４にセットされる。以後、分岐型命令が実行
協れない限シ、ＭｐＣ２４の内容が＋１の更新を受けな
がら連続した番地のマイクロ命令を読み出すだめのカレ
ントなマイクロプログラムアドレスとして用いられる。
′すにとり紀４図のマイクロプログラム・峨念図を参照
してｄ発明する。１ず、ビット列処理命令に対応したマ
イクロノログラム開始アドレスがＭＰＡＲ２１に置数さ
れる。しかしてＭＰＡＲ２ノに置数されたマイクロノロ
グラム開始アドレスがＤＳＥＬ ２９によって選択され
る。これによｐｃＳ２５から対応するマイクロ命令がｔ
ｊノｅみ出されると同時に、那算器２３によって上記マ
イクロプログラム開始アドレスに１が加えられた内容が
ＭＰＣ’２４にセットされる。以後、分岐型命令が実行
協れない限シ、ＭｐＣ２４の内容が＋１の更新を受けな
がら連続した番地のマイクロ命令を読み出すだめのカレ
ントなマイクロプログラムアドレスとして用いられる。
ＣＳ２５から読み出されたマイクロ命令は一旦ｒνＩＩ
Ｒ２６に置数され、マイクロ命令パス３ノ上に送出され
る。そして、マイクロ命令パス３１上のマイクロ命令に
応じた処理が行庇われる。
Ｒ２６に置数され、マイクロ命令パス３ノ上に送出され
る。そして、マイクロ命令パス３１上のマイクロ命令に
応じた処理が行庇われる。
ここで、ビットｉ４ターンを生成するプログラムが、第
４図に示されるように（Ｃ８２５の）Ｐ４♀地以降に格
納δれているものとする。本実施例において、Ｐ番地に
はＢＡＬＣマイクロ命令が格納され、その分岐先がＱ番
地以降に割り当てられている。今、上述したビット列処
理命令に対応したマイクロプログラム処理の過程におい
て、多方向分岐条件としてビット列の長さＬがＣＲ２７
に置数されている状態で、Ｃ８２５からＰ番地のＢＡＬ
Ｃマイクロ命令が読み出されたものとする。このＢＡＬ
Ｃマイクロ命令はＭＩＲ２６に置数され、マイクロ命令
パス３１上に送出される。そして、このマイクロ命令に
より直接に、或いはデコーダやナノゾログラムなど周知
の手段により各部が制御される。
４図に示されるように（Ｃ８２５の）Ｐ４♀地以降に格
納δれているものとする。本実施例において、Ｐ番地に
はＢＡＬＣマイクロ命令が格納され、その分岐先がＱ番
地以降に割り当てられている。今、上述したビット列処
理命令に対応したマイクロプログラム処理の過程におい
て、多方向分岐条件としてビット列の長さＬがＣＲ２７
に置数されている状態で、Ｃ８２５からＰ番地のＢＡＬ
Ｃマイクロ命令が読み出されたものとする。このＢＡＬ
Ｃマイクロ命令はＭＩＲ２６に置数され、マイクロ命令
パス３１上に送出される。そして、このマイクロ命令に
より直接に、或いはデコーダやナノゾログラムなど周知
の手段により各部が制御される。
ＭＩＲ２６に置数された上記（Ｐ番地の） ＢＡＬＣマ
イクロ命令のＡＤＢＳフィールドで指定されたアドレス
ＱはＤＳＥＬ ２８ 、２９に導かれる。ＤＳＥＬ２８
にはＣＲ２７に置数されているビット列の長さｔも導か
れている。今、Ｌの構成ビット数をｎビットとすると、
ＤＳＥＬ２８は１２ビツトのアドレスＱの下位ｎビット
をＬに置き換え、分岐先アドレスを生成する。すなわち
ＤＳＥＬ ２８は、１２ビットの分岐先アドレスの上位
１２−ｎビットについては、アドレスＱの上位１２−ｎ
ビットを選択し、下位ｎビットについてはｔを選択する
。例えば、ｔは５ビツトで表わされる２進数であり、Ｑ
は１２ビツトのビット長を有し、その下位５ビツトは′
０”に設定された値を持つものとする。１反にｔ＝３、
Ｑ−”１００”１６（添字の１６は１６進表現を示す）
であれば分岐先アドレスは”１０３ｉ６となる。すなわ
ち、ＤＳＥＬ ２ Ｂで生成される分岐先アドレスはＱ
＋ｔとなる。このＱ＋Ａの分岐先アドレスはＤＳＥＬ
２９に導かれる。このＤＳＥＬ ２．９にはＭＰＡＲ２
ノの出力、ＳＲＦ ２２の出力、ＭＰＣ２４の出力（こ
の例ではＰ＋１番地）、更には前述したようにＭＩＲ２
６に１直数されているマイクロ命令（この例ではＢＡＬ
Ｃマイクロ命令）のＡＤＲＳフィールドの内容（この例
ではアビレフ９番地）も々４がれる。そして、ＭＩＲ２
６に置数されているマイクロ命令がこの例のようにＢＡ
ＬＣマイクロ命令の場合、ＤＳＥＬ ２９はＤＳＥＬ
２ Ｂの出力であるＱ＋ｔの分岐先アドレスを選択する
。これによ’）、ｃｓｚｓからＱ＋を番地のマイクロ命
令が読み出される。
イクロ命令のＡＤＢＳフィールドで指定されたアドレス
ＱはＤＳＥＬ ２８ 、２９に導かれる。ＤＳＥＬ２８
にはＣＲ２７に置数されているビット列の長さｔも導か
れている。今、Ｌの構成ビット数をｎビットとすると、
ＤＳＥＬ２８は１２ビツトのアドレスＱの下位ｎビット
をＬに置き換え、分岐先アドレスを生成する。すなわち
ＤＳＥＬ ２８は、１２ビットの分岐先アドレスの上位
１２−ｎビットについては、アドレスＱの上位１２−ｎ
ビットを選択し、下位ｎビットについてはｔを選択する
。例えば、ｔは５ビツトで表わされる２進数であり、Ｑ
は１２ビツトのビット長を有し、その下位５ビツトは′
０”に設定された値を持つものとする。１反にｔ＝３、
Ｑ−”１００”１６（添字の１６は１６進表現を示す）
であれば分岐先アドレスは”１０３ｉ６となる。すなわ
ち、ＤＳＥＬ ２ Ｂで生成される分岐先アドレスはＱ
＋ｔとなる。このＱ＋Ａの分岐先アドレスはＤＳＥＬ
２９に導かれる。このＤＳＥＬ ２．９にはＭＰＡＲ２
ノの出力、ＳＲＦ ２２の出力、ＭＰＣ２４の出力（こ
の例ではＰ＋１番地）、更には前述したようにＭＩＲ２
６に１直数されているマイクロ命令（この例ではＢＡＬ
Ｃマイクロ命令）のＡＤＲＳフィールドの内容（この例
ではアビレフ９番地）も々４がれる。そして、ＭＩＲ２
６に置数されているマイクロ命令がこの例のようにＢＡ
ＬＣマイクロ命令の場合、ＤＳＥＬ ２９はＤＳＥＬ
２ Ｂの出力であるＱ＋ｔの分岐先アドレスを選択する
。これによ’）、ｃｓｚｓからＱ＋を番地のマイクロ命
令が読み出される。
このとき、ＭＰＣ２４に保持されていたカレントなアド
レスＰ＋１番地は戻シ番地として５ＰＦ２２にスタック
され、ＭＰＣ２４にはＤＳＫＬ ２９によって選択され
た分岐アドレスＱ＋４ｅ（加算器２３によって）＋１し
た内容がセットされる。なお、ＭＩＲ，？１５に置数−
されたマイクロ命令がＢＡＬＵマイクロ命令（通常のサ
グルーチンコール命令）である場合には、当該マイクロ
命令のＡＤＲＳフィールドの内容がその址ま分岐先アド
レスとしてＤＳＥＬ ２９により選択されることは言う
迄もない。
レスＰ＋１番地は戻シ番地として５ＰＦ２２にスタック
され、ＭＰＣ２４にはＤＳＫＬ ２９によって選択され
た分岐アドレスＱ＋４ｅ（加算器２３によって）＋１し
た内容がセットされる。なお、ＭＩＲ，？１５に置数−
されたマイクロ命令がＢＡＬＵマイクロ命令（通常のサ
グルーチンコール命令）である場合には、当該マイクロ
命令のＡＤＲＳフィールドの内容がその址ま分岐先アド
レスとしてＤＳＥＬ ２９により選択されることは言う
迄もない。
きて、Ｃ８２５から読み出されたＱ＋Ａ（ｔ＝０．１，
２．・・・）番地のマイクロ命令は、第４図に示されて
いるようにあらかじめ長さｔに対応したビットパターン
ヲ（ビット３２〜６３の）ＤＡＴＡフィールドに定義し
たＲＴＮＤマイクロ命令である。したがって、とのＲＴ
ＮＤマイクロ命令を実行することによりイミディエート
データとじて即座に所望のビット・やターンを１１する
こと力・できる。壕だ、、 １．ｔ’ｒｎｏマイクロ
命令にし、イミディエートデータの指定のほかに前述し
たようにサブルーチンからのリターンを指定するもので
ある。
２．・・・）番地のマイクロ命令は、第４図に示されて
いるようにあらかじめ長さｔに対応したビットパターン
ヲ（ビット３２〜６３の）ＤＡＴＡフィールドに定義し
たＲＴＮＤマイクロ命令である。したがって、とのＲＴ
ＮＤマイクロ命令を実行することによりイミディエート
データとじて即座に所望のビット・やターンを１１する
こと力・できる。壕だ、、 １．ｔ’ｒｎｏマイクロ
命令にし、イミディエートデータの指定のほかに前述し
たようにサブルーチンからのリターンを指定するもので
ある。
したかって、とのＲＴＮＤマイクロ１宿令を実行するこ
とによシ（実需のＲＴＮマイクロ命令と同様に）ＳＲＦ
２２に格納されていた戻シ番地てめるＰ＋１番地が取
シ出され、マイクロプログラムアドレスとしてＤＳＥＬ
２９ ’ｆｚ介してＣ８２５に導かれる。
とによシ（実需のＲＴＮマイクロ命令と同様に）ＳＲＦ
２２に格納されていた戻シ番地てめるＰ＋１番地が取
シ出され、マイクロプログラムアドレスとしてＤＳＥＬ
２９ ’ｆｚ介してＣ８２５に導かれる。
これによＩ）Ｃ８２ｓからＰ ＋１ 番地のマイクロ命
令が読み出され、元のルーチンに戻る準備が整う。この
とさ、ＭＰＣ２４にはＣ８２５に対するマイクロプログ
ラムアドレス（Ｐ ＋１４地）に１がカロ算されたＰ
＋２ Ｍｉ地がセットされる。
令が読み出され、元のルーチンに戻る準備が整う。この
とさ、ＭＰＣ２４にはＣ８２５に対するマイクロプログ
ラムアドレス（Ｐ ＋１４地）に１がカロ算されたＰ
＋２ Ｍｉ地がセットされる。
そして、ＭＰＣ２４の内容が伎述づ−るマイクロ命令を
読み出すためのマイクロプログラムアドレスとして用い
られることになる。
読み出すためのマイクロプログラムアドレスとして用い
られることになる。
このように本実施例によれば、多方向分岐条件としての
ビット列の長さｔにＪｂじて多方向分岐か行なえ、その
分岐先（マイクロ命令）にて対応するビットパターンを
生成することがアきる。しかも、上記多方向分岐にシに
件分岐（ＢＲＣ）マイクロ命令などを使わすＢＡＬマイ
クロ命令（サブルーチンコール命令）に多方向分岐機能
を持たせたＢＡＬＣマイクロ命令全使用しているため次
のような作用効果をメすることができる。
ビット列の長さｔにＪｂじて多方向分岐か行なえ、その
分岐先（マイクロ命令）にて対応するビットパターンを
生成することがアきる。しかも、上記多方向分岐にシに
件分岐（ＢＲＣ）マイクロ命令などを使わすＢＡＬマイ
クロ命令（サブルーチンコール命令）に多方向分岐機能
を持たせたＢＡＬＣマイクロ命令全使用しているため次
のような作用効果をメすることができる。
すなわち、ＢＡＬマイクロ命艙を実行し７′ζ場合、元
のルーチンに戻れるように戻り番地が５ＲＦ２．？にス
タック寧れるので、ＲＴＮマイクロ命令（ザブルーチン
リターン命令）では、戻’り誉地金指定する心安がない
。このため、ＣΔ■フィールドやＪＣフィールドｋ ｔ
ｈに必要としないＲＴＮマイクロ命令の場合には、ビッ
ト３２〜６３をＤＡＴＡフィールドとして用い、−（ミ
ディエート。データを定義することが可能である。これ
がＲＴＮＤマイクロ命令であシ、前述したように当該１
マイクロ命令でピッ） ノ４ターンの生成と元のルーチ
ンへのリターンの両４戊能を発」軍させることができる
。これに対し、たとえ多方向分岐を用いてビット列の長
さＬに応じたビットパターンを生成することが考えられ
たとしても、従来のように条件分岐（ＢＲＣ）マイクロ
命令で多方向分岐する方式では、処理速度の点で間違が
ある。これは、この方式で多方向分岐した場合に元のル
ーチンに戻るためには、ＡＤＲＳフィールドでその戻９
番地〒分岐先アドレスとして指定した無条件分肢（ＩＵ
）マイクロ命令を実行する必要があるため、イミｒイ
エートデータを定義するＤＴＡマイ、クロ命令とＢＲＵ
マイクロ命令との両命令を実行し力ければならないから
である。すなわち、本実施例によれば、外部にＲＯＭな
どのノ・−ド構成を追加することなく、高速に任意のビ
ットノぐターンを得ることができる。
のルーチンに戻れるように戻り番地が５ＲＦ２．？にス
タック寧れるので、ＲＴＮマイクロ命令（ザブルーチン
リターン命令）では、戻’り誉地金指定する心安がない
。このため、ＣΔ■フィールドやＪＣフィールドｋ ｔ
ｈに必要としないＲＴＮマイクロ命令の場合には、ビッ
ト３２〜６３をＤＡＴＡフィールドとして用い、−（ミ
ディエート。データを定義することが可能である。これ
がＲＴＮＤマイクロ命令であシ、前述したように当該１
マイクロ命令でピッ） ノ４ターンの生成と元のルーチ
ンへのリターンの両４戊能を発」軍させることができる
。これに対し、たとえ多方向分岐を用いてビット列の長
さＬに応じたビットパターンを生成することが考えられ
たとしても、従来のように条件分岐（ＢＲＣ）マイクロ
命令で多方向分岐する方式では、処理速度の点で間違が
ある。これは、この方式で多方向分岐した場合に元のル
ーチンに戻るためには、ＡＤＲＳフィールドでその戻９
番地〒分岐先アドレスとして指定した無条件分肢（ＩＵ
）マイクロ命令を実行する必要があるため、イミｒイ
エートデータを定義するＤＴＡマイ、クロ命令とＢＲＵ
マイクロ命令との両命令を実行し力ければならないから
である。すなわち、本実施例によれば、外部にＲＯＭな
どのノ・−ド構成を追加することなく、高速に任意のビ
ットノぐターンを得ることができる。
なお、前記実施例ではＤＥＪｉ：Ｌ ２ Ｂを用い、Ｂ
ＡＬＣマイクロ命令のＡＪ）ＲＳフィールドで指定され
たアドレスＱの一部をビット列の長さＬに置き換えて分
岐先アドレスを生成するものとして説明したが、例えば
加算器を用いてＱ＋ｔを求めこれを分岐先アドレスとす
るようにしてもよい。また、前記実施例では、ビットツ
クターンとして、ビット列の長さｔに対応した、最上位
ビットから連続したｔ＋１ビットの°゛１”のビットパ
ターンを示した（第４図参照）が、他の任意のビットパ
ターンであっても構わない。
ＡＬＣマイクロ命令のＡＪ）ＲＳフィールドで指定され
たアドレスＱの一部をビット列の長さＬに置き換えて分
岐先アドレスを生成するものとして説明したが、例えば
加算器を用いてＱ＋ｔを求めこれを分岐先アドレスとす
るようにしてもよい。また、前記実施例では、ビットツ
クターンとして、ビット列の長さｔに対応した、最上位
ビットから連続したｔ＋１ビットの°゛１”のビットパ
ターンを示した（第４図参照）が、他の任意のビットパ
ターンであっても構わない。
更に前記実施例では、ビット列処理命令に関する処理動
作について説明したが、ｃＲ２７にビット列の長さｔで
なく他の多方向分岐条件をセット、することによシ、他
の命令に関しても有効に利用できることは明らかである
。これは、例えば複数のプログラム処理で使用するサブ
ルーチンが一部異なる場合に、Ｃ８２５の効率的運用を
図るために共通のサブルーチンを構成し、プログラムに
よシ当該サブルーチンの実行経路を変えるようにして実
質的に異なるサブルーチンを実行する場合などに有効で
ある。これは、上記実行経路を変えるためにサブルーチ
ンコール前に必要な条件をプリセットしておき、との条
件を判定して対応する飛び先に飛んだシ、サブルーチン
の中で条件判定を行なって対応する飛び先に飛んだ９す
る従来方式と比べれば明らかである。
作について説明したが、ｃＲ２７にビット列の長さｔで
なく他の多方向分岐条件をセット、することによシ、他
の命令に関しても有効に利用できることは明らかである
。これは、例えば複数のプログラム処理で使用するサブ
ルーチンが一部異なる場合に、Ｃ８２５の効率的運用を
図るために共通のサブルーチンを構成し、プログラムに
よシ当該サブルーチンの実行経路を変えるようにして実
質的に異なるサブルーチンを実行する場合などに有効で
ある。これは、上記実行経路を変えるためにサブルーチ
ンコール前に必要な条件をプリセットしておき、との条
件を判定して対応する飛び先に飛んだシ、サブルーチン
の中で条件判定を行なって対応する飛び先に飛んだ９す
る従来方式と比べれば明らかである。
以、、）、詳述したように本発明によれは、１廼単なハ
ード構成であシながら、特にビット列処理に関する命令
を高速に処理することができる。
ード構成であシながら、特にビット列処理に関する命令
を高速に処理することができる。
第１図は従来例を示すブロック図、第２図は本発明のマ
イクロプログラム制＃装置の一実施例を示すブロック図
、第３図は上記実施例で適用されるマイクロ命令のフォ
ーマツトラ示ス図、第４１．ｑＶｉ上記実施例で適用さ
れるマイクロノログラムの一部を示す概念図。 ２１・・マイクロプログラムフドレスレソスタ（ｊＶＩ
ＰＡＲ） 、２２・・・スタックレソスタファイル（Ｓ
ＲＦ ） ％−２，５−，１＋４御記憶（ｃｓ）、２６
−？イクロ命令しソスタ（１νＩＩＩＲ）、２７・・・
条件レソスタ（ＣＲ）、２８ 、２９・・・データセレ
クタ（ＤＳＥＬ ）。 出願人代理人 弁理士 鈴 工 武 彦第１図 θ （ｂ） 第２図 第３ 図 第４図 ３３１
イクロプログラム制＃装置の一実施例を示すブロック図
、第３図は上記実施例で適用されるマイクロ命令のフォ
ーマツトラ示ス図、第４１．ｑＶｉ上記実施例で適用さ
れるマイクロノログラムの一部を示す概念図。 ２１・・マイクロプログラムフドレスレソスタ（ｊＶＩ
ＰＡＲ） 、２２・・・スタックレソスタファイル（Ｓ
ＲＦ ） ％−２，５−，１＋４御記憶（ｃｓ）、２６
−？イクロ命令しソスタ（１νＩＩＩＲ）、２７・・・
条件レソスタ（ＣＲ）、２８ 、２９・・・データセレ
クタ（ＤＳＥＬ ）。 出願人代理人 弁理士 鈴 工 武 彦第１図 θ （ｂ） 第２図 第３ 図 第４図 ３３１
Claims (1)
- 【特許請求の範囲】 （１） 各種マイクロプログラムが格納されている制
御記憶を備えたマイクロプログラム制御装置におい”て
、′多方向分岐条件が置数される条件レソスタと、上記
制御記憶から読み出されるマイクロ命令が特定のサブル
ーチンコール命令である場合に当該命令のアドレスフィ
ールドの内容と上記条件レジスタの内容とによ多分岐先
アドレスを生成する多方向分岐先アドレス生成手段とを
具備し、この手段によって生成された上記分岐先アドレ
スを上記制御記憶に対するマイクロプログラムアドレス
とすることによシ多方向に分岐することを特徴とするマ
イクロプログラム、「０御装置。 （２）上記多方向分岐先アドレス生成手段は、上記特定
のサブルーチンコール命令のアドレスフィールドの一部
を上記条件レノスタの内容に置き侯えることによシ上記
分岐先アドレスを生成・すること乞特徴とする特許請求
の範囲第１項６旧取のマイクロプログラム１間御装装置
。 （３）上記多方向分岐条件かビット列の長さであること
を特徴とする特許請求の範囲第１項または第２項記載の
マイクロプログラム制御装置。 玉４）上記多方向分岐先アドレス生成手段によって生成
された上記分岐先アドレスを上記制御記憶に対するマイ
クロプログラムアドレスとすることにより上記制御記憶
から読み出される分岐先マイクロ命令が、上記ビット列
の長さに対応するビットハターンとなっているイミディ
エートデータを定義したマイクロ命令であることを特徴
とする特許請求の範囲第３項記載のマイクロプログラム
制御装置。 （５） 上記イミディエートデータを定義したマイク
ロ命令がサブルーチンからのリターンをも示すマイクロ
命令であることを特徴とする特許請求の範囲第４項記載
のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20904982A JPS5999550A (ja) | 1982-11-29 | 1982-11-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20904982A JPS5999550A (ja) | 1982-11-29 | 1982-11-29 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999550A true JPS5999550A (ja) | 1984-06-08 |
Family
ID=16566399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20904982A Pending JPS5999550A (ja) | 1982-11-29 | 1982-11-29 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514092A2 (en) * | 1991-05-08 | 1992-11-19 | Fujitsu Limited | Information processing system |
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
-
1982
- 1982-11-29 JP JP20904982A patent/JPS5999550A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514092A2 (en) * | 1991-05-08 | 1992-11-19 | Fujitsu Limited | Information processing system |
| US5404554A (en) * | 1991-05-08 | 1995-04-04 | Fujitsu Limited | Information processing system which converts specific instruction codes to non-user defined instruction codes |
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
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