JPS62115541A - マイクロ命令分岐アドレス生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ １命令（機械語命令）の実行に係る論理動作を複数のマ
イクロ命令を実行することによって実現するごとく構成
されていて、該複数のマイクロ命令の先頭番地が実行す
べき命令のオペコード部の最上位バイトあるいは最上位
バイトと該最上位バイトの次のバイトの内容に基づいて
生成される情報処理装置においては、従来、実行すべき
命令の最上位バイトの内容によって、オペコードに最上
位バイトの次のバイトも含まれると判断したとき、演算
系を用いて、該バイトの内容を最上位バイトの位置まで
シフトして改めてその内容を読み出し、これに基づいて
マイクロ命令の先頭アドレスを生成するという制御を行
なっていたので処理速度が遅く、また演算系の処理能力
に影響を与えるという欠点があった。本発明は、このよ
うな従来の欠点を解決するため、実行すべき命令のオペ
コード部の最上位バイトあるいは該バイトの次に位・置
するバイトのいずれかを選択してしてその内容を出力す
ることの可能なハードウェアを設けて、最上位バイトの
内容からオペコード部が次のバイトに跨ると判断された
とき、該次のバイトを直接読み出すことにより、マイク
ロ命令の先頭アドレスを迅速に生成し得る制御方式に係
る技術を開示している。

［産業上の利用分野］ 本発明は情報処理装置の機械語命令実行の制御に関する
ものであって、特に、機械語命令の実行に係る論理的動
作を複数のマイクロ命令（マイクロステップ）によって
実現する場合のマイクロステップの先頭アドレスの生成
方式に係る。

［従来の技術］ 情報処理装置において、機械語命令の解読、実行等の論
理動作は、主記憶装置へのアクセス、シフト、加算器に
よる演算などの限られた数の基本動作の組み合わせによ
って実現される。

そして、このような基本動作は、ハードウェアによる論
理回路によって実現する場合と、マイクロ命令と呼ばれ
る基本的論理動作を行なう命令をいくつか実行すること
により実現する場合とがある。

後者の、機械語命令の実行に係る論理動作を複数のマイ
クロ命令の実行によって行なう場合を以下、マイクロプ
ログラム方式と呼び、また複数のマイクロ命令の集まり
をマイクロステップとも呼ぶ。

前述したような、マイクロプログラム方式の情報処理装
置においては、実行すべき機械語命令のオペコードから
動作させるべきマイクロステップの先頭アドレスを生成
する方式を採ることが多い。

すなわち、各機械語命令のオペコードに対応して、それ
ぞれの機械語命令の実行に係る論理動作を実現するマイ
クロステップの先頭アドレスが定められているので、オ
ペコードをデコートしまたは修飾することによって、迅
速にマイクロステップの先頭アドレスを生成することが
できる。

そして、該アドレスの生成に際しては、機械語命令のオ
ペコードを命令フェッチレジスタ（以下ＰＲレジスタと
もいう）にセットして、その最上位バイト（Ｆ　ＲＯ）
の内容からアドレスを生成するという方法が採られる。

また、このようなアドレスの生成はＢＦ命令と呼ばれる
マイクロ命令によって行なわれる。

第２図は上述した従来のマイクロ命令アドレス生成方式
を説明する図であって、１は主記憶装置、２はＦＲレジ
スタ、・３は演算回路、４はマイクロ命令アドレス、５
はマイクロ命令を表している。

第２図において、主記憶装置１から読み出された機械語
命令はＦＲレジスタ２にセットされ、その最上位バイト
ＦＲＯの内容が読み出されて、これによりマイクロ命令
のアドレスが生成される。

［発明が解決しようとする問題点］ 機械語命令のオペコードとして最上位バイトだけでなく
、次のバイト　（第２図におけるＦＲｌ）まで使用され
ることがある（以下２バイト命令ともいう）。これは、
命令の種類が多い場合にアドレッシングのための数値表
現がＦＲＯの１バイトだけでは足りなくなる場合がある
ことによる。

そして、従来、オペコードがＦＲＩに跨′っているとき
は、ＦＲＯの内容でＢＰ命令を実行することにより、そ
れが２バイト命令であることを識別して、第２図におけ
る演算回路３を用いて、ＰＲレジスタ２の内容を左へ１
バイトシフトすることによりＦＲＯの位置に移動したＦ
Ｒｌの内容で再度ＢＦ命令を実行することによりマイク
ロ命令アドレスを生成するという方法に依っていた。

このような、従来の機械語命令のオペコードからマイク
ロ命令アドレスを生成する方式においては、２バイト命
令の場合、上述したような煩雑な制御を行わなくてはな
らないため、非常に時間がかかるという問題点があった
。また、ＦＲｌの内容をＦＲＯの位置ヘシフトするとき
、演算回路を使用しているので他のマイクロ命令（例え
ば機械語命令のオペランドを使用したアドレス計算等）
の処理が影響を受けるという問題点があった。

本発明は、このような従来の問題点に鑑み、２バイト命
令の場合であっても、演算回路を使用することなく、迅
速にマイクロ命令アドレスを生成することのできる情報
処理装置を提供することを目的としている。

［問題点を解決するための手段］ そして、この目的は本発明によれば、特許請求の範囲に
記載のとおり、１命令の実行に係る論理動作を複数のマ
イクロ命令を実行することによって実現するごとく構成
されていて、該複数のマイクロ命令の先頭番地が実行す
べき命令のオペコード部の最上位バイトあるいは最上位
バイトと該最上位バイトの次のバイトの内容に基づいて
生成去れる情報処理装置において、実行すべき命令のオ
ペコード部の最上位バイトあるいは該最上位バイトの次
のバイトのいずれかを選択してその内容を出力する手段
を設け、前記手段により該オペコード部の最上位バイト
の次のバイトを選択して該バイトの値を用いて実行すべ
きマイクロ命令の先頭アドレスを生成することを特徴と
するマイクロ命令分岐アドレス方式により達成される。

［実施例］ 第１図は本発明の１実施例のアドレス生成方式を説明す
る図であって、１〜５は第２図と同様であり、６は切替
回路を表している。

第１図において、主記憶装置１から読み出された機械語
命令はＦＲレジスタ２にセットされる。そしてＦＲＯの
内容く機械語命令のオペコード）が切替回路６を経由し
て読み出されこれがマイクロ命令アドレス４の下位バイ
トとなる。

またマイクロ命令アドレス４の上位部分にはＢＦ命令の
アドレスが入る。アドレス生成用の命令として該ＢＦ命
令の他にＢＦＦ命令も用意される。

機械語命令のオペコードがＦＲＯだけの１バイト命令で
ある場合には、このようにして生成されたアドレスによ
って直ちに目的のマイクロステップを実行することがで
きる。

機械語命令のオペコードがＦＲＩに跨がる２バイト命令
の場合には、ＦＲＯによるマイクロ命令の実行結果とし
て２バイト命令であることが識別される。そしてマイク
ロ命令でＢＦＦ命令がコーディングされた時“Ａ”信号
が“１”になり、このときには切替回路６がＦＲＩを選
択する。そして該ＦＲＩの内容を下位バイトとし前′記
ＢＦＦ命令のアドレスを上位とするマイクロ命令アドレ
スが生成される。

［発明の効果］ 以上、説明したように本発明の方式によれば、機械語命
令の実行に係る論理動作を複数のマイクロ命令の動作に
より実現するごとく構成された情報処理装置において、
機械語命令のオペコードが２バイトに跨る場合であって
も、迅速にマイクロ命令の先頭アドレスを生成すること
が可能であり、またアドレス生成に際して演算回路を使
用しないので、他のマイクロ命令の処理に影響を与える
ことがないという利点がある。

【図面の簡単な説明】

第１図は本発明の１実施例のアドレス生成方式を説明す
る図、第２図は従来のマイクロ命令アドレス生成方式を
説明する図である。 １・・・主記憶装置、２・・・ＦＲレジスタ、３・・・
演算回路、４・・・マイクロ命令アドレス、５・・・マ
イクロ命令、６・・・切替回路 代理人　弁理士　井　桁　貞　−・　ミ　。 −−−一パ

Claims (1)

【特許請求の範囲】
1. １命令の実行に係る論理動作を複数のマイクロ命令を実
   行することによって実現するごとく構成されていて、該
   複数のマイクロ命令の先頭番地が実行すべき命令のオペ
   コード部の最上位バイトあるいは最上位バイトと該最上
   位バイトの次のバイトの内容に基づいて生成される情報
   処理装置において、実行すべき命令のオペコード部の最
   上位バイトあるいは該最上位バイトの次のバイトのいず
   れかを選択してその内容を出力する手段を設け、前記手
   段により該オペコード部の最上位バイトの次のバイトを
   選択して該バイトの値を用いて実行すべきマイクロ命令
   の先頭アドレスを生成することを特徴とするマイクロ命
   令分岐アドレス方式。