JPS6212529B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はプログラムを処理する計算機に関する
ものである。 プログラムを処理する計算機を用いて多数桁
（多数語）にわたる算術演算のプログラムを実行
する場合、算術演算における桁上げ情報と、プロ
グラム上の算術演算処理ループから抜出すための
情報とをいかに処理するかで、ハードウエア及び
プログラムの繁雑性が決定される。ところで従来
の計算機では、桁上げ情報を蓄えるフラグとして
のフリツプフロツプを１個設け、これを上記各情
報の蓄積用として兼用し、上記算術演算処理ルー
プから抜出すための情報を得る時点では、算術演
算における桁上げ情報を何らかの形で退避させた
り、またはスキツプ命令を取入れて上記処理ルー
プから抜出すための情報は、次の命令をスキツプ
するかしないかの判断に使用し、演算の桁上げ情
報の退避をしなくて済むようにしたものがある。 しかしながら、上記前者のタイプの計算機では
演算の桁上げ情報を退避するための命令を余分に
付加するため、プログラム量が大となる問題があ
り、後者のタイプの計算機では、スキツプ命令を
実行するため、余分なハードウエアを別途設けな
ければならず、構成が複雑化される問題があつ
た。 第１図ないし第３図は以上のことを説明するた
めの従来の計算機の構成を示す。即ち第１図にお
いてメモリ１はプログラム（必要に応じてデータ
も含まれる）を蓄積しておくところであり、その
番地指定はプログラムカウンタ２（通称PC）で
なされる。このカウンタ２で指定されたメモリ１
内の１つの命令語はゲート３を介して命令レジス
タ（通称IR）４へ転送される。このレジスタ４
へ転送された命令は命令解読器（通称ID）５で
解読され、各種制御信号を発生する。これら制御
信号はここでは命令の記号で示してあり、対応す
る命令のときのみアクテイブとなる。 また演算等の処理を行なうためのアキユムレー
タ（通称Ａ）６及びデータ専用のメモリ７（通称
Ｍ）があり、これらの間で演算が行なえるように
どちらの出力も算術論理演算装置（通称ALU）
８の入力となつている。この演算装置８の出力は
ゲート９を介してアキユムレータ６に戻るように
なつている。またアキユムレータ６にはゲート１
０を介してメモリ７の出力を供給することが可能
であり、アキユムレータ６の出力はゲート１１を
介してメモリ７にストアすることができる。上記
演算装置８による演算結果の一部である桁上げ情
報はゲート１２を介して１ビツトのフラグレジス
タであるＤ型フリツプフロツプ（Ｃと称する）１
３に蓄えられる。ここでゲート１２が開くのは、
標準的命令の１つであるメモリ７とアキユムレー
タ６の出力データを算術加算する命令（ADM命
令）が供給されたときであり、同時にゲート９も
開かれる。 上記メモリ７の番地指定は、そのページをレジ
スタ（Ｈと称する）１４で、またページ内の番地
をレジスタ（Ｌと称する）１５で行なう。Ｈレジ
スタ１４、Ｌレジスタ１５にはそれぞれイミデイ
エトデータの転送が命令レジスタ４からゲート１
６，１７を介して行なえる。この時の転送命令は
LHI、LLIで示される。そしてメモリ７では該メ
モリ内で連続的に並ぶ複数語に対して番地指定が
行なえるように、Ｌレジスタ１５にはその内容を
＋１する手段１８が付加されている。この手段１
８の出力は、Ｌレジスタ１５の内容を増加する命
令（INL命令）が与えられた時ゲートを開くゲー
ト１９，２０を介してフリツプフロツプ１３、Ｌ
レジスタ１５へ転送される。 同様にプログラムカウンタ２にも、その内容を
増加する（＋１）手段２１が設けられており、該
カウンタ２はこの手段２１により＋１されるか或
いは分岐命令によつてメモリ１からの出力が転送
できるようになつている。これらのうちいずれを
選択するかはオアゲート２２で決定される。即ち
無条件分岐命令（JMP命令）の時、及び条件分岐
命令（JCCとJCS命令）で条件が成立していると
き、つまりJCC命令ではフリツプフロツプ１３の
出力Ｑ＝０でアンドゲート２３の論理が成立する
か、JCS命令でフリツプフロツプ１３の出力Ｑ＝
１でアンドゲート２４の論理が成立した時、プロ
グラムカウンタ２にはゲート２７を介してメモリ
１の出力が転送され、それ以外の時はインバータ
２５の出力でプログラムカウンタ２は増加手段２
１、ゲート２８を介して数値１ずつ加算される。 なおフリツプフロツプ２６は２サイクル命令を
処理するためのもので、命令解読器５で得られる
２サイクル命令を示す信号１２でセツトされ、次
のサイクルで自動的にリセツトされる。そしてフ
リツプフロツプ２６の出力はメモリ１の出力であ
るところの２サイクル命令の２語目が命令レジス
タ５に転送されるのを禁止している。 第２図は、第１図においてＬレジスタ１５の内
容を＋１するのに増加手段１８を用いずに、演算
装置８で実行する計算機の従来例である。この場
合、Ｌレジスタ１５の出力は、該レジスタの内容
を＋１するためのINL命令が得られた際に演算装
置８の一方の入力にゲート３１を介して与えられ
るようになつており、演算装置８の出力はゲート
２０を介してＬレジスタ１５へ返還され、また演
算装置８の桁上げ情報はゲート１２を介してフリ
ツプフロツプ１３へ供給される。ここで桁上げ情
報をフリツプフロツプ１３へ供給するのは、オア
ゲート３２によるゲート１２の制御だけで行なつ
ているが、オアゲート３２の入力として前記
ADM命令及びINL命令が与えられているので、
フリツプフロツプ１３の動作は第１図の場合と対
応している。アキユムレータ６の出力部に設けら
れゲート９と同時開閉するゲート３３は、Ｌレジ
スタ１５の出力も演算装置８の入力となるため、
入力を区別するのに用いる。またオアゲート３２
の一入力であるINA命令は、以下の動作を説明す
る上で問題にする必要はない。 次に第１図または第２図において、仮にＬレジ
スタ１５の構成を４ビツトとし、メモリ７の語の
構成を下記のようにページ当り16語として、零ペ
ージの８語（８桁数値と考えてよい）と１ページ
の８語（同じく８桁数値と考えてよい）とを加算
し、その結果をもとの１ページ内に格納する場合
を考えてみる。

【表】 この時作成するプログラム例は次のようにな
る。ただしここでは左欄から、番地を示すラベル
名、命令記号、被演算記号、命令の内容説明の順
に示されている。

【表】 …
そのプログラムによる概略動作は、まずプログ
ラムカウンタ２でCLA命令を命令レジスタ４に
読出し、命令解読器５でアキユムレータ６をクリ
アする。次にLLI命令を読出し、ゲート１７を開
いて８番地に対応するデータをＬレジスタ１５に
格納する。続いてLHI命令でＨレジスタ１４に零
ページデータを格納してから、ADM命令でアキ
ユムレータ６内のデータとレジスタ１４，１５で
指定されるメモリ７の番地内のデータが加算さ
れ、その結果桁上げがあればフリツプフロツプ１
３に“１”が格納され、桁上げがなければフリツ
プフロツプ１３の内容は“０”である。ここで
JCS命令が実行されるが、上記加算結果に桁上げ
が生じればCAR番地に飛ぶのは、アキユムレー
タ６の内容つまりＡとメモリ７の出力内容つまり
Ｍ〔HL〕の加算Ａ＋Ｍ〔HL〕でＭ〔HL〕が全
ビツト“１”、Ａが“１”の時のみ桁上げが生じ
るが、この時Ａ＋Ｍ〔HL〕の内容は零で、１ペ
ージの対応番地内の内容との加算は行なう必要が
なく、該内容はそのままでも加算が行なわれたの
と等価になるからである。しかし第１回目のＡ＋
Ｍ〔HL〕のＡは“０”だからここでは上記桁上
げは生じない。次にLHI命令でＨレジスタ１４に
１ページを指定するデータが得られ、この時Ｌレ
ジスタ１５で８番地は前から指定されているか
ら、ADM命令で零ページの８番地の内容と１ペ
ージの８番地の内容との加算が実行され、その結
果桁上げがあればADM命令で“１”がフリツプ
フロツプ１３に格納され、続くSTR命令で上記
各ページの８番地どうしの加算結果がアキユムレ
ータ６からメモリ７の１ページの８番地へ格納さ
れる。次にCLA命令でアキユムレータ６がクリ
アされ、次のJCC命令時にフリツプフロツプ１３
に“０”が格納されていればNOC番地へ飛び、
フリツプフロツプ１３に“１”が格納されていれ
ば、続くINA命令でアキユムレータ６へＡ＋１
（ただしＡ＝０）の内容を格納し、次桁の加算時
に桁上り内容“１”を加える準備をする。そして
INL命令でＬレジスタ１５の内容に“１”を加
え、この時桁上げが生じればフリツプフロツプ１
３に“１”を格納し、桁上げが生じなければ
“０”を格納する。該フリツプフロツプ１３に
“０”が格納された場合は、未だ加算は完了して
いないから、続くJCC命令でLOOP番地へ飛び、
この加算実行ループをＬ＋１の内容に桁上げが生
じるまで繰返し実行する。このＬ＋１の内容に桁
上げが生じるのは、Ｌの内容が全ビツト“１”つ
まり15番地の時であるから、これで全ての加算は
終了し、その結果はメモリ７の１ページの対応番
地に格納されたことになる。 以上のプログラムでは、命令数は13個で、分岐
命令を２語命令、他を１語命令とすると、分岐命
令はJCS命令が１個、JCC命令が２個だから、計
16語が必要である。 第３図はＬレジスタ１５の内容を増加する命令
において、桁上げ情報をフリツプフロツプ１３に
蓄えることをせず、もしＬレジスタ１５の内容に
桁上げがあれば、次に続く命令をスキツプできる
ように機能を追加した例である。即ちフリツプフ
ロツプ（SKと称す）４１は命令をスキツプする
必要があるかどうかを判断するためのもので、
INLSK命令つまりＬレジスタ１５の内容を
“１”だけ増加してその結果桁上げがあつた時に
は次に続く命令をスキツプする命令が供給される
アンドゲート４２により、＋１手段１８から桁上
げ信号が発生した時SKフリツプフロツプ４１を
セツトし、次に続く命令が２サイクル命令でない
ならば、直ちに１サイクルでゲート４３，４４に
よりSKフリツプフロツプ４１をリセツトし、２
サイクル命令ならば、２サイクル後にリセツトす
るようになつている。SKフリツプフロツプ４１
の出力Ｑは命令解読器５から何らの命令が発せら
れないように該命令解読器５を非動作とする。こ
れはスキツプ命令時に、プログラムカウンタ２に
よる命令フエツチが行なわれるので、これによる
不要な命令が命令解読器５から発せられないよう
にするためである。なお本例では第１図、第２図
の場合のADM命令は多少変更し、ADC命令とし
てある。このADC命令では、メモリ７の出力内
容とアキユムレータ６の内容を加算するときにフ
リツプフロツプ１３の内容（１ビツト）も同時に
加算する。その演算結果の桁上げ情報は、フリツ
プフロツプ１３に戻つてこれを更新する。 第３図の構成によるプログラム例は、第１図、
第２図の場合と同様の算術演算を行なおうとする
時、次のようになる。

【表】 …
このプログラムの特徴は、フリツプフロツプ１
３を純粋のデータ加算のみに用い、Ｌレジスタ１
５からの桁上げ情報の格納用としない点である。
また本プログラムの命令数は、１語命令が９個、
分岐命令を２語命令として計10個で、第１図、第
２図に相当するプログラムよりなるかに少くなつ
ている。このように第３図のものはプログラム量
が少くなつたが、ハードウエアが増大している。 第１図、第２図の例でプログラム量が大となる
原因は、算術演算の桁上げ情報がフリツプフロツ
プ１３に蓄えられるようになつているので、Ｌレ
ジスタ１５の内容の増加命令（INL命令）におい
てフリツプフロツプ１３を、プログラムのループ
より抜出すための分岐の条件として使用せざるを
得ず、算術加算そのものの桁上げ情報をアキユム
レータ６でもつて保持しなければならない点にあ
る。CAR−２番地つまりCLA命令よりCAR番地
までの３命令は、まさにこの不都合な理由ゆえに
必要な部分である。 一方第３図ではこの点が改良され、カウンタと
してのＬレジスタ１５に関する桁上げ情報は、フ
リツプフロツプ１３に蓄えることはせず、次に続
く命令をスキツプするかどうかの判断に用いてい
る。つまりＬレジスタに関する情報はSKフリツ
プフロツプ４１に蓄える。こうすることにより、
純粋算術加算の場合のADC命令における桁上げ
情報はフリツプフロツプ１３に蓄えられ、この時
Ｌレジスタ１５の内容を増加する動作をしても
ADC命令における桁上げ情報が破壊されること
はない。従つてフリツプフロツプ１３の桁上げ情
報をどこかへ退避しておく余分な命令が不要化さ
れる。しかし第３図ではスキツプ命令の処理機能
を付加するために、SKフリツプフロツプ４１と
命令解読器５の出力を非動作とするための禁止回
路が必要となる。そしてスキツプされる命令が１
サイクルか２サイクル命令かを判断する必要があ
るときには、更にゲート４３，４４の如きSKフ
リツプフロツプ４１を制御する回路が必要とな
る。 本発明は上記実情に鑑みてなされたもので、算
術演算時に生じる桁上げ情報を蓄えるフラブレジ
スタと、分岐命令の判断のために用いるフラグレ
ジスタを設けることにより、プログラム及びハー
ドウエアが共に簡素化される計算機を提供しよう
とするものである。 以下第４図を参照して本発明の一実施例を説明
する。なお本実施例は第１図、第３図のものと対
応し、桁上げ処理系に関する部分が相異するか
ら、対応個所には同一符号を付して説明を省略す
る。本実施例における最も特徴ある点は、算術演
算専用の桁上げ情報を蓄えるフラグレジスタとし
てのＤ型フリツプフロツプ（Ｃと称する）５１
と、分岐命令の判断用フラグレジスタとしてのＤ
型フリツプフロツプ（CFと称する）５２を設け
た点である。即ち演算装置８の出力はゲート１２
を介してフリツプフロツプ５１のＤ入力に供給さ
れ、該フリツプフロツプ５１の保持データ内容は
Ｑ端子から演算装置８へ返還される。このフリツ
プフロツプ５１は命令解読器５からのCLC命令
でリセツト可能である。また演算装置８の出力は
ゲート５３を介してフリツプフロツプ５２のＤ端
子に供給され、更にＬレジスタ１５の＋１手段１
８の出力つまり分岐情報がゲート１９を介してフ
リツプフロツプ５２のＤ端子に供給される。上記
ゲート５３はゲート１２と共に、命令解読器５か
らのADC命令でゲートを開き、ゲート１９はINL
命令でゲートを開く。フリツプフロツプ５２の
Ｑ、出力は、プログラムカウンタ２の格納デー
タを選択するためのゲート２４，２３の入力とな
る。 上記算術演算専用のＣフリツプフロツプ５１
は、ADC命令などによる算術演算で、その桁上
げ情報を保持する必要がある命令に限り、該桁上
げ情報を蓄える機能がある。またＬレジスタ１５
の＋１手段１８から桁上げ情報が得られ、該情報
をもとにプログラムの分岐を行なう際はCFフリ
ツプフロツプ５２を用いる。なおこのフリツプフ
ロツプ５２には、先のADC命令も含めてすべて
の演算命令における桁上げ情報も、ゲート５３を
介して蓄えられるようにしてあるが、これは場合
によつては該桁上げ情報を蓄えておけば何らかの
役に立つ可能性があるからである。 第４図によるプログラム例を以下に示す。

【表】

【表】 ぶ
上記プログラムによる概略動作は、まずプログ
ラムカウンタ２でCLC命令を命令レジスタ４に
読出し、該命令の解読器５のCLC命令でＣフ
リツプフロツプ５１をリセツトする。次にLLI命
令を読出し、ゲート１７を開いて８番地に対応す
るデータをＬレジスタ１５に格納する。続いて
LHI命令でＨレジスタ１４に零ページデータを格
納し、次に上記レジスタ１４，１５で指定される
メモリ７の番地内のデータを、LDM命令でアキ
ユムレータ６に格納する。次にLHI命令でＨレジ
スタ１４に１ページを指定するデータが得られ、
この時Ｌレジスタ１５で８番地はすでに指定され
ているから、ADC命令で零ページの８番地の内
容と１ページの８番地の内容とが加算され、その
結果桁上げがあればＣフリツプフロツプ５１に
“１”が格納され、桁上げがなければ該フリツプ
フロツプ５１に“０”が格納され、上記算術演算
結果であるＡ＋Ｍ〔HL〕の内容はアキユムレー
タ６に格納される。その内容は続くSTR命令で
上記各ページの８番地どうしの加算結果はアキユ
ームレータ６からメモリ１の１ページの８番地へ
格納される。次にINL命令でＬレジスタ１５の内
容を＋１するカウントが行なわれ、それで桁上げ
が生じれば、CFフリツプフロツプ５２に“１”
が格納され、桁上げが生じなければ“０”が格納
される。該フリツプフロツプ５２に“０”が格納
された場合は、未だ加算は終了していないから、
続くJCC命令でＬＰ番地へ飛び、この加算実
行ループをＬ＋１の内容に桁上げが生じるまで繰
返し実行する。このＬ＋１の内容に桁上げが生じ
るのは、Ｌの内容が全ビツト“１”つまり15番地
の時であるから、これで算術加算は終了し、その
結果はメモリ７の１ページの対応番地に格納され
たことになる。 なお上記フリツプフロツプ５２は、アキユムレ
ータ６のデータとメモリ７の出力データの比較を
行ない、その判定結果を蓄えるなどの用途に用い
ることもできる。 以上のプログラム動作で分ることは、INL命令
時にCFフリツプフロツプ５２に格納される桁上
げ情報が、何らＣフリツプフロツプＣに格納
されている算術演算による桁上げ情報をこわさな
い点である。そしてプログラム命令数や語数は第
３図の場合と同じで少なく、ハードウエアも第３
図の如きSKフリツプフロツプ４１とか、命令解
読器５の出力を非動作にする禁止回路とか、上記
フリツプフロツプ４１を制御するゲート回路４
３，４４等が不要化され、構成の簡単化がはかれ
るものである。 第５図に示す実施例は、INL命令による増加
（＋１）機能を演算装置８で行なうようにした点
で第２図のものと対応し、かつ演算専用のフリツ
プフロツプ５１と分岐条件の判断用フリツプフロ
ツプ５２を設けた点は第４図のものと対応するの
で、対応個所には同一符号を付して説明を省略す
る。ただし演算装置８からCFフリツプフロツプ
５２へ供給すべき分岐情報はINL命令で供給され
るべく、演算装置８の出力はゲート１９を通して
CFフリツプフロツプ５２のＤ端子に接続する。
またメモリ７の出力内容とアキユムレータ６の内
容を加算する時、Ｃフリツプフロツプ５１から
の桁上げ情報も同時に加算するから、ゲート９，
３３はADC命令でゲートを開くようにしてお
く、また本実施例の計算機で、算術演算の終了過
程で演算装置８から分岐情報がCFフリツプフロ
ツプ５２に得られないような算術演算の場合、つ
まり前述の算術演算で例えば０ページの14番地の
内容と１ページの14番地の内容の加算で算術演算
が終了すれば、Ｌ＋１＝15で桁上げが生じないか
ら、このような場合には演算装置８でＬレジスタ
１５の内容と命令レジスタ４からのイミデイエト
データとを比較し、これら両者が一致した時CF
フリツプフロツプ５２に分岐情報を格納する構成
とすれば、算術演算の可能範囲が広げられる。 なお、本発明は上記各実施例のみに限定される
ものではなく、例えばフラグレジスタとして用い
たＤ型フリツプフロツプ５１，５２を他のレジス
タとしてもよい等、種々の応用が可能である。 以上説明した如く本発明によれば、算術演算の
桁上げ情報を格納するフラグレジスタ、及び分岐
情報を格納するフラグレジスタを設けたので、ハ
ードウエア、ソフトウエア共に簡素化させる計算
機を提供することができる。

【図面の簡単な説明】

第１図ないし第３図は従来の計算機の構成図、
第４図は本発明の一実施例の構成図、第５図は本
発明の他の実施例の構成図である。 １……メモリ、２……プログラムカウンタ、４
……命令レジスタ、５……命令解読器、６……ア
キユムレータ、７……データ専用メモリ、８……
算術論理演算装置、１２，１９……ゲート、１
５，１６……番地指定レジスタ、１８，２１……
＋１手段、２２……オアゲート、２３，２４……
アンドゲート、２５……インバータ、２７，２８
……ゲート、５１……フリツプフロツプ（第１の
フラグレジスタ）、５２……フリツプフロツプ
（第２のフラグレジスタ）。

Claims (1)

【特許請求の範囲】
1. １ 算術演算手段から算術演算結果の桁上げ情報
   を得て該情報に応じた出力を前記算術演算手段に
   返還する第１のフラグレジスタと、データ記憶用
   のメモリと、このメモリのアドレス指定を行なう
   アドレスレジスタと、このアドレスレジスタの内
   容に１を加算する手段と、この手段で前記算術演
   算のプログラム実行時に生じる分岐情報に相当す
   る桁上げ情報が得られたときにこの桁上げ情報を
   記憶し、該情報に応じてプログラムカウンタに格
   納されるべき情報を選択するための情報を出力す
   る第２のフラグレジスタとを具備したことを特徴
   とする計算機。