JP2520882B2

JP2520882B2 - デ−タ処理装置およびデ−タ処理方法

Info

Publication number: JP2520882B2
Application number: JP61198870A
Authority: JP
Inventors: 健坂村; 択一郎中澤; 淳長谷川; 郁也川崎; 一彦岩崎
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1986-08-27
Filing date: 1986-08-27
Publication date: 1996-07-31
Anticipated expiration: 2011-07-31
Also published as: JPS6355634A; KR880003241A; KR950006588B1; US4941085A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、データ処理技術さらにはプログラム制御
方式のシステムにおける命令体系に適用して特に有効な
技術に関し、例えばビットフィールドと呼ばれるデータ
の取り扱いに関する命令を有するマイクロプロセッサに
利用して有効な技術に関する。

［従来の技術］従来、例えばモトローラ社製MC68020のようなマイク
ロプロセッサでは、ビットフィールドと呼ばれるメモリ
内の任意のビットから他の任意のビットまでの領域のデ
ータの取り扱いに関する命令（以下ビットフィールド命
令と称する）が数種類用意されている。

ビットフィールド命令では、第２図（Ａ）に示すよう
にベースアドレスBAとこのベースアドレスからのオフセ
ット値Off及びフィールドの長さ（ビット数）を示すフ
ィールド幅WDの３つの値をオペランドとして与えること
によりメモリ内の所望のフィールドを指定し、そのフィ
ールドのデータに対してアンド（AND）やオア（OR）な
どの論理演算処理を行なうようになっている。

上記の場合、ビットフィールドはメモリ内の任意のビ
ットから任意のビットまでビット単位で指定がなされる
ので、第２図（Ａ）のようにメモリ内の読出し書込み単
位であるワードの２以上にまたがっていることもある。
例えばフィールドが２つのワードにまたがっている場
合、ビットフィールドを構成する全ビットの情報を得る
には、２つのアドレスを演算してメモリを２回アクセス
しなければならない。そのため、MC68020のようなマイ
クロプロセッサでは、ビットフィールド命令の実行の際
に、ベースアドレス、オフセット値及びフィールド幅に
基づいてそのビットフィールドが２ワード以上にまたが
っていないか調べてから、メモリからの読み出しを行な
うようにされている。

［発明が解決しようとする問題点］しかしながら、上記ビットフィールドは常に２ワード
以上にまたがっているとは限らず、第２図（Ｂ）のよう
に１ワード内の納まっていることもある。しかるに、従
来のマイクロプロセッサでは、そのような場合にも必ず
ビットフィールドが２ワード以上にまたがっている（以
下、バウンダリ渡りと称する）か否か調べてから読み出
しに移るようにされている。そのため、ビットフィール
ド命令の実行時間が必要以上に長くなっているという問
題点があることが分かった。

この発明の目的は、ビットフィールド命令の実行時間
を短縮できるような命令形式を提供することを目的とす
る。

この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。

［問題点を解決するための手段］本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、ビットフィールド命令ではプログラム作成
時に、対象となるビットフィールドが１ワードを越えな
いことが予め分かっていることがある点に着目して、オ
フセット値及びフィールド幅に制限のない通常のビット
フィールド命令とは別個に、オフセット値やフィールド
幅をイミーディエイト値として与えるための指定部を有
するような命令形式をなし、オフセット値やフィールド
幅に基づくバウンダリ渡りの判定を行なわないような制
限付きのビットフィールド命令を設けるものである。

［作用］上記した手段によれば、制限付きビットフィールド命
令が実行されるときはバウンダリ渡りの判定のための計
算を行なわないと共に、オフセット値やフィールド幅が
イミディエイト値として直接得られるようにして、バウ
ンダリ渡りの判定を行なう制限なしのビットフィールド
命令に比べて命令実行時間を短縮させるという上記目的
を達成することができる。

［実施例］第１図（Ａ）にはオフセット値及びフィールド幅に制
限のない通常のビットフィールド命令のフォーマット
が、また第１図（Ｂ）には本発明に係る制限付きのビッ
トフィールド命令のフォーマットの一例がそれぞれ示さ
れている。ここで制限付きとはビットフィールドが２ワ
ードにまたがらないこと、つまりメモリの１ワードが32
ビット長の場合、オフセット値が31以下であり、かつオ
フセット値とフィールド幅との和が32以下であるとの条
件を有する命令であるという意味である。

上記命令は、本発明が16ビットを命令の読み込み単位
とするマイクロプロセッサを対象として構成しているた
め、各々３つのハーフワード（16ビット）によって構成
される。

第１図（Ａ）に示されている制限なしのビットフィー
ルド命令の第１ハーフワードは、オペレーション指定部
OP1とオペランドの長さを示すサイズ指定部SZ及びオフ
セット値・オペランド指定部OF1とによって構成されて
いる。このうちオフセット値・オペランド指定部OF1は
アドレスモードの指定部とレジスタ番号の指定部からな
り、ここではレジスタ指定部で指定されたレジスタを使
ったレジスタ間接アドレッシングによって、オフセット
値が得られるようにされている。

制限なしのビットフィールド命令第２ハーフワード
は、オペレーションの指定部OP2とソース・ベースアド
レス・オペランド指定部SRとにより構成されている。こ
のうち、ソース・ベースアドレス・オペランド指定部SR
は、アドレスモードの指定部とレジスタ番号の指定部か
らなり、ここではレジスタ指定部で指定されたレジスタ
を使ったレジスタ間接アドレッシングによって、ベース
アドレスが得られるようにされている。また、オペレー
ションコードは、第１ハーフワードと第２ハーフワード
のオペレーション指定部OP1,OP2にまたがって格納され
ている。

制限なしのビットフィールド命令の第３ハーフワード
には、デスティネーション・オペランド指定部DE1とビ
ットフイールド幅オペランド指定部WI1が設けられてい
る。デスティネーション・オペランド指定部DE1とビッ
トフイールド幅オペランド指定部WI1はそれぞれ４ビッ
トで構成されており、16本の汎用レジスタのなかの一つ
を、それぞれデスティネーションレジスタ及びビットフ
ィールド幅の入ったレジスタとして指定する（レジスタ
直接）ようになっている。

第１図（Ｂ）に示されている制限付きビットフィール
ド命令の第１ハーフワードは、オペレーション指定部OP
1と、ソース・ベースアドレス・オペランド指定部SRと
により構成されている。このうち、ソース・ベースアド
レス・オペランド指定部SRは、第１図（Ａ）の制限なし
命令の第ハーフワードに設けられている指定部SRと同じ
であり、レジスタ間接によりベースアドレスが得られ
る。

制限付きのビットフィールド命令の第２ハーフワード
は、第２のオペレーション指定部OP2とデスティネーシ
ョン・オペランド指定部DE2とにより構成されている。
この命令では、デスティネーション・オペランド指定部
DE2はアドレスモード指定部とレジスタ番号指定部とか
らなり、指定されたレジスタ内に入っているアドレスに
よってデスティネーションが指定される（レジスタ間
接）のようになっている。

制限付きのビットフィールド命令の第３ハーフワード
には、オフセット値・オペランド指定部OP2とビットフ
ィールド・オペランド指定部WI2が設けられている。こ
の実施例では、上記指定部OF2及びWI2は各々５ビットで
構成されてイミーディエイト部とされており、指定部OF
2にオフセット値が、また指定部WI2にビットフィールド
幅がそれぞれ入るようにされている。

第３図には、本発明に係るビットフィールド命令を有
する命令体系によって動作するマイクロプロセッサのハ
ードウェア構成の一例が、また第４図にはその実行ユニ
ットの構成例が示されている。

この実施例のマイクロプロセッサは、マイクロプログ
ラム制御方式の制御部を備えている。すなわち、マイク
ロプロセッタを構成するLSIチップ１内には、マイクロ
プログラムが格納されたマイクロROM（リード・オンリ
・メモリ）２が設けられている。マイクロROM2は、マイ
クロアドレス発生回路５によってアクセスされ、マイク
ロプログラムを構成するマイクロ命令を順次出力する。
マイクロアドレス発生回路５は、命令レジスタ３にフェ
ッチされたマクロ命令のコードを、命令デコーダ４でデ
コードした信号が供給される。マイクロアドレス発生回
路５はこの信号に基づいて対応するマイクロアドレスを
形成し、マイクロROM2に供給する。これによって、その
マクロ命令を実行する一連のマイクロ命令群の最初の命
令が読み出される。このマイクロ命令コードによって、
各種テンポラリレジスタやデータバッファ、演算論理ユ
ニット等からなる実行ユニット６等に対する制御信号が
形成される。

マクロ命令に対応する一連のマイクロ命令群のうち２
番目以降のマイクロ命令の読出しは、直前に読み出され
たマイクロ命令のネクストアドレスフィールドのコード
がマイクロROM2に供給されることより、直前のマイクロ
命令内のネクストアドレスとマイクロアドレス発生回路
５からのアドレスとに基づいて行われる。このようにし
て、一連のマイクロ命令が読み出されて形成された制御
信号によって実行ユニット６が制御され、マクロ命令が
実行される。

この実施例では、特に制限されないが、バッファ記憶
方式が採用されており、マイクロプロセサLSI内にキャ
ッシュメモリ７が設けられ、外部メモリ８内でのデータ
のうちアクセス頻度の高いプログラムデータがキャッシ
ュメモリ７内に登録される。これによって、プログラム
の取込みが高速化される。

一方、第４図の実行ユニットにおいて、回路符号CBS
で示されているのは、オフセット値やフィールド幅等の
拡張データをラッチするためのレジスタ、DORはメモリ
へストアするデータをラッチするためのデータ・アウト
プット・レジスタ、DIRはメモリから読み出されたデー
タをラッチするデータ・インプット・レジスタ、ALNは
入出力されるデータを整列させる整列器で、この整列器
ALNがデータI/Oインタフェースを介して外部のデータバ
スに接続される。

また、回路符号BSFで示されるのは、32ビットずつ同
時に入力された64ビットデータから任意の32ビットを抽
出するためのバレルシフタ、BCNはバレルシフタBSFに対
して抽出する位置を指定するバレルシフタ・カウンタ、
BSFはバレルシフタBSFの出力をラッチするレジスタで
ある。また、FBはデータを入力させることにより上位27
ビットをマスクして出力する等の働きをするファンクシ
ョン・ブロック、FBOはファンクション・ブロックFBの
出力をラッチするレジスタである。

さらに、回路符号AUで示されるのは実効アドレスを計
算するためのアドレス演算ユニット、AUOはこのアドレ
ス演算ユニットAUの出力をラッチするレジスタ、SFTは
アドレス演算ユニットAUで演算される前のデータのシフ
トを行なうシフタ、AOTは演算結果を入っている上記レ
ジスタAUOの値を後述のテンポラリレジスタDTE0〜DTE3
へ移す際に一時的に保持するラッチ回路、ＡＲは同じ
くレジスタAUOのアドレス値を外部へ出力する際に一時
的に保持するラッチ回路で、このラッチ回路AORがアド
レスI/Oインタフェースを介して外部のアドレスバスに
接続される。

一方、回路符号ALUで示されているのは、加算、減算
等基本的な算術演算や論理演算を行なう演算論理ユニッ
ト、ALUOは論理演算ユニットALUでの演算結果をラッチ
するレジスタ、また、DTE0〜DTE3で示されるのは、テン
ポラリ値をラッチする外部から見えないレジスタ群、
R₀,R₁,‥‥R₁₅はユーザに開放されている汎用レジスタ
群であり、上記各種レジスタやラッチ回路、演算器等
は、４種類のバスECB,BA,BB,BCを介して相互に接続さ
れ、マイクロROMからなる制御部より供給される制御信
号によって、シーケンシャルに動作され、対応するマク
ロ命令が実行される。なお、汎用レジスタ群R₀〜R₁₅の
中で、符号Ra,Rb,Rx,Ryが付記されているレジスタはそ
れぞれソース・ベースアドレス、デスティネーション・
アドレス、オフセット値及びビットフィールド幅を入れ
るために使用されているレジスタであることを示してい
る。このRa,Rb,Rx,Ryは、汎用レジスタR₀〜R₁₅の任意の
レジスタ番号を指定することができる。

次に、第５図には第１図（Ａ）に示されている制限な
しのビットフィールド命令を実行する場合の実行ユニッ
トにおける手順を示すフローチャートが、また、第６図
には同様に第１図（Ｂ）に示されている制限付きビット
フィールド命令の実行手順を示すフローチャートが示さ
れている。

なお、同図において略号で記載されている文字は、第
１図及び第４図の説明で定義した符号と同じ内容を意味
している。

第５図および第６図より本発明に係る制限付きビット
フィールド命令は、第１図（Ａ）に示す制限なしビット
フィールド命令に比べて５ステップすなわち５マシンサ
イクルだけ命令実行時間が短縮されることが分かる。

なお、上記実施例では、制限付きのビットフィールド
命令の命令形式として、第３ハーフワードでオフセット
値をビットフィールド幅と共にイミーディエイト値とし
て与えるようにしたものを示したが、制限付きのビット
フィールド命令の命令形式はそれに限定されず、オフセ
ット値は第１図（Ａ）の制限なし命令と同様に第１ハー
フワードにおいて、アドレッシングモード指定部とレジ
スタ番号指定部とからなるオペランド指定部で与える。
また、第１図（Ｂ）の制限付きビットフィールド命令の
第１ハーフワードに入っている入ソース・ベースアドレ
ス・オペランド指定部SRは第２ハーフワードに入れ、第
２ハーフワードはデスティネーション・オペランド指定
部DE2は、第３ハーフワードに入れ、しかもここには第
１図（Ａ）の命令と同様にレジスタ番号を入れ、レジス
タ直接アドレッシングでデスティネーションの指定を行
なうようにしてもよい。

このようにすれば、制限付きと制限なしのビットフィ
ールド命令のフォーマットの違いは第３ハーフワードで
オフセット値をイミーディエイトで与えるかレジスタ直
接で与えるかだけとなり、命令フォーマットを類似させ
ることができる。

以上説明したように、上記実施例は、オフセット値及
びフィールド幅に制限のない通常のビットフィールド命
令とは別個に、オフセット値やフィールド幅をイミーデ
ィエイト値として与えるための指定部を有するような命
令形式をなし、オフセット値やフィールド幅に基づくバ
ウンドリ渡りの判定を行なわないような制限付きビット
フィールド命令を設けるようにしたので、制限付きのビ
ットフィールド命令が実行されるときに実施しなければ
ならないバウンダリ渡りの判定のための計算が行なわれ
ないと共に、オフセット値やフィールド幅がイミディエ
イト値として直接得られるという作用により、バウンダ
リ渡りの判定を行なう制限なしのビットフィールド命令
に比べて命令実行時間が短縮されるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセッ
サの命令形式に適用した場合について説明したが、この
発明はそれに限定されるものでなく、計算器やミニコン
等プログラム制御方式のデータ処理システム一般の命令
形式に利用することができる。

［発明の効果］本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、ビットフィールドを扱う命令を有するマイ
クロプロセッサにおいて、１ワード内に納まっているビ
ットフィールドに関する命令の実行時間を短縮させるこ
とができる。

【図面の簡単な説明】

第１図（Ａ）及び（Ｂ）は、制限なしビットフィールド
命令及び制限付きビットフィールド命令の構成例を示す
説明図、第２図（Ａ）及び（Ｂ）は、バウンダリ渡りのあるビッ
トフィールドと、ないビットフィールドを示す説明図、第３図は、本発明に係るビットフィールド命令を実行す
るマイクロプロセッサの構成例を示すブロック図、第４図はその実行ユニットの構成例を示すブロック図、第５図は制限なしのビットフィールド命令の実行手順を
示すフローチャート、第６図は、本発明に係る制限付きビットフィールド命令
の実行手順を示すフローチャートである。 OP1,OP2……オペレーション指定部、SZ……サイズ指定
部、SR……ソースベースアドレスオペランド指定部、DE
1,DE2……デスティネーションオペランド指定部、OF1,O
F2……オフセット値オペランド指定部、WI1,WI2……ビ
ットフィールド幅オペランド指定部、２……マイクロRO
M、３……命令レジスタ、４……命令デコーダ、５……
マイクロアドレス発生回路、６……実行ユニット、７…
…キャッシュメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川淳小平市上水本町1479番地日立マイクロコンピュータエンジニアリング株式会社内 (72)発明者川崎郁也小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者岩崎一彦国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭53−83537（ＪＰ，Ａ) 「インターフェース」1985年６月号、Ｐ．290〜309、ＣＱ出版社

Claims

(57)【特許請求の範囲】

【請求項１】読み込まれた命令に対応した制御信号を形
成する制御手段と、レジスタおよび演算回路を有し上記
制御手段からの制御信号によってメモリ内の２以上のワ
ードにまたがったフィールドを処理する第１のビット・
フィールド命令と上記メモリ内の１ワードに含まれるフ
ィールドを処理する第２のビット・フィールド命令とを
含む複数の命令のそれぞれに対応した処理を実行可能な
実行手段と、を備え、上記フィールドは、基準となるアドレスを示すベースア
ドレスと該ベースアドレスから上記フィールドの始端ま
でのビット数を示すオフセット値と上記フィールドのビ
ット数を示すビット幅とのオペランドによって指定さ
れ、上記オペランドは上記第１または第２のビット・フ
ィールド命令内に含まれ、上記第２のビット・フィール
ド命令は、該命令のオペランドに応じて上記実行手段に
対しイミーディエイト値としてオフセット値およびフィ
ールド幅を与えるとともに、上記オフセット値およびフ
ィールド幅を与えるオペランド指定部は各々そのビット
数が、メモリの１ワードが２のＮ乗ビットで表されると
きＮ以下の整数とされ、上記制御手段は、読み込まれた命令が第１のビット・フ
ィールド命令であればベースアドレスとオフセット値か
らフィールドの先頭ビットを含むワードのアドレスを計
算させ、読み込まれた命令が第２のビット・フィールド
命令であれば上記アドレス計算を省略してベースアドレ
スをフィールドを含むワードのアドレスとするように制
御信号を形成して上記実行手段に出力することを特徴と
するデータ処理装置。
【請求項２】上記制御手段は、命令内に含まれている動
作コードに基づいて読み込まれた命令が第１のビット・
フィールド命令または第２のビット・フィールド命令で
あるか否かを判定することを特徴とする特許請求の範囲
第１項に記載のデータ処理装置。
【請求項３】制御手段に命令を読み込んで制御信号を形
成し、該制御信号を実行手段に供給して命令に対応した
処理を実行するデータ処理方法において、メモリ内の２以上のワードにまたがったフィールドに対
して上記実行手段によりビット処理動作を実行させる第
１のビット・フィールド命令と、上記メモリ内の１ワー
ドに含まれるフィールドに対して上記実行手段によりビ
ット処理動作を実行させる第２のビット・フィールド命
令とを設け、上記１ワード内に含まれたフィールドは、基準となるア
ドレスを示すベースアドレスと該ベースアドレスから上
記フィールドの始端までのビット数を示すオフセット値
と上記フィールドのビット数を示すビット幅とのオペラ
ンドによって指定され、上記オペランドは上記第２のビ
ット・フィールド命令内に含ませ、上記第２のビット・
フィールド命令は、該命令のオペランドに応じて上記実
行手段に対しイミーディエイト値としてオフセット値お
よびフィールド幅を与えるとともに、上記オフセット値
およびフィールド幅を与えるオペランダ指定部は各々そ
のビット数が、メモリの１ワードが２のＮ乗ビットで表
されるときＮ以下の整数とし、上記各命令には、１ワード内に含まれたフィールド対し
て上記実行手段によりビット処理動作が実行させる命令
であるかまたは２以上のワードにまたがるフィールド対
して上記実行手段によりビット処理動作を実行させる命
令であるかを示す動作コードを含ませ、読み込まれた命令に基づいて制御信号を形成する際に、
命令内に含まれた上記動作コードに基づいて読み込まれ
た命令が第１または第２のビットフィールド命令か判定
し、該命令が第１のビット・フィールド命令であればベ
ースアドレスとオフセット値からフィールドの開始アド
レスを計算するとともにフィールドが複数のワードにま
たがるか計算し、読み込まれた命令が第２のビット・フ
ィールド命令であればベースアドレスをフィールドの開
始アドレスとしてアドレス計算を省略することを特徴と
するデータ処理方法。