JPH0642198B2

JPH0642198B2 - デ−タ処理装置

Info

Publication number: JPH0642198B2
Application number: JP60148301A
Authority: JP
Inventors: 伸一朗山口; 秀和松本; 忠秋坂東; 宏明中西; 健二広瀬
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1985-07-08
Filing date: 1985-07-08
Publication date: 1994-06-01
Anticipated expiration: 2009-06-01
Also published as: JPS629440A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ型を示すタグを有するタグ付きデータ用
命令とタグ無しデータ用命令を解釈実行するデータ処理
装置に関する。

〔発明の背景〕

ノイマン型の汎用のデータ処理装置（以下、計算機と称
す）は、その計算機固有のマクロ命令（以下命令と称
す）を持ち、命令は通常オペレーシヨンの種類を示すオ
ペコードとオペレーシヨンの対象となるオペランドの所
在を示すオペランド指定子より成つている。そして、オ
ペランドの指定方法は、アドレツシングモードと呼ば
れ、様々な方法が提案されている。これらの計算機に共
通な特徴として、命令が扱うデータのデータ型は、オペ
コードによつて一義的に決められていることが挙げられ
る。例えば、同じオペランドに存在するデータでも、固
定小数点用の命令であれば、それを整数と見なして演算
し、文字列用の命令であれば、それを文字コードと見な
して演算すると言つた具合である。

これに対して、プロシーデイングオブロジツクプ
ログラミングコンフアレンス’８４(Proceding of Lo
gic Programming Conference'84)の「パーソナル逐次型
推論マシンＰＳＩのハードウエア開発」あるいはインタ
ーナシヨナル・シンポジウム・オン・ロジツク・プログ
ラミング’８４(International Symposium on Logic Pr
ogramming)の「トワーズ・ア・パイプライン・プロロー
グ・プロセツサ」(“Towards a Pipelined Prolog Proc
essor”)、更には、エス・アール・アイ・インターナシ
ヨナル・アーテイフイシヤル・インテリジエンス・セン
ター・テクニカルレポート１９８３（Tech.Report ３０
９，Artificial Intelligence Center,ＳＲＩ Interna
tional １９８３）の「アブストラクト・プロローグ・
インストラクシヨンセツト」（“An Abstruct Prolog I
nstruction Set”）に述べられているプロローグ専用計
算機では、各データの特定のビツトをタグとして割り当
てて、タグにそのデータのデータ型の情報を持たせてい
る。そして、演算時には、タグを調べてデータ型を判定
しながら、演算の種類を変更するようになつている。こ
のようなタグアーキテクチヤは、リスプやプロローグと
言つた記号処理用言語を効率よく実行できるアーキテク
チヤである。

以上述べた２種類の計算機アーキテクチヤは、互いに独
立であり、相入れないものであつた。しかしながら、知
識工学等のアプリケーシヨンでは前者が得意とする数値
処理と後者が得意とする非数値処理（記号処理）が共に
必要であり、両者、即ちタグ無しデータ用命令とタグ付
きデータ用命令を共に実行可能な計算機が必要である。

タグ無しデータ用命令とタグ付きデータ用命令を同一計
算機内で解釈実行するには、両者を別モードの命令セツ
トとして、各命令セツトには、他のモードへ移行する命
令を設けておく方法が考えられるが、モード移行が頻繁
になるとオーボーヘツドが無視できなくなる。

〔発明の目的〕

本発明の目的は、タグ無しデータ用命令とタグ付きデー
タ用命令を実行可能なデータ処理装置を提供することに
ある。

〔発明の概要〕

そこで、本発明では、オペコードをデコードすることに
よつてタグ付きデータを扱う命令かタグ無しデータを扱
う命令を区別し、オペランド指定子によつて指定される
オペランドをタグ付きデータ或いはタグ無しデータとし
て処理するようにしている。

また、同一計算機内でタグ無しデータとタグ付きデータ
を格納しようとすれば、両者の語長を合わせておく必要
があり、例えば、３２ビツトマシンの場合には第４図に
示すような埋め込み型のデータ形式となる。この時、３
２ビツト長のデータは、第３図の（ｃ）で示すようにポ
インタで外に引き出す必要があるが、このようなデータ
形式を定数として含むプログラムモジユールをリロケー
タブルにするためには、ポインタの値を絶対アドレスで
なくＰＣ（プログラムカウンタ）相対値あるいはベー
スレジスタ相対値にしておかなければならない。

そこで、この様なデータ形式をイミデイエイトデータと
して持つタグ付きデータ用命令では、アドレス計算時
に、ポインタにＰＣあるいはベースレジスタの値を加算
して、正しいポインタの値を算出してやれば良い。その
ために、本発明では、タグ付きデータ用命令だけに許さ
れる上記のようなアドレツシングモードを設ける。

〔実施例の説明〕

第１図は、本発明の一実施例を示すデータ処理装置の内
部構成のブロツク図であり、詳しい説明は後述する。

第２図は、本実施例で説明するタグ付きデータ処理装置
（以下計算機と言う）内のレジスタの内で計算機のマク
ロ命令（以下、単に命令と言う）によつてオペランドと
して指定可能なものを示している。各レジスタは３２ビ
ツトの巾のものが３３本あり、プログラムカウンタ（Ｐ
Ｃ）以外は、いわゆる汎用レジスタと呼ばれるものであ
る。レジスタの本数は本発明に本質的なものではない
が、ここでは３２本の汎用レジスタがあるとして説明す
る。

第３図は、計算機で用いられるデータ形式を示したもの
であり基本語長は３２ビツトである。

（ａ）は、タグ無しデータであり、通常の計算機で多く
使用されている。つまり、符号付き１６ビツト加算命令
はビツト１５からビツト０を符号付き整数と見なし、３
２ビツトフローテイング加算命令はビツト３１からビツ
ト０を単精度のフローテイングデータと見なして演算す
る。（ｂ）は、第１のタグ付きデータであり、データの
型を示すタグとデータが１ワード中に埋め込まれてい
る。本発明に於て、タグのビツト長及びタグのビツト位
置は、本質的な問題ではないが、本実施例ではｋ＝８で
あり、ＭＳＢ側にタグがあるものとして説明する。
（ｃ）は、第２のタグ付きデータであり、最初の３２ビ
ツト（以下ポインタワードと呼ぶ）中には、データ本体
のデータ型を示すタグとデータ本体のメモリアドレス
（ポインタ）が格納されている。そして、データはポイ
ンタで指示されるメモリ上に在る。本発明に於て、前述
のようにタグのビツト長は本質的な問題ではないが、本
実施例ではｌ＝４として説明する。また、ポインタで指
示されるデータは、３２ビツトである必然的もなく６４
ビツトあるいはそれ以上でも本発明は適用可能である。

（ｄ）は、第３のタグ付きデータであり、ポインタワー
ドには、タグと第１又は第２又は第３のタグ付きデータ
へのポインタが格納されている。

上記（ｂ）〜（ｄ）のデータに於て、命令のオペランド
として指定されるのは、（ｂ）では、タグ付きデータそ
のものであり、（ｃ），（ｄ）ではポインタを含む４バ
イトである。即ちタグ無しデータはバイト単位にアドレ
ツシングできるが、タグ付きデータは４バイト（基本語
長）単位にしかアドレツシングできない。

第４図は、タグ付きデータの具体例を示したものであ
る。nill,variable,atom,short-integerが第１のタグ付
きデータの例であり、long-integer big-number,double
-floatingが第２のタグ付きデータの例であり、referen
ce,structure,list,undefineが第３のタグ付きデータの
例である。前述したように、タグビツト長は、増減して
もかまわないので、新しいデータ型を導入することは容
易である。例えば、使用頻度の高い整数が１６ビツトよ
り大きな場合、これをLong−integerで表現すれば、参
照毎に２回のメモリアクセスが生じてしまう。そこでＴ
ＡＧの“１０００”に、２８ビツト長のmiddle−intege
r を追加して、比較的大きな調整も１回のメモリアクセ
スで参照できる様にする事が可能である。

第５図は、本実施例の計算機で実行可能な命令のフオー
マツトを示している。命令は、１６ビツトのオペレーシ
ヨンワード５０（略称ＯＰＷ）とオペレーシヨンの対象
となるオペランドの所在を示す１６ビツト以上のオペラ
ンド指定子５１（略称ＯＰＳ）より成る。

ＯＰＷ５０は、オペレーシヨンの種類とその命令がタグ
付きデータを扱えるかどうかを示す。本実施例では、Ｏ
ＰＷ５０の上位９ビツトが“1111111100”である命令
が、タグ付きデータを扱うことが可能であり、その時の
オペレーシヨンは、ＯＰＷ５０の下位７ビツトで示され
る。ここでは、命令デコーダの構成を容易にする為に、
上記のビツト割り付けを行つたが、ＯＰＷをすべてデコ
ードするならば、任意のコードをタグ付きデータを扱う
命令に割り付ける事が可能である。

本実施例では、タグ無しデータ用命令として、米国モト
ローラ社の３２ビツトマイクロプロセツサＭＣ６８０２
０にフローテイング命令を追加した上位互換の命令を備
えており、タグ付きデータ用命令として、プロローグ命
令セツトを備える。ここでプロローグ命令セツトは、エ
ス・アールアイインターナシヨナルアーテイフイ
シヤルインテリジエンスセンターテクニカルレポ
ート３０９，１９８３（Tech.Report ３０９，Arti-fic
ial Intelligence Center,ＳＲＩ Interna-tional １
９８３）の「アブストラクトプロローグインストラク
シヨンセツト」（“An Abstract Prolog Instruction
Set”）に記載されているプロローグ命令セツト（以下
ＷＡＭと略す）と上位互換である。ＷＡＭについては、
上記文献に詳しく述べてあるので、ここでは本発明の理
解に必要な部分を簡単に述べる。ＷＡＭは、大きく４つ
のカテゴリーから成つており、それぞれ、put 系命令、
get系命令、unify 系命令、Control系命令と呼ぶ。プロ
ローグで記述されたプログラムは、コンパイラにより上
記命令に変換される。put 系命令は、引数を引数レジス
タにロードする命令であり、get 系命令は、引数レジス
タ内のデータと別の引数のパターンマツチングを行う命
令である。unify 系命令は、引数が構造を持つている時
（例えば、リスト・構造体）に、各要素毎のパターンマ
ツチングを行う命令である。ここでunify 系命令は、先
行するget 系命令の実行結果（リードモード又はライト
モード）により、動作を完全に変えなければならない。
このモードは、データ処理装置のステータスフラグＲＭ
Ｂ（後述）に反映される。ＯＰＳ５１は、アドレツシン
グモードを示すモード指定子ＥＡ５２とアドレス計算で
使用するデイスペレースメントdisp５３より成る。

第６図は、ＥＡ５２の詳細を示しており、各アドレツシ
ングモードでのオペランドアドレスの計算手順について
第７図と第８図を併用しながら説明する。

ＭＯＤ５５が“０００”，“００１”，“０１０”のも
のは、いわゆるレジスタダイレクト及びレジスタ間接と
呼ばれるアドレツシングモードであり、当業者には、周
知のものである。ＭＯＤ５５が“０１１”のものは、オ
ートインクリメントと呼ばれるアドレツシングモードで
あり、第８図（ｄ）で示すよう、Ｓ_Ｚ５４が０の時に
は、REGNO ５６で示されるレジスタ２が加算され、Ｓ_Ｚ
５４が１の時には、REGNO ５６で示されるレジスタに４
が加算される。ＭＯＤ５５が“１００”のものは、オー
トデクリメントと呼ばれるアドレツシングモードであ
り、第８図の（ｅ）で示すようにオートインクリメント
とは逆の動作をする。

ＭＯＤ５５が“１０１”のものは、レジスタ相対と呼ば
れるアドレツシングモードであり、第８図（ｆ）で示す
ように、Ｓ_Ｚ５４が０の時には、ＤＩＳＰ５３が第７図
のdispタイプＩの形式となり、これがREGNO ５６で示さ
れるレジスタに加算される。またＳ_Ｚ５４が１の時に
は、dispタイプIIが加算されてメモリ上のオペランドア
ドレスが算出される。

ＭＯＤ５５が“１１１”でREGNO ５６が“００００”の
ものは、アブソリユートと呼ばれるアドレツシングモー
ドであり、第８図（ｇ）で示すように、Ｓ_Ｚ５４が０の
時には、DISP５３が第７図のdispタイプＩの形式とな
り、これがそのままメモリ上のオペランドアドレスとな
る。またＳ_Ｚ５４が１の時には、dispタイプIIがそのま
まメモリ上のオペランドアドレスとなる。

ＭＯＤ５５が“１１１で、REGNO ５６が“０００１”の
ものは、イミデイエイトと呼ばれるアドレツシングモー
ドであり、第８図の（ｈ）で示すように、Ｓ_Ｚ５４が０
の時には、ＤＩＳＰ５３が第７図のdispタイプＩの形式
となり、これがそのままオペランドとなる。またＳ_Ｚ５
４が１の時には、dispタイプIIがそのままオペランドと
なる。

ＭＯＤ５５が“１１１で、REGNO ５６が“０１０１”の
ものは、プログラムカウンタ相対と呼ばれるアドレツシ
ングモードであり、第８図の（ｉ）で示すようにレジス
タ相対アドレツシングモードと同様なオペランドアドレ
スの算出手順をとる。

ＭＯＤ５５が“１１１で、REGNO ５６が“０１１１”の
ものは、タグ付きイミデイエイトアドレツシングモード
と呼ぶ。タグ付きイミデイエイトアドレツシングモード
では、第８図の（ｊ）で示すように、ＤＩＳＰ５３が第
７図のdispタイプIII、即ち４ビツトのタグと２８ビツ
トのポインタである形式となり、プログラムカウンタの
値にこのポインタを加算した値をポインタとして持つ第
３図で示すところの第２のオペランド形式が、オペラン
ドとなる。

本実施例では、タグ付きイミデイエイトアドレツシング
モードで使用するレジスタをプログラムカウンタのみに
限って説明しているが、前述の汎用レジスタ、あるいは
本実施例で述べていない他のレジスタでも使用可能なこ
とは明白である。

第９図は、前述したタグ付きデータ用命令とタグ無しデ
ータ用命令を共に実行可能な計算機の全体構成を示して
いる。１００は、命令実行装置（略称ＢＰＵ）であり、
上記の命令を解釈実行する。８００は、メモリ装置（略
称ＭＭ）であり、上記の命令、あるいはデータを格納す
る。５００は、３２ビツト巾のメモリアドレスバス（略
称ＡＤＲＢＵＳ）、６００は３２ビツト巾のメモリデー
タバス（略称ＤＡＴＢＵＳ）である。本発明は、ＢＰＵ
１００に適用されるものなので、以下ＢＰＵ１００の内
部について詳しく説明する。

第１図は、ＢＰＵ１００の内部構成を示すブロック図で
ある。

１１０は、命令バツフア（ＩＢＲ）であり、DATBUS６０
０を介してＭＭ８００よりフエツチした命令が格納され
る。１２０は、ＩＢＲ１１０内の命令から、ＯＰＷ５
０，ＥＡ５２，DISP５３を切り出すアライナ（ＡＬＮ）
であり、ＯＰＷ５０が信号線３５０に出力され、ＥＡ５
２が信号線３５５に出力され、ＤＩＳＰ５３が信号線３
４０にそれぞれ出力される。

１３０は、命令デコーダ（ＩＮＳＤＥＣ）であり、信号
線３５５と、信号線３５０より入力される情報に従つ
て、アドレス計算用のエントリアドレスと命令実行用の
エントリアドレスを生成し、各々信号線３６０と４６０
に出力する。１４０は、アドレス計算のため制御回路
（Ａ−ＣＴＬ）であり、タグ付きイミデイエイトアドレ
ツシングモードの時に信号線３７０を“１”とする機能
を持つ。Ａ−ＣＴＬ１４０は、信号線３７０の他にもレ
ジスタフアイル１８０（ＡＲＦ）やアドレス計算用演算
器１９０（Ａ−ＡＬＵ）等の制御信号の生成も行うが、
本発明の理解には不要なので省略してある。

１５３は、disp５３に含まれるタグの長さを判定するタ
グ長検出回路（ＴＬであり、８ビツト長タグの時に信号
線１５９が“１”となる。

１６０は、信号線３４０中のデイスプレースメントから
タグとポインタを分離する分離回路（ＳＥＰ）であり、
信号線３７０と１５９が共に“１”の時に、タグを信号
線３８０に出力し、ポインタ部を信号線４００に出力す
る。また、それ以外の時には、信号線３４０がデータが
信号線４００にそのまま出力される。

１７０は、プログラムカウンタ（ＰＣ）である。１８０
は、レジスタフアイル（ＡＲＦ）であり、第２図のＡＲ
Ｏ〜ＡＲ１５に相当する。１９０は、アドレス計算で使
用する演算器（Ａ−ＡＬＵ）である。

２００は、ＳＥＰ１６０により切り出されたタグを保持
するレジスタ（ＴＡＧ）であり、タグ付きイミデイエイ
トアドレツシングモード時のオペランドのタグが格納さ
れる。

２１０は、タグ付きイミデイエイトアドレツシングモー
ド時に、ＳＥＰ１６０で切り出されたポインタとＰＣ１
７０を加算して得られる新たなポインタが格納されるレ
ジスタ（ＩＭＲ）である。また、イミデイエイトアドレ
ツシングモードの時にはイミデイエイトデータが格納さ
れる。本実施例によれば、タグ付きイミデイエイトアド
レツシングモード時のオペランドは、ＴＡＧ２００とＩ
ＭＲ２１０の組で存在することになる。

２２０は、レジスタフアイル（ＥＲＦ）であり、第２図
のＥＲ０〜ＥＲ１５に相当する。

２３０は、演算器（Ｅ−ＡＬＵ）であり、通常の算術・
論理演算の他に、信号線４６５が“１”の場合には、信
号線４３０から入力されるデータに含まれるタグの長さ
をＴＬ１５２によつて判定し、信号線１５８の値に従つ
て信号線４３０からのタグ信号線４４５から入力される
データに埋め込んでタグ付きデータを生成する機能を持
つ。

２４０は、信号線４７５が“１”の場合に、ＥＳＡＢ４
４０からの入力されるタグ付きデータから、タグ長検出
回路ＴＬ１５１の判定結果によりタグをマスクして、デ
ータ部を信号線４４５に出力するデータ切り出し回路
（ＭＳＫ）である。

２５０は、ＥＳＢＢ４３０から入力されるタグ付きデー
タから、ＴＬ１５０によつて判定されたタグだけを切り
出す回路（ＴＡＧ−ＥＸＴ）であり、タグを２５１に出
力する。ＴＡＧ−ＥＸＴ２５０によつて切り出されたタ
グは、信号線455が“０”の時、タグレジスタ２６０
（ＴＡＧＲ）へ格納され、信号線４５５が“１”の時、
タグレジスタ２７０（ＴＡＧＲ）に格納される。

２８０は、セレクタ（ＳＥＬ）であり、信号線４７０に
従つてＴＡＧＲ２６０又はＴＡＧＲ270又はＥ−ＣＴＬ
２９０から出力されるタグから１つを選択してＥＳＢＢ
４３０の上位８ビツトに出力する。

２９０は、命令実行のための制御回路（Ｅ−ＣＴＬ）で
あり、マイクロプログラム制御方式によつて、制御信号
の生成を行う。

３００は、ＢＰＵ１００の状態を示すステータスフラグ
（ＲＭＢ）デあり、「０」の時リードモードを示し、
「１」の時ライトモードを示している。

３１０は、メモリのアドレスを保持するメモリアドレス
レジスタ（ＭＡＲ）であり、アドレス計算によつて算出
されたオペランドアドレスが格納される。また、タグ付
きイミデイエイトアドレツシングモードの時には、ポイ
ンタワードのポインタが格納される。

３２０は、ＭＭ８００へ書き込むデータを保持するメモ
リライトデータレジスタ（ＭＷＲ）である。３３０は、
ＭＭ８８０から読み出したデータを保持するオペランド
バツフアレジスタ(ＯＢＲ)である。

以下本発明の理解に必要な各ブロツクの詳細な説明を行
う。

INSDEC１３０は、例えば第１０図に示す構成をとり、少
なくとも命令がタグ付きデータを扱うかどうかの検出を
行う手段１３３を持つている。エントリアドレス生成回
路１３１は、タグ付きデータ用命令検出回路１３３の出
力１３４によつて、タグ無しデータ用命令とタグ付きデ
ータ用命令では、異なつたエントリアドレスを信号線４
６０に出力する。またＡ−ＣＴＬ用エントリアドレス生
成回路１３２は、命令中のＥＡ５２に従つてアドレス計
算用のエントリアドレスを生成するが、信号線１３４が
「０」即にタグ無しデータ用命令の時には、タグ付きイ
ミデイエイトアドレツシングモードは、使用不可能なア
ドレツシングモードとして、エントリアドレスは生成さ
れない。

エントリアドレス生成回路１３１，１３２は、リードオ
ンリメモリ（ＲＯＭ）、プログラマブルロジツクアレイ
（ＰＬＡ）等を用いれば、当業者にとつて容易に構成で
きる。また、タグ付きデータ用命令検出回路１３３は、
本実施例の場合第１１図に示すような回路によつて構成
できる。第１１図に於て、信号線３５２は、命令中のＯ
ＰＳ５０の１６ビツト中の上位９ビツトであり、信号線
３５１は、それ以外のビツドである。１３３０と１３３
１はＮＯＴ論理であり、１３３２はＡＮＤ論理である。
信号線１３４は、タグ付きデータ用命令の時「１」とな
り、それ以外の命令では「０」となる。また、オペレー
シヨンワード（ＯＰＷ）が、規則性の高いものであれ
ば、命令デコーダ１３０全体を、ＲＯＭあるいはＰＬＡ
あるいはタンダムロジツクを用いて、１つのデコーダと
実現する事は可能である。

タグとポインタの分離回路ＳＥＰ１６０は、第１２図の
ような構成をとり、Ａ−ＣＴＬ１４０からの制御信号３
７０が「１」の時に信号線３４０上のデイスプレースメ
ントからタグとポインタを分離して、それぞれ信号線３
８０，３９０上に出力する。

ここで、タグ切り出し回路１６１は、本実施例の場合第
１３図に示すような回路によつて構成できる。第１３図
に於て、信号線３４４は、信号線３４０の上位８ビツト
が出力されており、信号線３７０が「１」の時に信号線
３８０には、タグが出力される。

また、ポインタ切り出し回路１６２は、本実施例の場合
第１４図に示すような回路によつて構成できる。第１４
図に於て、信号線３４３は、信号線３４０の下位２４ビ
ツトが出力されており、信号線３４６，３４７にはそれ
ぞれ信号線３４０の２８ビツト目と２４ビツト目が出力
されている。

ポインタ切り出し回路１６２は、信号線３７０が「１」
の時、ＴＬ１５３の出力が「１」、即ち８ビツトタグで
あれば、２４ビツトポインタの符号拡張データをＡＳＢ
Ｂ４００に出力し、ＴＬ１５３の出力が「０」であれば
２８ビツトポインタの符号拡張データをＡＳＢＢ４００
に出力する。また、信号線３７０が「０」であれば、信
号線３４０の値をそのままＡＳＢＢ４００に出力する。

タグ長検出回路ＴＬ１５３は、タグ付きデータに含まれ
るタグが８ビツトか４ビツトかを検出する回路であり、
本実施例の場合第１５図に示すような回路によつて構成
できる。第１５図に於て、信号線３４４は、信号線３４
０の上位４ビツトが出力されており、１５１はこれらの
論理積をとるＡＮＤ論理である。ＴＬ１５３は第４図に
示すタグ付きデータの内、８ビツトタグ即ち、上記４ビ
ツトが“１１１１”の時に出力信号線１５９が「１」と
なり、４ビツトタグの時には、「０」となる。

本実施例に於て、タグ長検出回路は、ＴＬ153の他にＴ
Ｌ１５０，ＴＬ１５１，ＴＬ１５２があるがいずれも、
機能・内部構成ともに同一である。

タグ切り出し回路ＴＡＧ−ＥＸＴ２５０は、本実施例の
場合第１６図に示すような回路によつて構成できる。第
１６図に於て、信号線４３４は、ＥＳＢＢ４３０の上位
８ビツトが出力されており、８ビツトタグ、即ち信号線
１５６が「１」の時には信号線４３４がタグとして信号
線２５１に出力される。また、４ビツトタグ、即ち信号
線１５６が「０」の時には、信号線２５１には上位４ビ
ツトが“００００”で、下位４ビツトにタグが出力され
る。

データ切り出し回路ＭＳＫ２４０は、本実施例の場合第
１７図に示すような回路で構成できる。第１７図に於
て、信号線４４２は、ＥＳＡＢ440の上位８ビツトが出
力されており、Ｅ−ＣＴＬ２９０からデータ切り出しの
制御信号４７５がtrueのとき、ＴＬ１５１の出力１５７
が「１」、即ち８ビツトタグであれば、信号線４４５に
は、上位８ビツトがマスクされたデータ部のみが出力さ
れる。また、この時ＴＬ１５１の出力１５７が「０」な
らば、出力４４５には、上位４ビツトのみがマスクされ
た２８ビツトのデータ部が出力される。また信号線４７
５が「０」であれば、ESAB４４０上のデータがそのまま
信号線４４５に出力される。

タグ埋め込み回路は、演算器Ｅ−ＡＬＵ２３０の１つの
フアンクシヨンとして位置付けられ、本実施例では、Ｅ
−ＡＬＵ２３０内に第１８図で示されているような回路
を設けることにより実現できる。第１８図に於て、信号
線４４５にはタグが埋め込まれるデータが出力されてお
り、信号線４４７には、信号線４４５の上位４ビツトが
出力されており、信号線４４８には下位２４ビツトが出
力されており、信号線４４６には、それ以外のビツトが
出力されている。信号線４３２には、埋め込むタグが出
力されており、Ｅ−ＣＴＬ２９０からのタグ埋め込み制
御信号４６５が「１」のとき、ＴＬ１５２の出力１５８
が「１」、即ち８ビツトタグであれば、出力４５０の下
位２４ビツトには、信号線４４５の下位２４ビツトが出
力され、出力４５０の上位８ビツトには、信号線４３２
が出力される。またこの時、ＴＬ１５２の出力158が
「０」であれば、出力４５０の下位２８ビツトには、信
号線４４５の下位２８ビツトが出力され、出力４５０の
上位４ビツトには、信号線４３２の下位４ビツトが出力
される。またタグ埋め込み制御信号４６５が「０」であ
れば、出力４５０はすべて「０」となる。

第１９図に制御回路２９０の内部構成を示す。Ｅ−ＣＴ
Ｌ２９０は命令実行のために各種の制御信号を生成する
マイクロプログラム制御方式の制御回路である。尚、本
実施例ではマイクロプログラム制御方式を用いている
が、高速な制御を実現する場合や、あまり複雑でない命
令を実行する場合には、ワイヤードロジツクによる制御
方式を用いる事も可能である。制御回路は一般に第１９
図に示したよりも多くの構成要素、信号線を有するが、
本発明に直接関係のないものは省略してある。第１９図
に於て、２９６は、制御メモリ（ＣＳ）であり、マイク
ロプログラムを格納する。２９５は、ＣＳ２９６から読
み出されたマイクロプログラムを保持するマイクロ命令
レジスタ（ＭＩＲ）である。マイクロプログラムアドレ
ス・セレクタ２９７は、次に読み出す制御メモリのアド
レスを信号線２８９に従つて、信号線２９９，３０１，
３０３，３０５の中から選択する。エンドリ修飾回路２
９１は、ＲＭＢ３００の値によつてＥ−ＣＴＬ２９０の
エントリアドレス４６０を修飾する回路であり、本実施
例では、第２０図に示すような回路によつて構成でき
る。第２０図に於て、信号線４６１には、エントリアド
レス４６０の最下位ビツトが出力されており、信号線４
６２にはそれ以外のビツトが出力されている。INSDEC13
0によつて、ＲＭ３００の値で修飾すべき命令のエント
リアドレスが生成されると、これをユニフアイ命令検出
回路２９１０によつて検出し、信号線２９１１が「１」
となり、ＣＳ２９６から最初に読み出すアドレス２９９
の最下位ビツトは、ＲＭＢ３００の出力４９６となる。
またユニフアイ命令検出回路２９１０の出力が「０」の
時には、アドレス２９９は、エントリアドレス４６０そ
のままとなる。本実施例では、最下位ビツトを修飾した
が、他のビツトでも可能なことな明白である。

タグ判定回路２９３は、マイクロプログラムで指定され
るテストパターン３０４に従つて、タグレジスタの出力
４９０と４９５の組み合わせにより、マイクロプログラ
ムのジヤンプアドレス３０３を修飾するオフセツト３０
２を生成する。本実施例では、第２１図(1)〜(3)に示す
ような機能を持つ論理によつて構成できる。第２１図に
示すような論理は、ＲＯＭ，ＲＡＭ，ＰＬＡ等を用いれ
ば容易に実現可能である。

ジヤンプ先修飾回路２９２は、マイクロプログラムによ
つて指定されるジヤンプアドレス３０３をベースとし
て、オフセツト３０２で示される分だげ離れたジヤンプ
アドレスを生成する回路であり、いわゆるマルチウエイ
ジヤンプを行うものである。本実施例に於ては、第２２
図に示すような回路により構成することができる。第２
２図に於て、信号線３０３１は、ジヤンプアドレス３０
３の下位４ビツトを示しており、信号線３０３２はそれ
以外のビツトを示している。出力のジヤンプアドレス３
０１の下位４ビツトには、３０３１とオフセツト３０２
の論理和が出力される。

次に、タグ無しデータ用命令とタグ付きデータ用命令を
実行するときの動作例について説明する。

(1) タグ無しデータ用命令の実行例タグ無しデータ用命令の例として、ロード命令を取り上
げて説明する。第２３図の（ａ）に示すLoad命令は、オ
ペランド指定子１で指定されるオペランドにあるデータ
をオペランド指定子２で指定されるオペランドに転送す
る命令であり、オペコードは第２４図の（ａ）に示す通
りである。本実施例ではオペランド指定子１のアドレツ
シングモードを３２ビツトイミデイエイトとし、オペラ
ンド指定子２のアドレツシングモードをレジスタダイレ
クトとする。

Load命令は、ＭＭ８００より読み出され、第２５図の
（ａ）に示すような形でＩＢＲ１１０内に格納される。
そして、アライナ１２０によりオペコードとモード指定
子がそれぞれ信号線３５０と３５５に出力され（第２５
図（ｂ１），（ｂ２））、命令デコーダINSDEC１３０に
入力される。オペコードの上位９ビツトは、タグ付きデ
ータ用命令検出回路１３３に入力され、タグ無しデータ
用命令であることが判明し、信号線１３４は「０」とな
る。これを受けて、Ｅ−ＣＴＬ用エントリアドレス生成
回路１３１は、タグ無しデータ用命令Loadのエントリア
ドレスを信号線４６０に出力する。これと並行して、Ａ
−ＣＴＬ用エントリアドレス生成回路１４０は、ソース
オペランドが３２ビツトのイミデイエイトアドレツシン
グモードであることを解読し、イミデイエイトアドレツ
シングモード用のエントリアドレスを信号線３６０に出
力する。

Ａ−ＣＴＬ１４０は、ＳＥＰ１６０の制御用信号３７０
を「０」とし、図には示してないアドレス計算に必要な
制御信号を出力する。

この時信号線３４０には、ＡＬＮ１２０によつて３２ビ
ツトイミデイエイトデータが出力されている（第２５図
（ｃ））。タグとポインタの分離回路ＳＥＰ１６０は、
このイミデイエイトデータを入力とするが、信号線３７
０が「０」であるために、そのままのデータを信号線４
００上に出力する（第２５図（ｄ））。信号線４００上
のイミデイエイトデータは、Ａ−ＡＬＵ１９０をスルー
状態で通過し、ＩＭＲ２１０に格納され、イミデイエイ
トアドレツシングモードのアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４６０を介して入力
されるLoad命令のエントリアドレスに従つて、制御メモ
リＣＳ２９６からマイクロプログラムを読み出して、命
令実行用の制御信号を生成するが、Load命令がタグ無し
データ用命令であるため、タグ付きデータ用の各回路の
制御線４７０，４８０，４５５，４７５，４６５は
「０」となる。そして、ＩＭＲ２１０内のイミデイエイ
トデータは、データ切り出し回路ＭＳＫ２４０をスルー
して、更にＥ−ＡＬＵ２３０をスルーして、ＥＲＦ２２
０に格納され、Load命令は完結する。

(2) タグ付きデータ用命令の実行例タグ付きデータ用命令の例として、プツトコンスタント
命令を取り上げて説明する。第２３図の（ｂ）に示すPu
t−Constant 命令は、オペランド指定子１で指定される
オペランドにあるタグ付きデータをオペランド指定子２
で指定されるオペランドに転送する命令であり、オペコ
ードは第２４図の（ｂ）に示す通りである。ここで、オ
ペランド指定子１のアドレツシングモードをタグ付きイ
ミデイエイトアドレツシングモードとし、オペランド指
定子２のアドレツシングモードをレジスタダイレクトと
する。

Put−Constant 命令は、ＭＭ８００より読み出され、第
２６図の（ａ）に示すような形でＩＢＲ１１０内に格納
される。そして、アライナ１２０によりオペコードとモ
ード指定子が信号線３５０に出力され（第２６図
（ｂ））、命令デコーダINSDEC１３０に入力される。オ
ペコードの上位９ビツトは、タグ付きデータ用命令検出
回路１３３に入力され、タグ付きデータ用命令であるこ
とが判明し、信号線１３４は「１」となる。これを受け
て、Ｅ−ＣＴＬエントリアドレス生成回路131は、タグ
付きデータ用命令Lcstp のエントリアドレスを信号線４
６０に出力する。これと並行して、Ａ−ＣＴＬ用エント
リアドレス生成回路１４０は、タグ付きイミデイエイト
アドレツシングモードであることを解読し、信号線１３
４が「１」であることから、正しいアドレツシングモー
ドであると判定し、タグ付きイミデイエイトアドルレツ
シングモード用のエントリアドレスを信号線３６０に出
力する。Ａ−ＣＴＬ１４０は、信号線３６０上のエント
リアドレスに従つて、ＳＥＰ１６０用制御信号３７０を
「１」とする。

この時信号線３４０には、ＡＬＮ１２０によつて３２ビ
ツトのタグ付きデータが出力されている（第２６図
（ｃ））。タグとポインタの分離回路ＳＥＰ１６０は、
このタグ付きデータを入力とし、信号線３７０が「１」
であることから、タグを信号線３８０へ出力し、符号拡
張したポインタを信号線４００へ出力する。

このポインタは、図示してないＡ−ＣＴＬからの制御信
号により、ＰＣ１７０とＡ−ＡＬＵ190 で加算されて、
ＩＭＲ２１０及びＭＡＲ３１０に格納されて、タグ付き
イミデイエイトアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４６０を介して入力
されるPut−Constant 命令エントリアドレスに従つて、
制御メモリＣＳ２９６からマイクロプログラムを読み出
して、命令実行用の制御信号を生成する。Put−Constan
t 命令では、ＴＡＧ２００中のタグとＩＭＲ２１０中の
ポインタを合成してタグ付きデータとして、ＥＲＦ２２
０に格納する必要があるので、タグ埋め込み制御信号４
６５が「１」となり、Ｅ−ＡＬＵ２３０で、タグが埋め
込まれてＥＲＦに格納されPut−Constant 命令は完結す
る。

〔発明の効果〕

本発明によれば、タグ無しデータとタグ付きデータが同
じ語長をとる計算機に於て、タグ無しデータ用命令とタ
グ付きデータ用命令を同じ命令セツトとして実行できる
と共に、タグ付きデータ用命令に対しても、タグ無しデ
ータ用命令と同等のアドレツシングモードを提供するこ
とが可能となる。これは、タグ付きデータ用命令で記述
されたプログラムでも、再配置可能であることを意味し
ており、タグ無しデータ用命令とタグ付きデータ用命令
を混在して使用する知識工学向きのプログラムを、より
実用的なものとする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の内部
構成のブロツク図、第２図は本発明に用いられる汎用レ
ジスタの説明図、第３図は、本発明に用いられるデータ
形式を示す図、第４図はタグ付きデータの具体例を示す
図、第５図は本発明で実行可能な命令のフオーマツトを
示す図、第６図は第５図の説明に用いられるアドレツシ
ングモードの詳細を示す図、第７図は第５図に示すデイ
スプレースメント(disp)の形式を示す図、第８図はオペ
ランドの詳細を示す図、第９図は本発明が適用される計
算機の全体構成を示す図、第１０図は第１図に示される
命令デコーダの一実施例構成図、第１１図は第１０図に
示すタグ付きデータ用命令検出回路１３３の一実施例回
路図、第１２図は第１図に示すタグとポインタの分離回
路の一具体例回路図、第１３図は第１２図に示すタグ切
り出し回路の一具体例回路図、第１４図は第１２図に示
すポインタ切り出し回路の一具体例回路図、第１５図は
第１図に示すタグ長検出回路の一具体例回路図、第１６
図は第１図に示すタグ切出し回路の一具体例回路図、第
１７図は第１図に示すデータ切出し回路の一具体例回路
図、第１８図は第１図に示す演算器の一具体例回路図、
第１９図は第１図に示す制御回路の内部構成を示す図、
第２０図は第１図に示すエントリ修飾回路の一具体例回
路図、第２１図は第１図に示すタグ判定回路の動作説明
に用いられる論理図、第２２図は第１図に示すジヤンプ
先修飾回路の内部構成を示す図、第２３図は命令の具体
的な実行例を示す図、第２４図は本発明に用いられる命
令のオペコードの具体的な実施例を示す図、第２５図は
本発明によるタグ無しデータ用命令の実行例を説明する
のに用いられる各部のデータを示す図、第２６図は本発
明によるタグ付きデータ用命令の実行例を説明するのに
用いられる各部のデータを示す図である。１３０……命令デコーダ、１６０……タグとポインタの
分離回路、２００……タグレジスタ、２１０……ポイン
タ及びイミデイエイトレジスタ、３７０……タグとポイ
ンタの分離回路の制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂東忠秋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者中西宏明茨城県日立市大みか町５丁目２番１号株式会社日立製作所大みか工場内 (72)発明者広瀬健二茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内 (56)参考文献特開昭58−161042（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】メモリに格納されたオペコードとオペラン
ド指定子とからなる命令に従って、オペランドを処理す
るデータ処理装置において、上記オペランド指定子は、アドレッシングモードを示す
モード指定子とアドレス計算で使用するディスプレース
メントとを有し、上記ディスプレースメントには、タグ無しデータ又はタ
グ付きデータを有し、上記オペコード及びモード指定子をデコードすることに
より上記ディスプレースメントを構成するデータが上記
タグ無しデータか上記タグ付きデータかを検出する命令
デコード部と、上記命令デコード部によって、上記ディスプレースメン
トが上記タグ付きデータであると検出されると、上記デ
ィスプレースメントのタグ部と上記タグ部以外のフィー
ルドを分離し、上記タグ部以外のフィールドの内容に基
づいてオペランドのアドレスを演算し、上記命令デコー
ド部によって、上記ディスプレースメントが上記タグ無
しデータであると検出されると、上記ディスプレースメ
ントの内容に基づいてオペランドのアドレスを演算する
アドレス演算部とを有することを特徴とするデータ処理
装置。
【請求項２】特許請求の範囲第１項において、上記アドレス演算部は、プログラムカウンタまたはベー
スレジスタの値と上記タグ部以外のフィールドの内容か
ら演算することを特徴とするデータ処理装置。
【請求項３】特許請求の範囲第１項において、上記アドレス演算部によって計算されたアドレスによっ
て特定されるオペランドを読み出すオペランドフェッチ
部と、分離された上記タグの内容に基づいて、上記オペランド
フェッチ部により読み出されたオペランドを処理する命
令実行部とを有することを特徴とするデータ処理装置。
【請求項４】特許請求の範囲第１項において、上記オペランド指定子には複数の上記ディスプレースメ
ントを有する命令を処理することを特徴とするデータ処
理装置。
【請求項５】特許請求の範囲第１項において、上記命令デコード部は、データバスを通して与えられる
上記命令を一時格納する命令バッファと、上記命令バッ
ファに格納された上記命令からオペコード、オペランド
指定子及びディスプレースメントをそれぞれ切り出すア
ライナと、切り出された上記オペコードをデコードし
て、上記タグ付きデータか上記タグ無しデータかを判別
し、上記判別された結果に応じて命令実行用エントリア
ドレスを生成し、切り出された上記オペランド指定子か
ら上記判別された結果に応じてアドレス計算用エントリ
アドレスを生成する命令デコーダと、上記アドレス計算
用のエントリアドレスからアドレッシングモードを判別
するアドレス計算制御部とを有し、上記アドレス演算部は、上記アライナによって切り出さ
れたディスプレースメントに含まれるタグ長を検出する
タグ長検出部と、上記タグ長検出部によって検出された
タグ長と上記アドレス計算制御部によって判別されたア
ドレッシングモードに応じて、上記ディスプレースメン
トのタグ部とタグ部以外のフィールドとを分離する分離
部と、分離された上記タグ部以外のフィールドの内容と
プログラムカウンタの内容とからオペランドのアドレス
情報を算出するアドレス計算用演算部と、分離された上
記タグ部を一時格納するタグレジスタと、算出された上
記オペランドのアドレス情報を一時格納するイミディエ
イトレジスタとを有することを特徴とするデータ処理装
置。