KR100327778B1

KR100327778B1 - 다중명령 세트를 이용한 데이터 프로세싱 방법

Info

Publication number: KR100327778B1
Application number: KR1020017003931A
Authority: KR
Inventors: 제거데이비드비비안
Original assignee: 맥케이 데이비드 니겔; 에이알엠 리미티드
Priority date: 1994-05-03
Filing date: 1995-02-15
Publication date: 2002-03-15
Also published as: IL113134A0; US5568646A; JPH09512651A; TW242678B; JP3592230B2; EP0758463A1; KR970703010A; WO1995030187A1; GB2289354A; CN1147306A; CN1088214C; EP0758463B1; KR100323191B1; DE69503046T2; RU2137184C1; GB9408873D0; JP2001142697A; GB2289354B; KR100327777B1; IL113134A

Abstract

본 발명은 데이터 프로세싱 방법에 관한 것이다. 본 발명의 데이터 프로세싱 방법은 디코딩 수단으로 제1 명령세트의 X-비트 프로그램 명령워드의 P비트를 디코드하여 프로세서 코어를 제어하는 코어 제어신호를 발생하는 단계와, 명령 파이프라인을 통해서 그 디코딩 수단에 명령 프로그램 워드를 보내는 단계와, 그 디코딩 수단에 의해서 디코딩하기 위한 대응하는 X-비트 프로그램 명령워드의 그 P비트에 그 명령 파이프라인을 따라 통과하는 제2 명령세트의 Y-비트 프로그램 명령워드의 Q비트를 매핑하는 단계를 구비하고, 그 프로세서 코어는 복수개의 그 코어 제어신호에 응답하고, Y는 X보다 작고, 그 제2 명령세트는 그 제1 명령세트의 서브세트이다.

Description

다중명령 세트를 이용한 데이터 프로세싱 방법{Data processing method using multiple instruction sets}

본 발명은 데이터 프로세싱 방법에 관한 것이다. 특히, 본 발명은 다중 세트의 프로그램 명령 워드를 사용하는 데이터 프로세싱 방법에 관한 것이다.

데이터 프로세싱 시스템은 프로그램 명령 워드의 제어 하에 동작하는 프로세서 코어에 의해 동작하고, 디코드된 경우에 코어 제어 신호를 발생하여 프로그램 명령 워드에 특정된 프로세싱을 달성하기 위해 필요한 동작을 행하는 프로세서로 다른 소자를 제어한다.

1 이상의 명령세트에 의해 시스템들이 동작한다는 것을 알 수 있다(즉, Digital Equipment Corporation의 VAX11 컴퓨터들은 초기에 PDP11 컴퓨터의 명령을 디코드할 수 있는 VAX 명령 모드 및 양립성 모드를 갖는다). 그러한 시스템에는 전형적으로 각 명령세트의 분리 명령 디코더가 내장되어 있다. 명령 디코더는 비교적 복잡하고, 회로 소자가 크다.

집적회로가 점령하고 있는 공간은 수요가 많다. 집적회로가 작으면 작을수록 집적회로를 제조하는데 비용이 적게 들어, 제조양품률이 크다. 게다가, 부가적인 공간은 다른 회로 소자에 사용하기 위한 집적회로에 이용할 수 있을 것이다. 집적회로의 크기를 축소하는 방법은 매우 유리하다.

도 1은 프로세서 코어와 메모리 시스템을 내장한 데이터 프로세싱 장치를 개략적으로 나타낸 도면.

도 2는 단일 명령세트를 갖는 시스템의 명령 및 명령 디코더를 개략적으로 나타낸 도면.

도 3은 2개의 명령세트를 갖는 시스템에서 사용하는 명령 파이프라인과 명령 디코더를 나타낸 도면.

도 4는 X-비트 프로그램 명령 워드의 디코딩을 나타낸 도면.

도 5 및 도 6은 X-비트 프로그램 명령 워드에 Y-비트 프로그램 명령 워드를 매핑한 것을 나타낸 도면.

도 7은 X-비트 명령세트를 나타낸 도면.

도 8은 Y-비트 명령세트를 나타낸 도면.

도 9는 제1 명령세트 및 제2 명령세트에 이용될 수 있는 프로세싱 레지스터를 나타낸 도면.

본 발명의 관점에 따라, 데이터를 프로세싱하는 방법을 제공하고, 상기 방법은 디코딩 수단으로 제1 명령세트의 X-비트 프로그램 명령워드의 P비트를 디코드하여 프로세서 코어를 제어하는 코어 제어신호를 발생하는 단계와, 명령 파이프라인을 통해서 그 디코딩 수단에 명령 프로그램 워드를 보내는 단계와, 그 디코딩 수단에 의해서 디코딩하기 위한 대응하는 X-비트 프로그램 명령워드의 그 P비트에 그 명령 파이프라인을 따라 통과하는 제2 명령세트의 Y-비트 프로그램 명령워드의 Q비트를 매핑하는 단계를 구비하고, 그 프로세서 코어는 복수개의 그 코어 제어신호에 응답하고, Y는 X보다 작고, 그 제2 명령세트는 그 제1 명령세트의 서브세트이다.

첨부도면을 참조하면서, 본 발명의 실시예를 설명한다.

도 1은 Y-비트 메모리 시스템(4)에 결합된 프로세서 코어(2)를 구비하는 데이터 프로세싱 (집적회로의 부분으로서 형성된)시스템을 나타낸다. 이 경우에 있어서, Y는 16이다.

프로세서 코어(2)는 레지스터 뱅크(6), 부스(Booths) 곱셈기(8), 배럴 쉬프터(barrel shifter)(10), 32-비트 연산 논리장치(12) 및 기록 데이터 레지스터(14)를 포함한다. 명령 파이프라인(16), 명령 디코더(18) 및 판독 데이터 레지스터(20)는 프로세서 코어(2)와 메모리 시스템(4) 사이에 삽입되어 있다. 프로세서 코어(2)의 부분인 프로그램 카운터 레지스터(22)는 메모리 시스템(4)을 어드레스하는 것을 나타낸다. 프로그램 카운터 증분기(24)는 각 명령이 실행되어, 새로운 명령이 명령 파이프라인(16)에 대해 페치되어야 되기 때문에 프로그램 카운터 레지스터(22) 내의 프로그램 카운터 값을 증가시킨다.

프로세서 코어(2)는 다양한 기능 유닛 사이에 N-비트 데이터 경로(이 경우에 32-비트 데이터 경로)를 내장한다. 동작에 있어서, 명령 파이프라인(16) 내의 명령은 프로세서 코어(2) 내의 서로 다른 기능 소자에 전달되는 다양한 코어 제어 신호를 생성하는 명령 디코더(18)에 의해 디코드된다. 이들 코어 제어 신호에 응답하여, 서로 다른 부분의 프로세서 코어는 32-비트 곱셈, 32-비트 덧셈 및 32-비트 논리동작과 같은 32-비트 프로세싱 동작을 행한다.

레지스터 뱅크(6)는 현재의 프로그래밍 상태 레지스터(26)와 세이브된 프로그램 상태 레지스터(28)를 포함한다. 현재의 프로그래밍 상태 레지스터(26)는 프로세서 코어(3)의 상태 플래그 및 다양한 조건을 보유한다. 이들 플래그는 산술연산 등에 있어서 0의 발생을 나타내는 플래그뿐만 아니라 프로세싱 모드 플래그(즉, 시스템 모드, 유저 모드, 메모리 중단 모드 등)를 포함할 수도 있다. 세이브된 프로그래밍 상태 레지스터(28)(세이브된 복수개의 프로그래밍 상태 레지스터의 뱅크 중 하나)는 프로세싱 모드 스위치를 트리거하는 예외가 발생하면, 현 프로그래밍 상태 레지스터(26)의 내용을 일시적으로 기억하기 위해 사용된다. 이와 같이, 예외를 보다 빠르고, 보다 효율적으로 처리할 수 있다.

명령세트 플래그(T)는 현 프로그래밍 상태 레지스터(26) 내에 포함되어 있다. 이 명령세트 플래그는 명령 디코더(18) 및 프로그램 카운터 증분기(24)에 공급된다. 이 명령세트 플래그(T)가 설정되면, 이 시스템은 제2 명령세트의 명령(즉,Y-비트 프로그램 명령 워드, 이 경우에 16-비트 프로그램 명령 워드)에 의해 동작한다. 명령세트 플래그(T)는 프로그램 카운터 증분기(24)를 제어하여 제2 명령세트에 의해 동작된 경우에 보다 작은 증분스텝을 채택한다. 이것은 보다 작은 제2 명령세트의 프로그램 명령 워드와 일관되어, 메모리 시스템(4)의 메모리 위치 내에 보다 가깝게 일정한 간격을 두고 있다.

이전에 언급된 것처럼, 메모리 시스템(4)은 16-비트 데이터 버스를 통해서 판독 데이터 레지스터(20) 및 명령 파이프라인(16)에 접속된 16-비트 메모리 시스템이다. 그러한 16-비트 메모리 시스템은 보다 좋은 성능의 32-비트 메모리 시스템과 비교하여 보다 간단하고 가격이 저렴하다. 그러한 16-비트 메모리 시스템을 사용하면, 16-비트 프로그램 명령 워드가 단일 사이클로 페치될 수 있다. 그러나, 제2 명령세트로부터의 32-비트 명령이 사용되면(명령세트 플래그 T에 의해 지시된 것처럼), 명령 파이프라인(16)의 단일 32-비트 명령을 회복시키기 위해 2개의 명령 페치가 요구된다.

일단 요구된 프로그램 명령 워드가 메모리 시스템(4)으로부터 회복되었다면, 요구된 프로그램 명령 워드는 명령 디코더에 의해 디코드되고, 그 명령이 16-비트 명령인지 또는 32-비트 명령인지의 여부에 관계없이 프로세서 코어(2) 내의 32-비트 프로세싱을 시작한다.

명령 디코더(18)는 단일 블록으로서 도 1에 도시되어 있다. 그러나, 1개 이상의 명령세트를 처리하기 위해, 그 명령 디코더(18)는 도 2 및 도 3에서 설명한 바와 같이 보다 복잡한 구조를 갖는다.

도 2는 단일 명령세트를 처리하는 명령 디코더(18) 및 명령 파이프라인(16)을 나타낸다. 이 경우에 있어서, 명령 디코더(18)는 32-비트 명령을 디코드하도록 작동하는 제1 디코딩 수단(30)만 포함한다. 이 디코딩 수단(30)은 프로그래머블 논리 어레이(PLA: programmable logic array)를 이용하는 제1 명령세트(ARM 명령세트)를 디코드하여 프로세서 코어(2)에 공급되는 복수개의 코어 제어신호(32)를 생성한다. 또한, 지금 디코드되는 프로그램 명령 워드(즉, 현재의 코어 제어신호(32)를 산출)도 명령 레지스터(34) 내에 보유된다. 프로세서 코어(2) 내의 기능 소자(즉, 부스(Booths) 곱셈기(8) 또는 레지스터 뱅크(6))는 이 명령 레지스터(34)로부터 직접 그들의 프로세싱 동작에 필요한 오퍼랜드를 판독한다.

그와 같은 동작의 특징은 제1 디코딩 수단(30)이 제1 디코딩 수단이 동작하는 클럭 사이클에서 초기에 그것의 어떤 입력(파이프C 파이프라인 스테이지로부터 나타나는 실선으로 표시된 P비트)을 요구한다는 것이다. 이것은 코어 제어 신호(32)가 프로세서 코어(2) 내의 필요한 소자를 구동하도록 때를 맞춰 생성된다는 것을 확실하게 하는 것이다. 제1 디코딩 수단(30)은 비교적 크고 느린 프로그래머블 논리 어레이 구조이고, 그래서 그러한 타이밍을 고려하는 것은 중요하다.

명령 디코딩을 수행하도록 그러한 프로그래머블 논리 어레이 구조를 디자인하는 것은 종래의 기술에 포함되어 있다. 1세트의 입력은 이들 입력으로부터 발생될 소망의 출력과 함께 한정된다. 상업적으로 이용할 수 있는 소프트웨어는 특정한 입력 세트로부터 특정한 출력 세트를 발생하는 PLA구조를 고안하기 위해 사용된다.

도 3은 제1 명령세트 및 제2 명령세트를 디코드하는 것을 처리하기 위해 변경된 도 2의 시스템을 나타낸다. 제1 명령세트가 명령세트 플래그(T)에 의해 선택되면, 이 시스템은 도 2에서 설명한 바와 같이 동작한다. 이 명령세트 플래그(T)가 명령 파이프라인(16) 내의 명령이 제2 명령세트에서 유래되었다는 것을 나타내면, 제2 디코딩 수단(36)이 활성화된다. 이 제2 디코딩 수단은 빠른 PLA(38) 및 병렬의 느린 PLA(40)를 이용하는 16-비트 명령(섬(Thumb)명령)을 디코드한다. 빠른 PLA(38)은 제1 디코딩 수단(30)을 구동하는데 필요한 대응하는 32-비트 ARM 명령의 P비트로 16-비트 섬(Thumb)명령의 비트의 서브세트(Q비트)를 매핑한다. 비교적 작은 수의 비트가 이 매핑을 하는데 필요하기 때문에, 빠른 PLA(38)은 비교적 샬로우(shallow)될 수 있어, 충분한 시간으로 제1 디코딩 수단이 파이프 C의 내용에 응답하여 코어 제어신호(32)를 발생할 수 있을 만큼 빨리 동작한다. 빠른 PLA(38)은 실행할 것을 고려하여 풀 명령을 매핑하는 어떤 불필요한 시간을 소비하지 않고 제1 디코딩 수단의 대응하는 32-비트 명령의 임계 비트를 '페이크(fake)'할 수 있다.

그러나, 전체의 32-비트 명령이 근본적인 변경 및 중요한 부가 회로소자 없이 동작할 수 있다면 프로세서 코어(2)에 의해 여전히 전체의 32-비트 명령이 요구된다. 시간 임계 매핑이 빠른 PLA(38)에 의해 처리되면서, 병렬로 접속된 느린 PLA(40)가 대응하는 32-비트 명령으로 16-비트 명령을 매핑하고, 이것을 명령 레지스터(34) 내에 배치한다. 더 복잡한 매핑이 빠른 PLA(38) 및 제1 디코딩 수단(30)이 동작하는데 걸리는 전체의 시간에 대하여 발생할 수도 있다. 중요한 인자는 32-비트 명령이 프로세서 코어(2)에 대해서 동작하는 코어 제어신호(32)에 응답하여판독될 어떤 오퍼랜드에 대한 충분한 시간 동안 명령 레지스터(34) 내에 존재해야 한다는 것이다.

제2 명령세트를 디코드할 때에 도 3의 시스템의 전체 동작은 그들이 명령 파이프라인(16)을 따라 진행함에 따라 제2 명령세트로부터의 16비트 명령을 제1 명령세트로부터의 32-비트 명령으로 변환하는 것이라는 것을 인지할 것이다. 이것은 제1 명령세트 내의 명령 내에 제2 명령세트로부터의 명령의 1:1 매핑이 있다는 것을 확실하게 하기 위해 제2 명령세트를 제1 명령세트의 서브세트로 함으로써 실제적인 기능성을 갖게 된다.

명령세트 플래그 T를 제공함으로써 제2 명령세트는 제1 명령세트와 직교될 수 없다. 이것은 특히 직교의 명령세트가 검출되어 디코드될 수 있도록 사용될 수 있는 어떠한 프리비트(free bit)없이 제1 명령세트가 현존하는 명령세트라는 상황에서 유용하다.

도 4는 32-비트 명령의 디코딩을 나타낸다. 도 4의 윗부분에는 페치동작, 디코드동작 및 마지막으로 실행동작이 수행된 연속적인 프로세싱 클럭 사이클이 도시되어 있다. 그래서 특별한 명령이 (즉, 곱셈 명령)를 요구하면, 1 이상의 부가적인 실행 사이클이 부가되어도 된다.

32-비트 명령(42)은 서로 다른 복수개의 필드로 구성된다. 나중의 도 7에 나타낸 바와 같이, 명령을 구별하기 위한 이들 필드 간의 경계는 다르다.

명령(42) 내의 일부 비트는 주 디코드 위상 내에서 디코딩을 요구한다. 이들 P비트는 비트 4∼7, 20 및 22∼27이다. 이들은 제1 디코딩 수단(30)에 의해 요구되는 비트이고, 또 빠른 PLA(38)에 의해 '페이크'되어야 되는 비트이다. 이들 비트는 제1 디코딩 수단에 적용되어야 하고, 그것에 의해 디코드되어 디코드 사이클의 제1 부분의 끝부분으로 적당한 코어 제어 신호(32)를 발생한다. 필요하다면, 디코드 사이클의 끝부분에 있는 동안에 전체의 명령을 디코드한다. 디코드 사이클의 끝부분에서, 명령 내의 오퍼랜드는 실행 사이클 동안에 프로세서(2)에 의해 명령 레지스터(34)로부터 판독된다. 이들 오퍼랜드는 레지스터 지정자, 오프셋 또는 다른 변수이어도 된다.

도 5는 16-비트 명령을 32-비트 명령으로 매핑하는 것을 나타낸다. 굵은 선은 32-비트 명령 내의 P비트로 매핑하는 것을 요구하는 16-비트 명령 내의 Q비트로부터 시작되어 그들이 제1 디코딩 수단(30)에 적용될 수도 있다. 대부분의 이들 비트가 일직선으로 교차하여 복사되거나 또는 단순한 매핑을 수반한다는 것을 나타낸다. 오퍼랜드 Rn′ 및 Rd와 16-비트 명령 내의 즉치(immediate)는 0을 가진 그들의 최상위 단부에서 패딩(padding)을 요구하여 32-비트 명령을 충족시킨다. 16-비트 명령 오퍼랜드보다 큰 범위를 갖는 32-비트 명령 오퍼랜드의 결과로서 이 패딩이 요구된다.

32-비트 명령이 16-비트 명령에 의해 표시되는 그 명령의 서브세트보다 상당히 더 유연성을 허용한다는 것은 도 5의 하부에 주어진 일반화된 형태의 32-비트로부터 알 수 있을 것이다. 예를 들면, 32-비트 명령은 조건부로 명령을 실행할 수 있게 되는 조건부 코드 Cond보다 우선된다. 반대로, 16-비트 명령은 그들 자체 내의 어떤 조건부 코드를 지니고 있지 않고, 16-비트 명령이 매핑되어 있는 32-비트명령의 조건부 코드가 조건부 실행 상태 '올웨이즈(always)'와 같은 '1110'의 값으로 설정된다.

도 6은 또 다른 명령의 매핑을 나타낸다. 이 경우에 있어서의 16-비트 명령은 도 5에 나타낸 것과 다른 형태의 로드/저장(Load/Store) 명령이다. 그러나, 이 명령은 여전히 32-비트 명령세트의 단일 데이터 전송 명령의 서브세트이다.

도 7은 32-비트 명령세트에 대한 11개의 서로 다른 형태의 명령형식을 개략적으로 나타낸다. 이들 명령은 다음과 같이 차례로 있다.

1. 데이터 프로세싱 PSR 전송;

2. 곱셈;

3. 단일 데이터 스왑(swap);

4. 단일 데이터 전송;

5. 한정되지 않음;

6. 블록 데이터 전송;

7. 브랜치;

8. 코프로세서 데이터 전송;

9. 코프로세서 데이터 동작; 및

10. 코프로세서 레지스터 전송.

11. 소프트웨어 인터럽트.

이 명령세트의 완전한 설명은 Advanced RISC Machines Limited에 의해 제조된 ARM6 프로세서의 Data Sheet 내에 존재할 것이다. 도 7 내에서 강조된 명령은도 5 및 도 6에 나타낸 것이다.

도 8은 32-비트 명령세트뿐만 아니라 제공되는 16-비트 명령세트를 나타낸다. 이 명령 내에서 강조된 명령은 도 5 및 도 6에서 각각 나타낸 것들이다 16-비트 명령세트 내의 명령은 그들이 단일 32-비트 명령에 모두 매핑되도록 선택되었고, 그래서 32-비트 명령세트의 서브세트를 형성한다.

이 명령세트 내의 각 명령 사이에 차례로 전달하면, 그 형식은 다음과 같이 지정된다.

형식1: 0p=0, 1. 양 op는 조건 코드 플래그를 설정한다.

0: ADD Rd, Rs, #즉치3

1: SUB Rd, Rs, #즉치3

형식2: 0p=0, 1. 양 op는 조건 코드 플래그를 설정한다.

0: ADD Rd, Rm, Rn

1: SUB Rd, Rm, Rn

형식3: 3개의 연산코드. 큰 즉치를 확립했다.

1= ADD Rd, Rd, #즉치 8<<8

2= ADD Rd, Rd, #즉치 8<<16

3= ADD Rd, Rd, #즉치 8<<24

형식4: 0p는 3개의 연산코드를 주고, 모든 연산은 MOVS Rd, Ra SHIFT

#즉치 5이며, 여기서 SHIFT란,

0은 LSL

1은 LSR

2는 ASR

ARM으로 규정한 바와 같이 0만큼 쉬프트.

형식5: 0p1*8+0p2는 32 ALU 연산코드를 주고, Rd = Rd op Rn. 모든 연산은 조건 코드 플래그를 설정한다.

이 연산은,

AND, OR, EOR, BIC (AND NOT), NEGATE, CMP, CMN, MUL, TST, TEQ, MOV, MVN(NOT), LSL, LSR, ASR, ROR

빠진 ADC, SBC, MULL

ARM으로 규정한 바와 같이 0만큼, 31보다 크게 쉬프트.

8개의 특별한 연산코드, L0은 Reg 0∼7을 지정하고, HI는 레지스터 8-15를 지정한다.

SPECIAL는 CPSR 또는 SPSR이다.

MOV HI, L0 (은폐된 레지스터를 눈에 보이는 레지스터로 이동)

MOV LO, HI (눈에 보이는 레지스터를 은폐된 레지스터로 이동)

MOV HI, HI (예컨대 진행 리턴)

MOVS HI, HI (예컨대 예외 리턴)

MOVS HI, LO (예컨대 인터럽트 리턴은, SUBS, HI, HI, #4일 것이다.)

MOV SPECIAL, LO (MSR)

MOV LO, SPECIAL (MRS)

CMP HI, HI (스택 제한 체크)

8개의 자유 연산코드

형식6: Op는 4개의 연산코드를 준다. 모든 연산은 조건 코드 플래그를 설정한다.

0: MOV Rd, #즉치 8

1: CMP Rs, #즉치 8

2: ADD Rd, Rd, #즉치 8

ADD Rd, Rs, #즉치5에 대한 ADD를 교환할 수 있다.

형식7: 워드 PC + 오프셋 (256 워드, 1024 바이트)을 로드. 오프셋이 정렬된 워드이어야 한다는 것에 유의.

LDR Rd, [PC, #+1024]

이 명령은 다음의 래터럴 풀에 액세스하여 상수, 어드레스 등을 로드하기 위해 사용된다.

형식8: SP (r7) + 256 워드 (1024 바이트)로부터 워드를 로드 및 저장

SP(r7) + 256 바이트로부터 바이트를 로드 및 저장

LRD Rd, [SP, #+1024)

LDRB Rd, [SP, #+256]

이들 명령은 스택 및 프레임 액세스를 위한 것이다.

형식9: 워드(또는 바이트)를 로드 및 저장, 부호가 있는 3 비트 즉치

오프셋 (사후 Inc/Dec), 강요된 라이트백(Writeback)

L은 로드/저장, U는 업/다운 (덧셈/뺄셈 오프셋), B는 바이트/워드

LDR {B} Rd, [Rb], #+/-오프셋3

STR {B} Rd, [Rb], #+/-오프셋3

이들 명령은 구조 액세스를 위한 것이다.

이 오프셋은 바이트의 0∼7, 워드의 0, 4∼28을 인코드한다.

형식10: 부호가 있는 레지스터로 워드(또는 바이트)를 로드 및 저장

오프셋 (Pre Inc/Dec), 라이트백 금지

LDR Rd, [Rb, +/-Ro, LSL#2]

STR Rd, [Rb, +/-Ro, LSL#2]

LDRB Rd, [Rb, +/-Ro]

STRB Rd, [Rb, +/-Ro]

이 명령은 베이스 + 오프셋 포인터 액세스를 위한 것이고, 매우 빠른 즉치 오프셋 액세스를 주는 8-비트 MOV, ADD, SUB와 결합된다.

형식11: 부호가 있는 5비트로 워드(또는 바이트)를 로드 및 저장

즉치 오프셋 (사전 Inc/Dec), 라이트백 금지

L은 로드/저장 B는 바이트/워드

LDR{B} Rd, [Rb, #+Offset5]

STR{B} Rd, [Rb, #+Offset5]

이들 명령은 구조 액세스를 위한 것이다.

오프셋은 바이트의 0∼31, 워드의 0, 4∼124를 인코드한다.

형식12: 배수(강요된 라이트백)를 로드 및 저장

LDMIA Rb!, {Rlist}

STMIA Rb!, {Rlist}

Rlist는 레지스터 r0 - r7을 지정한다.

이들 명령의 서브 클래스는 한 쌍의 서브루틴 호출 및 리턴 명령이다.

LDM에 대하여, r7이 베이스이고, 비트 7이 rlist에서 설정되며, PC가 로드된다.

STM에 대하여, r7이 베이스이고, 비트 7이 rlist에서 설정되며, LR이 기억된다.

r7이 베이스 레지스터로서 사용되면, sp가 대신 사용된다.

양쪽의 경우에서, 풀 강하 스택이 실행되고, 즉 LDM은 같은 ARM's LDMFD이고, STM은 같은 ARM's STMFD이다.

그러므로 블록복사에 대해서는, 엔드 포인터로서 r7을 사용한다.

r7이 베이스가 아니면, LDM 및 STM는 같은 ARMs LDMIA, STMIA이다.

형식13: 어드레스 로드. 이 명령은 PC 또는 스택 포인터 중 어느 하나에 8비트의 부호가 없는 상수를 더하고, 그 결과를 수신지 레지스터에 기억한다.

ADD Rd, sp, + 256 바이트

ADD Rd, pc, + 256 워드(1024 바이트)

SP 비트는 SP 또는 PC가 소스이면 나타난다.

SP가 소스이고, r7이 수신지 레지스터로서 지정되면, SP는 수신지 레지스터로서 사용된다.

형식14: 조건부 브랜치, +/-128 바이트, 여기서 cond는 조건 코드(ARM에서와 같이)를 한정하고, cond= 15는 SWI(256개만이 충분)로서 인코드한다.

형식15: 긴 브랜치 및 링크의 비트 22:12를 설정. MOV lr, #오프셋 << 12.

형식16: 긴 브랜치 및 링크를 수행. 연산은 SUB newlr, pc, #4; ORR pc, oldlr, #오프셋 << 1이다. newlr 및 oldlr는 연산 전후의 lr 레지스터를 의미한다.

전에 언급된 바와 같이, 16-비트 명령세트는 32-비트 명령세트와 비교하여 오퍼랜드 범위를 감소시켰다. 이것과 상응하여, 16-비트 명령세트는 전체의 32-비트 명령세트에 대하여 제공되는 레지스터(6)의 서브세트를 사용한다. 도 9는 16-비트 명령세트에 의해 사용되는 레지스터의 서브세트를 나타낸다.

Claims

디코딩 수단으로 제1 명령세트의 X-비트 프로그램 명령워드의 P비트를 디코드하여 프로세서 코어를 제어하는 코어 제어신호를 발생하는 단계와,

명령 파이프라인을 통해서 상기 디코딩 수단에 명령 프로그램 워드를 보내는 단계와,

상기 디코딩 수단에 의해서 디코딩하기 위한 대응하는 X-비트 프로그램 명령워드의 상기 P비트에, 상기 명령 파이프라인을 따라 통과하는 제2 명령세트의 Y-비트 프로그램 명령워드의 Q비트를 매핑하는 단계를 구비하고,

상기 프로세서 코어는 복수개의 상기 코어 제어신호에 응답하고,

Y는 X보다 작고,

상기 제2 명령세트는 상기 제1 명령세트의 서브세트인 것을 특징으로 하는 데이터 프로세싱 방법.
제1 항에 있어서,

P는 X보다 작은 것을 특징으로 하는 데이터 프로세싱 방법.
제1 항에 있어서,

Q는 P보다 작거나 같은 것을 특징으로 하는 데이터 프로세싱 방법.
제1 항에 있어서,

X는 32이고, Y는 16인 것을 특징으로 하는 데이터 프로세싱 방법.