JP3504355B2 - プロセッサ - Google Patents
プロセッサInfo
- Publication number
- JP3504355B2 JP3504355B2 JP30182894A JP30182894A JP3504355B2 JP 3504355 B2 JP3504355 B2 JP 3504355B2 JP 30182894 A JP30182894 A JP 30182894A JP 30182894 A JP30182894 A JP 30182894A JP 3504355 B2 JP3504355 B2 JP 3504355B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- control
- microinstruction
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のCPUとし
て用いられ、命令読み出しステージ、命令解読ステー
ジ、命令実行ステージの少なくとも３段からなるパイプ
ライン制御方式を採用したプロセッサに関する。
て用いられ、命令読み出しステージ、命令解読ステー
ジ、命令実行ステージの少なくとも３段からなるパイプ
ライン制御方式を採用したプロセッサに関する。
【０００２】
【従来の技術】近年の電子技術の発展により、マイクロ
プロセッサ等の情報処理装置が普及し、あらゆる分野で
用いられている。
プロセッサ等の情報処理装置が普及し、あらゆる分野で
用いられている。
【０００３】従来のプロセッサは、命令の種類が豊富な
ことを特徴とするCISCプロセッサ（Complex Instructio
n Set Computer）と、命令の種類を限定して高速さを特
徴とするRISCプロセッサ（Reduced Instruction Set Co
mputer）とに大別できる。例えば、TRONやMC68040など
は前者であり、SPARCやMIPSなどは後者である。
ことを特徴とするCISCプロセッサ（Complex Instructio
n Set Computer）と、命令の種類を限定して高速さを特
徴とするRISCプロセッサ（Reduced Instruction Set Co
mputer）とに大別できる。例えば、TRONやMC68040など
は前者であり、SPARCやMIPSなどは後者である。
【０００４】どちらのタイプのプロセッサにおいても、
パイプライン構造をとることにより命令の見かけ上の実
行時間の短縮が図られている。パイプラインとは、命令
の処理ステージを少なくとも読出し、解読、実行のステ
ージに分け、複数の命令について異なるステージを並列
に実行する処理方法である。CISCプロセッサは、RISCプ
ロセッサと異なり可変長命令形式をとるものが多い。可
変長命令形式は、命令の種類によって命令の語長が異な
り、一般的に固定長命令形式に比べてプログラムの大き
さを小さくすることができる。
パイプライン構造をとることにより命令の見かけ上の実
行時間の短縮が図られている。パイプラインとは、命令
の処理ステージを少なくとも読出し、解読、実行のステ
ージに分け、複数の命令について異なるステージを並列
に実行する処理方法である。CISCプロセッサは、RISCプ
ロセッサと異なり可変長命令形式をとるものが多い。可
変長命令形式は、命令の種類によって命令の語長が異な
り、一般的に固定長命令形式に比べてプログラムの大き
さを小さくすることができる。
【０００５】その反面、命令の配置が、命令読出しにお
けるワード（１６ビット）境界あるいはダブルワード
（３２ビット）境界に対して固定的ではなくなるため、
多くの命令が境界をまたいで配置されることになる。そ
のため、命令の先読みを行っていても解読すべき命令が
末尾まで読出されていない場合があり、その場合パイプ
ラインによる並列処理を一時的に停止する必要が生じ
る。
けるワード（１６ビット）境界あるいはダブルワード
（３２ビット）境界に対して固定的ではなくなるため、
多くの命令が境界をまたいで配置されることになる。そ
のため、命令の先読みを行っていても解読すべき命令が
末尾まで読出されていない場合があり、その場合パイプ
ラインによる並列処理を一時的に停止する必要が生じ
る。
【０００６】このパイプラインの一時停止をパイプライ
ンインタロック、またその原因になる命令が境界をまた
いで配置される状態を命令ミスアライメントと呼ぶ。
ンインタロック、またその原因になる命令が境界をまた
いで配置される状態を命令ミスアライメントと呼ぶ。
【０００７】また、従来のプロセッサとしては、例え
ば、特開平5-197546号（発明の名称：「マイクロコンピ
ュータ及び除算回路」）公報に示されているものがあ
る。この従来のプロセッサは、公報２７ページ８８段落
に記載されるように、JSR（JumpSubRoutine：サブルー
チンコール／プロシージャコール）命令ではプログラム
カウンタPCの内容を退避した後に分岐の処理を行ってい
る。
ば、特開平5-197546号（発明の名称：「マイクロコンピ
ュータ及び除算回路」）公報に示されているものがあ
る。この従来のプロセッサは、公報２７ページ８８段落
に記載されるように、JSR（JumpSubRoutine：サブルー
チンコール／プロシージャコール）命令ではプログラム
カウンタPCの内容を退避した後に分岐の処理を行ってい
る。
【０００８】この従来のプロセッサは、命令読出しステ
ージ、解読・アドレス計算ステージ、演算実行ステージ
の３段からなるパイプライン構造をとり、命令読出しス
テージで読出され命令を格納する４バイトの命令バッフ
ァと、命令の動作を細分化した処理単位を実現するマイ
クロ命令を記憶する制御記憶とを有する。
ージ、解読・アドレス計算ステージ、演算実行ステージ
の３段からなるパイプライン構造をとり、命令読出しス
テージで読出され命令を格納する４バイトの命令バッフ
ァと、命令の動作を細分化した処理単位を実現するマイ
クロ命令を記憶する制御記憶とを有する。
【０００９】命令読出しステージでは、読出しアドレス
が偶数番地ならば１マシンサイクルで２バイトが、奇数
番地ならば１バイトが読出され、命令バッファに格納さ
れる。
が偶数番地ならば１マシンサイクルで２バイトが、奇数
番地ならば１バイトが読出され、命令バッファに格納さ
れる。
【００１０】解読・アドレス計算ステージでは、命令バ
ッファの底（先頭の命令）の命令に対応するマイクロ命
令が制御記憶から読出され、マイクロ命令が指示する制
御信号が出力される。解読・アドレス計算ステージで解
読される命令が複数のマイクロ命令からなる場合には、
１マシンサイクル毎に１つのマイクロ命令を指示する御
信号が出力される。
ッファの底（先頭の命令）の命令に対応するマイクロ命
令が制御記憶から読出され、マイクロ命令が指示する制
御信号が出力される。解読・アドレス計算ステージで解
読される命令が複数のマイクロ命令からなる場合には、
１マシンサイクル毎に１つのマイクロ命令を指示する御
信号が出力される。
【００１１】演算実行ステージでは、制御記憶から出力
された１処理単位の指示を１マシンサイクルで実行す
る。
された１処理単位の指示を１マシンサイクルで実行す
る。
【００１２】図５は、上記従来のプロセッサの動作タイ
ミングを示す図である。同図は、パイプラインの各ステ
ージで処理する命令と、命令バッファの内容と、制御記
憶から出力される処理単位毎の出力内容とをマシンサイ
クルと呼ばれるタイミング毎に示している。図中に例示
しているプログラムは下記の通りである。
ミングを示す図である。同図は、パイプラインの各ステ
ージで処理する命令と、命令バッファの内容と、制御記
憶から出力される処理単位毎の出力内容とをマシンサイ
クルと呼ばれるタイミング毎に示している。図中に例示
しているプログラムは下記の通りである。
【００１３】命令１： 100番地 ADD D0,D1
（D0レジスタの値とD1レジスタの値を加算して結果をD1
レジスタに格納する１バイトの命令で、１処理単位のマ
イクロ命令からなる。）
レジスタに格納する１バイトの命令で、１処理単位のマ
イクロ命令からなる。）
【００１４】命令２： 101番地 JSR @(disp16,PC)
（プログラムカウンタの値に16ビットの偏位を加えた番
地にあるサブルーチンに分岐する３バイトの命令で、３
処理単位のマイクロ命令からなる。分岐先は201番地と
する。）
地にあるサブルーチンに分岐する３バイトの命令で、３
処理単位のマイクロ命令からなる。分岐先は201番地と
する。）
【００１５】命令３： 201番地 MOV @(disp8,A0),D0
（A0レジスタの値に８ビットの偏位を加えた番地にある
データをD0レジスタにロードする２バイトの命令で、１
処理単位のマイクロ命令からなる。）
データをD0レジスタにロードする２バイトの命令で、１
処理単位のマイクロ命令からなる。）
【００１６】上記のプログラム例では、３バイト長のJS
R命令（命令２）と、３バイト長のMOV命令（命令３）と
が奇数番地から配置されており、ミスアライメントにな
っている。
R命令（命令２）と、３バイト長のMOV命令（命令３）と
が奇数番地から配置されており、ミスアライメントにな
っている。
【００１７】図９は、上記命令２（JSR @(disp16,PC)）
の３つの処理単位が実行するオペレーションの内容を示
す説明図である。同図のようにJSR命令はスタックポイ
ンタ減算、戻り先ストア、分岐実行の処理単位からな
る。SPはスタックポインタ、PCはプログラムカウンタ、
disp16は１６ビットのアドレス偏位を示す。それぞれの
処理単位のオペレーションは、図５ではタイミングｔ
４、ｔ５、ｔ６において実行される
の３つの処理単位が実行するオペレーションの内容を示
す説明図である。同図のようにJSR命令はスタックポイ
ンタ減算、戻り先ストア、分岐実行の処理単位からな
る。SPはスタックポインタ、PCはプログラムカウンタ、
disp16は１６ビットのアドレス偏位を示す。それぞれの
処理単位のオペレーションは、図５ではタイミングｔ
４、ｔ５、ｔ６において実行される
【００１８】従来のプロセッサの動作を同図を用いて説
明する。 （タイミングｔ１） 命令読出しステージで100番地から２バイトの命令コー
ドを読出す。
明する。 （タイミングｔ１） 命令読出しステージで100番地から２バイトの命令コー
ドを読出す。
【００１９】（タイミングｔ２）
タイミングｔ１で読出された100番地と101番地の命令コ
ードを命令バッファに格納するとともに、命令バッファ
の底から100番地の命令１を取り出して解読・アドレス
計算ステージで解読する。命令１は１バイトなので命令
の末尾までが命令バッファに存在することになる。命令
読出しステージでは２だけ増分した読出しアドレスを計
算して102番地から２バイトの命令コードを読出す。
ードを命令バッファに格納するとともに、命令バッファ
の底から100番地の命令１を取り出して解読・アドレス
計算ステージで解読する。命令１は１バイトなので命令
の末尾までが命令バッファに存在することになる。命令
読出しステージでは２だけ増分した読出しアドレスを計
算して102番地から２バイトの命令コードを読出す。
【００２０】（タイミングｔ３）
解読・アドレス計算ステージから命令１に関する加算の
指示が出力され、演算実行ステージでこれを実行する。
命令１に関する処理単位は唯一で、この実行により命令
１の実行が完了する。前のタイミングで読出された102
番地と103番地の命令コードを命令バッファに格納する
とともに、命令バッファの底から101番地の命令２を取
り出して解読・アドレス計算ステージで解読および分岐
先のアドレス計算を行う。命令２は３バイトであるが命
令の末尾までが命令バッファに存在している。命令読出
しステージは命令バッファに２バイト以上の空きがない
ため命令読出しを行わない。
指示が出力され、演算実行ステージでこれを実行する。
命令１に関する処理単位は唯一で、この実行により命令
１の実行が完了する。前のタイミングで読出された102
番地と103番地の命令コードを命令バッファに格納する
とともに、命令バッファの底から101番地の命令２を取
り出して解読・アドレス計算ステージで解読および分岐
先のアドレス計算を行う。命令２は３バイトであるが命
令の末尾までが命令バッファに存在している。命令読出
しステージは命令バッファに２バイト以上の空きがない
ため命令読出しを行わない。
【００２１】（タイミングｔ４）
解読・アドレス計算ステージから命令２に関する第１の
処理単位であるスタックポインタデクリメントの指示が
出力され、演算実行ステージでこれを実行する。命令２
は３つの処理単位から構成される。命令読出しステージ
では２だけ増分した読出しアドレスを計算して104番地
から２バイトの命令コードを読出す。
処理単位であるスタックポインタデクリメントの指示が
出力され、演算実行ステージでこれを実行する。命令２
は３つの処理単位から構成される。命令読出しステージ
では２だけ増分した読出しアドレスを計算して104番地
から２バイトの命令コードを読出す。
【００２２】（タイミングｔ５）
解読・アドレス計算ステージから命令２に関する第２の
処理単位であるスタックへの戻り先番地のストアの指示
が出力され、演算実行ステージでこれを実行する。前の
タイミングで読出された104番地と105番地の命令コード
を命令バッファに格納する。命令読出しステージでは２
だけ増分した読出しアドレスを計算して106番地から２
バイトの命令コードを読出す。
処理単位であるスタックへの戻り先番地のストアの指示
が出力され、演算実行ステージでこれを実行する。前の
タイミングで読出された104番地と105番地の命令コード
を命令バッファに格納する。命令読出しステージでは２
だけ増分した読出しアドレスを計算して106番地から２
バイトの命令コードを読出す。
【００２３】（タイミングｔ６）
解読・アドレス計算ステージから命令２に関する第３の
処理単位である分岐の指示が出力され、演算実行ステー
ジでこれを実行する。この分岐の指示により命令バッフ
ァにある全ての命令をフラッシュするともに、命令読出
しステージでは解読・アドレス計算ステージで先に計算
された分岐先アドレスを受け取り、201番地から１バイ
トの命令コードを読出す。受け取ったアドレスが奇数番
地なので１バイトのみの読出しになる。命令２はこの実
行により完了する。
処理単位である分岐の指示が出力され、演算実行ステー
ジでこれを実行する。この分岐の指示により命令バッフ
ァにある全ての命令をフラッシュするともに、命令読出
しステージでは解読・アドレス計算ステージで先に計算
された分岐先アドレスを受け取り、201番地から１バイ
トの命令コードを読出す。受け取ったアドレスが奇数番
地なので１バイトのみの読出しになる。命令２はこの実
行により完了する。
【００２４】（タイミングｔ７）
前のタイミングで読出された201番地の命令コードを命
令バッファに格納するとともに、命令バッファの底から
201番地の命令３を取り出して解読・アドレス計算ステ
ージで解読しようとするが命令３は２バイトなので命令
の末尾までが命令バッファに存在しないため解読できな
い。そのため解読・アドレス計算ステージにおける動作
を停止させる（パイプラインインタロック）。命令読出
しステージでは前の読出しアドレスが奇数なので１だけ
増分した読出しアドレスを計算して202番地から２バイ
トの命令コードを読出す。
令バッファに格納するとともに、命令バッファの底から
201番地の命令３を取り出して解読・アドレス計算ステ
ージで解読しようとするが命令３は２バイトなので命令
の末尾までが命令バッファに存在しないため解読できな
い。そのため解読・アドレス計算ステージにおける動作
を停止させる（パイプラインインタロック）。命令読出
しステージでは前の読出しアドレスが奇数なので１だけ
増分した読出しアドレスを計算して202番地から２バイ
トの命令コードを読出す。
【００２５】（タイミングｔ８）
前のタイミングで解読・アドレス計算ステージにおける
動作が停止されているため、このタイミングでは演算実
行ステージにおける動作を停止させる（パイプラインイ
ンタロック）。前のタイミングで読出された202番地と2
03番地の命令コードを命令バッファに格納するととも
に、命令バッファの底から201番地の命令３を取り出し
て解読・アドレス計算ステージで解読およびロードのア
ドレス計算を行う。命令３は２バイトなのでこのタイミ
ングで初めて命令の末尾までが命令バッファに存在する
ことになる。命令読出しステージは命令バッファに２バ
イト以上の空きがないため命令読出しを行わない。
動作が停止されているため、このタイミングでは演算実
行ステージにおける動作を停止させる（パイプラインイ
ンタロック）。前のタイミングで読出された202番地と2
03番地の命令コードを命令バッファに格納するととも
に、命令バッファの底から201番地の命令３を取り出し
て解読・アドレス計算ステージで解読およびロードのア
ドレス計算を行う。命令３は２バイトなのでこのタイミ
ングで初めて命令の末尾までが命令バッファに存在する
ことになる。命令読出しステージは命令バッファに２バ
イト以上の空きがないため命令読出しを行わない。
【００２６】（タイミングｔ９）
解読・アドレス計算ステージから命令３に関するロード
の指示が出力され、演算実行ステージでこれを実行す
る。命令３に関する処理単位は唯一で、この実行により
命令３の実行が完了する。命令読出しステージでは２だ
け増分した読出しアドレスを計算して204番地から２バ
イトの命令コードを読出す。
の指示が出力され、演算実行ステージでこれを実行す
る。命令３に関する処理単位は唯一で、この実行により
命令３の実行が完了する。命令読出しステージでは２だ
け増分した読出しアドレスを計算して204番地から２バ
イトの命令コードを読出す。
【００２７】
【発明が解決しようとする課題】しかしながら上記従来
のプロセッサによれば、可変長命令形式おいて複数の処
理単位（マイクロ命令）からなる分岐命令がミスアライ
メントされている場合には、分岐するための処理単位が
最後のマシンサイクルで実行されるので、パイプライン
インタロックが発生し、全体の命令実行時間が伸張して
処理性能が劣化するという問題点を有している。
のプロセッサによれば、可変長命令形式おいて複数の処
理単位（マイクロ命令）からなる分岐命令がミスアライ
メントされている場合には、分岐するための処理単位が
最後のマシンサイクルで実行されるので、パイプライン
インタロックが発生し、全体の命令実行時間が伸張して
処理性能が劣化するという問題点を有している。
【００２８】図５を用いてより具体的に説明すると、タ
イミングｔ７において命令バッファの底から命令３を取
り出して解読しようとするが２バイトの命令３の末尾の
１バイトが命令バッファに存在しないため解読できない
という状態が起こる。これは、２バイトの命令３が奇数
番地に配置されていることと、直前のタイミングｔ６に
おいて分岐先の命令読出しが行われていることとに起因
する。さらに、タイミングｔ４やｔ５では実行されずに
フラッシュされることが明確な命令の先読出しが行われ
ており、これらの命令読出しに伴い無駄な浪費電力が発
生しているという問題もある。
イミングｔ７において命令バッファの底から命令３を取
り出して解読しようとするが２バイトの命令３の末尾の
１バイトが命令バッファに存在しないため解読できない
という状態が起こる。これは、２バイトの命令３が奇数
番地に配置されていることと、直前のタイミングｔ６に
おいて分岐先の命令読出しが行われていることとに起因
する。さらに、タイミングｔ４やｔ５では実行されずに
フラッシュされることが明確な命令の先読出しが行われ
ており、これらの命令読出しに伴い無駄な浪費電力が発
生しているという問題もある。
【００２９】かかる課題に鑑み本発明は、分岐と少なく
とも１つの分岐でない処理単位とからなる命令を実行す
る場合に該命令の分岐先が命令ミスアライメントであっ
ても命令不在によるパイプラインインタロックが発生せ
ず、従って命令の実行時間が伸張せず処理性能が劣化し
ないプロセッサを提供することを目的とする。
とも１つの分岐でない処理単位とからなる命令を実行す
る場合に該命令の分岐先が命令ミスアライメントであっ
ても命令不在によるパイプラインインタロックが発生せ
ず、従って命令の実行時間が伸張せず処理性能が劣化し
ないプロセッサを提供することを目的とする。
【００３０】
【課題を解決するための手段】上記の課題を解決するた
め本発明の請求項１記載のプロセッサは、命令の先読み
を行うプロセッサであって、先読みすべき命令のアドレ
スを保持するフェッチアドレス保持手段と、前記フェッ
チアドレス保持手段のアドレスを分岐先の命令のアドレ
スへと書き換えることを内容とする分岐の処理単位と、
少なくとも１つ以上の処理単位からなるその他の処理単
位とから構成される分岐命令の実行に関する制御処理に
対して、まず分岐の処理単位の実行を制御し、続いてそ
の他の処理単位の実行を制御する制御手段とを備え、前
記分岐先の命令の解読可能なタイミングまでに、前記分
岐先の命令がミスアライメントであるか否かにかかわら
ず、前記分岐先の命令を複数のサイクルにわたって先読
みすることを特徴とする。
め本発明の請求項１記載のプロセッサは、命令の先読み
を行うプロセッサであって、先読みすべき命令のアドレ
スを保持するフェッチアドレス保持手段と、前記フェッ
チアドレス保持手段のアドレスを分岐先の命令のアドレ
スへと書き換えることを内容とする分岐の処理単位と、
少なくとも１つ以上の処理単位からなるその他の処理単
位とから構成される分岐命令の実行に関する制御処理に
対して、まず分岐の処理単位の実行を制御し、続いてそ
の他の処理単位の実行を制御する制御手段とを備え、前
記分岐先の命令の解読可能なタイミングまでに、前記分
岐先の命令がミスアライメントであるか否かにかかわら
ず、前記分岐先の命令を複数のサイクルにわたって先読
みすることを特徴とする。
【００３１】請求項２記載のプロセッサは、請求項１記
載のプロセッサにおいて、前記制御処理は、サブルーチ
ンコール命令の実行制御を含み、前記制御手段は、前記
分岐の処理単位の制御において、サブルーチンコール命
令のオペランドに基づいて得られる分岐先アドレスをフ
ェッチアドレス保持手段に書き込み、その他の処理単位
において、戻り先アドレスを退避すべき領域のアドレス
計算および戻り先アドレスの退避を制御するように構成
されている。
載のプロセッサにおいて、前記制御処理は、サブルーチ
ンコール命令の実行制御を含み、前記制御手段は、前記
分岐の処理単位の制御において、サブルーチンコール命
令のオペランドに基づいて得られる分岐先アドレスをフ
ェッチアドレス保持手段に書き込み、その他の処理単位
において、戻り先アドレスを退避すべき領域のアドレス
計算および戻り先アドレスの退避を制御するように構成
されている。
【００３２】請求項３記載のプロセッサは、請求項２記
載のプロセッサにおいて、前記制御処理は、割り込み処
理ルーチンへの移行制御を含み、前記制御手段は、前記
分岐の処理単位の制御において、所定の割込み処理ルー
チンの開始アドレスをフェッチアドレス保持手段に書き
込み、その他の処理単位において戻り先アドレスを退避
すべきの領域のアドレス計算および戻り先アドレスの退
避を制御するように構成されている。
載のプロセッサにおいて、前記制御処理は、割り込み処
理ルーチンへの移行制御を含み、前記制御手段は、前記
分岐の処理単位の制御において、所定の割込み処理ルー
チンの開始アドレスをフェッチアドレス保持手段に書き
込み、その他の処理単位において戻り先アドレスを退避
すべきの領域のアドレス計算および戻り先アドレスの退
避を制御するように構成されている。
【００３３】請求項４記載のプロセッサは、請求項１な
いし３記載の何れかのプロセッサにおいて、前記制御処
理は、サブルーチンからの復帰を指示するリターン命令
と、割り込み処理ルーチンからの復帰を指示するリター
ン命令とを含み、前記制御手段は、前記分岐の処理単位
の制御において戻り先アドレスをフェッチアドレス保持
手段に書き込むように構成されている。
いし３記載の何れかのプロセッサにおいて、前記制御処
理は、サブルーチンからの復帰を指示するリターン命令
と、割り込み処理ルーチンからの復帰を指示するリター
ン命令とを含み、前記制御手段は、前記分岐の処理単位
の制御において戻り先アドレスをフェッチアドレス保持
手段に書き込むように構成されている。
【００３４】請求項５記載のプロセッサは、請求項３記
載のプロセッサにおいて、前記制御手段は、前記制御処
理の動作を実現する複数のマイクロ命令を記憶する制御
記憶部と、前記各処理単位に対応するマイクロ命令を制
御記憶から順次読み出して、マイクロ命令が指示する制
御信号をプロセッサ内部に発行するマイクロ命令発行部
とを備え、前記マイクロ命令発行部は、サブルーチンコ
ール命令に対しては、当該命令中に指定されたアドレス
をフェッチアドレス保持手段に格納することを指示する
マイクロ命令と、戻り先アドレスを退避すべき領域のア
ドレスの計算を指示するマイクロ命令と、戻り先アドレ
スを退避することを指示するマイクロ命令とをこの順序
で発行し、割り込み処理ルーチンへの移行制御に対して
は、所定の割り込み処理開始アドレスをフェッチアドレ
ス保持手段に格納することを指示するマイクロ命令と、
戻り先アドレスを退避すべき領域のアドレスの計算を指
示するマイクロ命令と、戻り先アドレスを退避すること
を指示するマイクロ命令とをこの順序で発行する。
載のプロセッサにおいて、前記制御手段は、前記制御処
理の動作を実現する複数のマイクロ命令を記憶する制御
記憶部と、前記各処理単位に対応するマイクロ命令を制
御記憶から順次読み出して、マイクロ命令が指示する制
御信号をプロセッサ内部に発行するマイクロ命令発行部
とを備え、前記マイクロ命令発行部は、サブルーチンコ
ール命令に対しては、当該命令中に指定されたアドレス
をフェッチアドレス保持手段に格納することを指示する
マイクロ命令と、戻り先アドレスを退避すべき領域のア
ドレスの計算を指示するマイクロ命令と、戻り先アドレ
スを退避することを指示するマイクロ命令とをこの順序
で発行し、割り込み処理ルーチンへの移行制御に対して
は、所定の割り込み処理開始アドレスをフェッチアドレ
ス保持手段に格納することを指示するマイクロ命令と、
戻り先アドレスを退避すべき領域のアドレスの計算を指
示するマイクロ命令と、戻り先アドレスを退避すること
を指示するマイクロ命令とをこの順序で発行する。
【００３５】 請求項６記載のプロセッサは、請求項３
記載のプロセッサにおいて、前記制御手段は、サブルー
チンコール命令をプリデコードし、当該命令の分岐先ア
ドレスの算出を行うアドレス計算部と、前記制御処理を
実現する複数のマイクロ命令を記憶する制御記憶部と、
前記各処理単位に対応するマイクロ命令を制御記憶から
順次読み出して、マイクロ命令をプロセッサ内部に発行
するマイクロ命令発行部とを備え、前記マイクロ命令発
行部は、サブルーチンコール命令に対して、前記アドレ
ス計算部で得られるアドレスを前記フェッチアドレス保
持手段に格納すると共に、メモリに格納すべきデータを
保持するストアバッファに戻り先アドレスを保持するこ
とを指示するマイクロ命令と、前記退避領域を指すスタ
ックポインタの更新、およびオペランドアドレスを保持
すべきオペランドアドレスバッファに更新されたスタッ
クポインタの内容を格納することを指示するマイクロ命
令と、ストアバッファの内容をオペランドアドレスバッ
ファが指す退避領域に格納することを指示するマイクロ
命令とをこの順序で発行し、割り込み処理ルーチンへの
移行制御に対しては、所定の割込み処理の開始アドレス
を前記フェッチアドレス保持手段に格納すると共にスト
アバッファに戻り先アドレスを保持することを指示する
マイクロ命令と、スタックポインタの更新、及びオペラ
ンドアドレスバッファに更新されたスタックポインタの
内容を格納することを指示するマイクロ命令と、ストア
バッファの内容をオペランドアドレスバッファが指す退
避領域に格納することを指示するマイクロ命令とをこの
順序で発行する。請求項 7 のプロセッサは、前記分岐命
令に対する解読ステージが複数のサイクルから構成され
ることを特徴とする。請求項８のプロセッサは、前記分
岐の処理単位とその他の処理単位とが同一のパイプライ
ンステージで実行されることを特徴とする。
記載のプロセッサにおいて、前記制御手段は、サブルー
チンコール命令をプリデコードし、当該命令の分岐先ア
ドレスの算出を行うアドレス計算部と、前記制御処理を
実現する複数のマイクロ命令を記憶する制御記憶部と、
前記各処理単位に対応するマイクロ命令を制御記憶から
順次読み出して、マイクロ命令をプロセッサ内部に発行
するマイクロ命令発行部とを備え、前記マイクロ命令発
行部は、サブルーチンコール命令に対して、前記アドレ
ス計算部で得られるアドレスを前記フェッチアドレス保
持手段に格納すると共に、メモリに格納すべきデータを
保持するストアバッファに戻り先アドレスを保持するこ
とを指示するマイクロ命令と、前記退避領域を指すスタ
ックポインタの更新、およびオペランドアドレスを保持
すべきオペランドアドレスバッファに更新されたスタッ
クポインタの内容を格納することを指示するマイクロ命
令と、ストアバッファの内容をオペランドアドレスバッ
ファが指す退避領域に格納することを指示するマイクロ
命令とをこの順序で発行し、割り込み処理ルーチンへの
移行制御に対しては、所定の割込み処理の開始アドレス
を前記フェッチアドレス保持手段に格納すると共にスト
アバッファに戻り先アドレスを保持することを指示する
マイクロ命令と、スタックポインタの更新、及びオペラ
ンドアドレスバッファに更新されたスタックポインタの
内容を格納することを指示するマイクロ命令と、ストア
バッファの内容をオペランドアドレスバッファが指す退
避領域に格納することを指示するマイクロ命令とをこの
順序で発行する。請求項 7 のプロセッサは、前記分岐命
令に対する解読ステージが複数のサイクルから構成され
ることを特徴とする。請求項８のプロセッサは、前記分
岐の処理単位とその他の処理単位とが同一のパイプライ
ンステージで実行されることを特徴とする。
【００３６】
【作用】請求項１記載のプロセッサは命令の先読みを行
うプロセッサであって、先読みすべき命令のアドレスを
保持するフェッチアドレス保持手段と、フェッチアドレ
ス保持手段のアドレスを書き換えることを内容とする分
岐の処理単位と、その他の処理単位とを含む分岐命令の
実行に関する制御処理に対して、まず分岐の処理単位の
実行を制御し、続いてその他の処理単位の実行を制御す
る制御手段とを備える。これにより、分岐先が命令ミス
アライメントであっても命令不在によるパイプラインイ
ンタロックは発生しないようになる。
うプロセッサであって、先読みすべき命令のアドレスを
保持するフェッチアドレス保持手段と、フェッチアドレ
ス保持手段のアドレスを書き換えることを内容とする分
岐の処理単位と、その他の処理単位とを含む分岐命令の
実行に関する制御処理に対して、まず分岐の処理単位の
実行を制御し、続いてその他の処理単位の実行を制御す
る制御手段とを備える。これにより、分岐先が命令ミス
アライメントであっても命令不在によるパイプラインイ
ンタロックは発生しないようになる。
【００３７】請求項２記載のプロセッサにおいて、請求
項１記載のプロセッサの前記制御処理は、サブルーチン
コール命令の実行制御を含み、前記制御手段は、前記分
岐の処理単位の制御において、サブルーチンコール命令
のオペランドに基づいて得られる分岐先アドレスをフェ
ッチアドレス保持手段に書き込み、その他の処理単位に
おいて、戻り先アドレスを退避すべき領域のアドレス計
算および戻り先アドレスの退避を制御する。
項１記載のプロセッサの前記制御処理は、サブルーチン
コール命令の実行制御を含み、前記制御手段は、前記分
岐の処理単位の制御において、サブルーチンコール命令
のオペランドに基づいて得られる分岐先アドレスをフェ
ッチアドレス保持手段に書き込み、その他の処理単位に
おいて、戻り先アドレスを退避すべき領域のアドレス計
算および戻り先アドレスの退避を制御する。
【００３８】請求項３記載のプロセッサにおいて、請求
項２記載のプロセッサの前記制御処理は、割り込み処理
ルーチンへの移行制御を含み、前記制御手段は、前記分
岐の処理単位の制御において、所定の割込み処理ルーチ
ンの開始アドレスをフェッチアドレス保持手段に書き込
み、その他の処理単位において戻り先アドレスを退避す
べきの領域のアドレス計算および戻り先アドレスの退避
を制御する。
項２記載のプロセッサの前記制御処理は、割り込み処理
ルーチンへの移行制御を含み、前記制御手段は、前記分
岐の処理単位の制御において、所定の割込み処理ルーチ
ンの開始アドレスをフェッチアドレス保持手段に書き込
み、その他の処理単位において戻り先アドレスを退避す
べきの領域のアドレス計算および戻り先アドレスの退避
を制御する。
【００３９】請求項４記載のプロセッサでは、請求項１
ないし３記載のプロセッサの前記制御処理は、サブルー
チンからの復帰を指示するリターン命令と、割り込み処
理ルーチンからの復帰を指示するリターン命令とを含
み、 前記制御手段は、前記分岐の処理単位の制御にお
いて戻り先アドレスをフェッチアドレス保持手段に書き
込む。
ないし３記載のプロセッサの前記制御処理は、サブルー
チンからの復帰を指示するリターン命令と、割り込み処
理ルーチンからの復帰を指示するリターン命令とを含
み、 前記制御手段は、前記分岐の処理単位の制御にお
いて戻り先アドレスをフェッチアドレス保持手段に書き
込む。
【００４０】請求項５記載のプロセッサにおいて、請求
項３記載のプロセッサの前記制御手段は、前記制御処理
の動作を実現する複数のマイクロ命令を記憶する制御記
憶部と、前記各処理単位に対応するマイクロ命令を制御
記憶から順次読み出して、マイクロ命令が指示する制御
信号をプロセッサ内部に発行するマイクロ命令発行部と
を備え、前記マイクロ命令発行部は、サブルーチンコー
ル命令に対しては、当該命令中に指定されたアドレスを
フェッチアドレス保持手段に格納することを指示するマ
イクロ命令と、戻り先アドレスを退避すべき領域のアド
レスの計算を指示するマイクロ命令と、戻り先アドレス
を退避することを指示するマイクロ命令とをこの順序で
発行し、割り込み処理ルーチンへの移行制御に対して
は、所定の割り込み処理開始アドレスをフェッチアドレ
ス保持手段に格納することを指示するマイクロ命令と、
戻り先アドレスを退避すべき領域のアドレスの計算を指
示するマイクロ命令と、戻り先アドレスを退避すること
を指示するマイクロ命令とをこの順序で発行する。
項３記載のプロセッサの前記制御手段は、前記制御処理
の動作を実現する複数のマイクロ命令を記憶する制御記
憶部と、前記各処理単位に対応するマイクロ命令を制御
記憶から順次読み出して、マイクロ命令が指示する制御
信号をプロセッサ内部に発行するマイクロ命令発行部と
を備え、前記マイクロ命令発行部は、サブルーチンコー
ル命令に対しては、当該命令中に指定されたアドレスを
フェッチアドレス保持手段に格納することを指示するマ
イクロ命令と、戻り先アドレスを退避すべき領域のアド
レスの計算を指示するマイクロ命令と、戻り先アドレス
を退避することを指示するマイクロ命令とをこの順序で
発行し、割り込み処理ルーチンへの移行制御に対して
は、所定の割り込み処理開始アドレスをフェッチアドレ
ス保持手段に格納することを指示するマイクロ命令と、
戻り先アドレスを退避すべき領域のアドレスの計算を指
示するマイクロ命令と、戻り先アドレスを退避すること
を指示するマイクロ命令とをこの順序で発行する。
【００４１】請求項６記載のプロセッサにおいて、請求
項３記載のプロセッサの前記制御手段は、サブルーチン
コール命令をプリデコードし、当該命令の分岐先アドレ
スの算出を行うアドレス計算部と、前記制御処理を実現
する複数のマイクロ命令を記憶する制御記憶部と、前記
各処理単位に対応するマイクロ命令を制御記憶から順次
読み出して、マイクロ命令をプロセッサ内部に発行する
マイクロ命令発行部とを備え、前記マイクロ命令発行部
は、サブルーチンコール命令に対して、前記アドレス計
算部で得られるアドレスを前記フェッチアドレス保持手
段に格納すると共に、メモリに格納すべきデータを保持
するストアバッファに戻り先アドレスを保持することを
指示するマイクロ命令と、前記退避領域を指すスタック
ポインタの更新、およびオペランドアドレスを保持すべ
きオペランドアドレスバッファに更新されたスタックポ
インタの内容を格納することを指示するマイクロ命令
と、ストアバッファの内容をオペランドアドレスバッフ
ァが指す退避領域に格納することを指示するマイクロ命
令とをこの順序で発行し、割り込み処理ルーチンへの移
行制御に対しては、所定の割込み処理の開始アドレスを
前記フェッチアドレス保持手段に格納すると共にストア
バッファに戻り先アドレスを保持することを指示するマ
イクロ命令と、スタックポインタの更新、及びオペラン
ドアドレスバッファに更新されたスタックポインタの内
容を格納することを指示するマイクロ命令と、ストアバ
ッファの内容をオペランドアドレスバッファが指す退避
領域に格納することを指示するマイクロ命令とをこの順
序で発行する。
項３記載のプロセッサの前記制御手段は、サブルーチン
コール命令をプリデコードし、当該命令の分岐先アドレ
スの算出を行うアドレス計算部と、前記制御処理を実現
する複数のマイクロ命令を記憶する制御記憶部と、前記
各処理単位に対応するマイクロ命令を制御記憶から順次
読み出して、マイクロ命令をプロセッサ内部に発行する
マイクロ命令発行部とを備え、前記マイクロ命令発行部
は、サブルーチンコール命令に対して、前記アドレス計
算部で得られるアドレスを前記フェッチアドレス保持手
段に格納すると共に、メモリに格納すべきデータを保持
するストアバッファに戻り先アドレスを保持することを
指示するマイクロ命令と、前記退避領域を指すスタック
ポインタの更新、およびオペランドアドレスを保持すべ
きオペランドアドレスバッファに更新されたスタックポ
インタの内容を格納することを指示するマイクロ命令
と、ストアバッファの内容をオペランドアドレスバッフ
ァが指す退避領域に格納することを指示するマイクロ命
令とをこの順序で発行し、割り込み処理ルーチンへの移
行制御に対しては、所定の割込み処理の開始アドレスを
前記フェッチアドレス保持手段に格納すると共にストア
バッファに戻り先アドレスを保持することを指示するマ
イクロ命令と、スタックポインタの更新、及びオペラン
ドアドレスバッファに更新されたスタックポインタの内
容を格納することを指示するマイクロ命令と、ストアバ
ッファの内容をオペランドアドレスバッファが指す退避
領域に格納することを指示するマイクロ命令とをこの順
序で発行する。
【００４２】
【実施例】図１は本発明の実施例におけるプロセッサの
概略構成を示すブロック図である。同図に示すように、
プロセッサ１０は、命令バッファ３２と制御記憶３３を
有する解読部３０、レジスタ部４０、演算実行部５０、
命令読出し部６０、バスインタフェース部７０を備え、
命令読出し部６０、解読部３０、演算実行部５０でのそ
れぞれの処理をパイプラインとして同時に実行する。
概略構成を示すブロック図である。同図に示すように、
プロセッサ１０は、命令バッファ３２と制御記憶３３を
有する解読部３０、レジスタ部４０、演算実行部５０、
命令読出し部６０、バスインタフェース部７０を備え、
命令読出し部６０、解読部３０、演算実行部５０でのそ
れぞれの処理をパイプラインとして同時に実行する。
【００４３】入出力バス７１１は、プロセッサ１０と外
界との間でデータのやり取りを行う入出力バスであり、
プログラムやデータを格納する外部メモリ（図外）等に
接続される。バスインタフェース部７０は、入出力バス
７１１の制御を行う。
界との間でデータのやり取りを行う入出力バスであり、
プログラムやデータを格納する外部メモリ（図外）等に
接続される。バスインタフェース部７０は、入出力バス
７１１の制御を行う。
【００４４】命令読出し部６０は、バスインタフェース
部７０を介して外部メモリから命令を読出す。その際命
令読出し部６０は、分岐命令実行などにより読出しアド
レスが不連続になる場合にのみ解読部３０または演算実
行部５０からアドレスを受け取り、読出しアドレスが連
続する場合には内部に持つインクリメント回路により読
出しアドレスを計算して命令を読み出す。読出す命令
は、読出しアドレスが偶数番地ならば１マシンサイクル
で２バイト、奇数番地ならば１バイトを読み出して、４
バイトの命令バッファ３２に格納する。
部７０を介して外部メモリから命令を読出す。その際命
令読出し部６０は、分岐命令実行などにより読出しアド
レスが不連続になる場合にのみ解読部３０または演算実
行部５０からアドレスを受け取り、読出しアドレスが連
続する場合には内部に持つインクリメント回路により読
出しアドレスを計算して命令を読み出す。読出す命令
は、読出しアドレスが偶数番地ならば１マシンサイクル
で２バイト、奇数番地ならば１バイトを読み出して、４
バイトの命令バッファ３２に格納する。
【００４５】解読部３０は、命令読出し部６０から受け
取った命令を解読して、命令の実行を制御する。命令が
メモリアクセスを伴う場合にはそのオペランドアドレス
の計算を、分岐を伴う場合にはその分岐先アドレスの計
算を演算実行部５０に行わせる。解読部３０は、内部に
制御記憶３３を持ち、解読した命令が１つの処理単位か
らなる場合は１つの処理の指示を発行し、複数の処理単
位からなる場合は１マシンサイクルに１つの処理単位ず
つ順次処理の指示を発行する。レジスタブロック４０
は、命令のオペランドで指定される複数のレジスタを有
する。
取った命令を解読して、命令の実行を制御する。命令が
メモリアクセスを伴う場合にはそのオペランドアドレス
の計算を、分岐を伴う場合にはその分岐先アドレスの計
算を演算実行部５０に行わせる。解読部３０は、内部に
制御記憶３３を持ち、解読した命令が１つの処理単位か
らなる場合は１つの処理の指示を発行し、複数の処理単
位からなる場合は１マシンサイクルに１つの処理単位ず
つ順次処理の指示を発行する。レジスタブロック４０
は、命令のオペランドで指定される複数のレジスタを有
する。
【００４６】演算実行部５０は、内部に算術論理演算を
行う演算器を持ち、１マシンサイクルで制御記憶３３か
ら出力された１処理単位の指示を実行する。図２（ａ）
は、制御記憶３３の構成を示す説明図である。制御記憶
３３は、全ての機械語命令に対応する処理単位（マイク
ロ命令）を格納しており、同図（ａ）は、その一部を示
している。
行う演算器を持ち、１マシンサイクルで制御記憶３３か
ら出力された１処理単位の指示を実行する。図２（ａ）
は、制御記憶３３の構成を示す説明図である。制御記憶
３３は、全ての機械語命令に対応する処理単位（マイク
ロ命令）を格納しており、同図（ａ）は、その一部を示
している。
【００４７】２１１は、命令１（加算命令）が解読され
た場合に参照され発行されるマイクロ命令の内容を格納
する記憶領域で、加算の指示を表す。命令１では１マシ
ンサイクルで制御記憶領域２１１の内容のみが発行され
る。２２１〜２２３は、命令２（JSR命令）が解読され
た場合に参照され発行されるマイクロ命令を格納する制
御記憶領域で、それぞれ分岐、スタックポインタのデク
リメント、スタックへの戻り先番地のストアを実現する
処理単位を表す。命令２では３マシンサイクルかけて制
御記憶領域２２１〜２２３の内容が順次発行される。
た場合に参照され発行されるマイクロ命令の内容を格納
する記憶領域で、加算の指示を表す。命令１では１マシ
ンサイクルで制御記憶領域２１１の内容のみが発行され
る。２２１〜２２３は、命令２（JSR命令）が解読され
た場合に参照され発行されるマイクロ命令を格納する制
御記憶領域で、それぞれ分岐、スタックポインタのデク
リメント、スタックへの戻り先番地のストアを実現する
処理単位を表す。命令２では３マシンサイクルかけて制
御記憶領域２２１〜２２３の内容が順次発行される。
【００４８】２３１は、命令３（MOV命令）が解読され
た場合に参照され発行される処理の内容を格納する制御
記憶領域で、ロードの指示を表す。命令３では１マシン
サイクルで制御記憶領域２３１の内容のみが発行され
る。図３は、図１に示したプロセッサのさらに詳細な構
成を表すブロック図である。同図において、プロセッサ
１０は、命令解読部３０、レジスタ部４０、演算実行部
５０、命令読出し部６０、バスインタフェース部７０を
有し、バス（以下ABUSと略す）２０、第１データバス
（B1BUSと略す）２１、第２データバス（B2BUSと略す）
２２、命令アドレスバス（NIADDRと略す）７０１、命令
バス（IBUSと略す）７０２、オペランドアドレスバス
（OADDRと略す）７０３、ストアデータバス（STBUSと略
す）７０４、ロードデータバス（LDBUSと略す）７０５
により図示するように接続されている。
た場合に参照され発行される処理の内容を格納する制御
記憶領域で、ロードの指示を表す。命令３では１マシン
サイクルで制御記憶領域２３１の内容のみが発行され
る。図３は、図１に示したプロセッサのさらに詳細な構
成を表すブロック図である。同図において、プロセッサ
１０は、命令解読部３０、レジスタ部４０、演算実行部
５０、命令読出し部６０、バスインタフェース部７０を
有し、バス（以下ABUSと略す）２０、第１データバス
（B1BUSと略す）２１、第２データバス（B2BUSと略す）
２２、命令アドレスバス（NIADDRと略す）７０１、命令
バス（IBUSと略す）７０２、オペランドアドレスバス
（OADDRと略す）７０３、ストアデータバス（STBUSと略
す）７０４、ロードデータバス（LDBUSと略す）７０５
により図示するように接続されている。
【００４９】命令解読部３０は、先読みした命令の格納
および解読を行ないマイコン全体を制御するため、割込
み制御部３１、命令バッファ（IBと略す）３２、制御記
憶３３、セレクタ３４、命令レジスタ３５、ステータス
レジスタ３６、プリデコーダ３７、マイクロ命令レジス
タ３８とから構成されている。割込み制御部３１は割込
み受付時のマイコンの動作シーケンスを制御する。命令
バッファ３２は、命令の実行に先だって命令読出し部６
０によって先行的にメモリから読み出された命令を蓄え
る。本実施例では、４バイト分の命令を蓄える容量を持
つ。
および解読を行ないマイコン全体を制御するため、割込
み制御部３１、命令バッファ（IBと略す）３２、制御記
憶３３、セレクタ３４、命令レジスタ３５、ステータス
レジスタ３６、プリデコーダ３７、マイクロ命令レジス
タ３８とから構成されている。割込み制御部３１は割込
み受付時のマイコンの動作シーケンスを制御する。命令
バッファ３２は、命令の実行に先だって命令読出し部６
０によって先行的にメモリから読み出された命令を蓄え
る。本実施例では、４バイト分の命令を蓄える容量を持
つ。
【００５０】セレクタ３４は、命令バッファ３２から入
力される命令と、命令バスから入力される命令との何れ
か一方を選択する。命令レジスタ３５は、セレクタ３４
から出力する命令を保持する。ステータスレジスタ３６
は、命令の解読に必要な各種のステータスフラグを保持
する。
力される命令と、命令バスから入力される命令との何れ
か一方を選択する。命令レジスタ３５は、セレクタ３４
から出力する命令を保持する。ステータスレジスタ３６
は、命令の解読に必要な各種のステータスフラグを保持
する。
【００５１】制御記憶３３は、ステータスレジスタ３６
の内容を参照して、命令レジスタ３５の命令を解読す
る。本実施例では、プログラマブルロジックアレイ（PL
A）を用いてマイクロプログラムによる制御論理が実装
され、命令レジスタ３５の命令を実現するマイクロ命令
を順に出力する。プリデコーダ３７は、命令レジスタ３
５の内容とステータスレジスタ３６の内容とを入力し、
主として１サイクルで動作するロード命令及び条件分岐
命令を実行するための制御信号を出力する。この動作
は、命令実行ステージに先立って命令解読ステージにお
いて行われる。特に、サブルーチンコール命令、割込み
処理要求命令等の分岐命令に対しては、命令中で指定さ
れた分岐先アドレスをPCB６４およびIAB７２に格納する
制御を行う。分岐先アドレスへのディスプレースメント
（偏位）で指定される場合には、演算実行部５０に分岐
先アドレスの計算を実行させて、その計算結果をPCB６
４およびIAB７２に格納する。
の内容を参照して、命令レジスタ３５の命令を解読す
る。本実施例では、プログラマブルロジックアレイ（PL
A）を用いてマイクロプログラムによる制御論理が実装
され、命令レジスタ３５の命令を実現するマイクロ命令
を順に出力する。プリデコーダ３７は、命令レジスタ３
５の内容とステータスレジスタ３６の内容とを入力し、
主として１サイクルで動作するロード命令及び条件分岐
命令を実行するための制御信号を出力する。この動作
は、命令実行ステージに先立って命令解読ステージにお
いて行われる。特に、サブルーチンコール命令、割込み
処理要求命令等の分岐命令に対しては、命令中で指定さ
れた分岐先アドレスをPCB６４およびIAB７２に格納する
制御を行う。分岐先アドレスへのディスプレースメント
（偏位）で指定される場合には、演算実行部５０に分岐
先アドレスの計算を実行させて、その計算結果をPCB６
４およびIAB７２に格納する。
【００５２】マイクロ命令レジスタ３８は、制御記憶３
３の解読結果である制御指示を保持する。レジスタ部４
０は、データやアドレスを保持するため、データレジス
タ群４１、アドレスレジスタ群４２、セレクタ４３を備
えて構成されている。データレジスタ群４１は、主とし
てデータを保持する１６ビット長の４本のレジスタDR3
〜DR0を有する。アドレスレジスタ群４２は、主として
アドレスを保持する１６ビット長の４本のレジスタAR3
〜AR0を有する。このうちAR3はスタックポインタとして
機能する。
３の解読結果である制御指示を保持する。レジスタ部４
０は、データやアドレスを保持するため、データレジス
タ群４１、アドレスレジスタ群４２、セレクタ４３を備
えて構成されている。データレジスタ群４１は、主とし
てデータを保持する１６ビット長の４本のレジスタDR3
〜DR0を有する。アドレスレジスタ群４２は、主として
アドレスを保持する１６ビット長の４本のレジスタAR3
〜AR0を有する。このうちAR3はスタックポインタとして
機能する。
【００５３】セレクタ４３は、ABUS２０とLDBUS７０５
とから選択的にデータレジスタ群４１及びアドレスレジ
スタ群４２に出力する。演算実行部５０は、アドレスの
計算やデータ演算するため、演算器５１、プログラムス
テータスワード５２、オペランドアドレスレジスタ５
３、セレクタ５４、セレクタ５５、テンポラリーレジス
タ５６、セレクタ５７、セレクタ５８、シフタ５９を備
えて構成されている。演算器５１は、１６ビットのデー
タ演算及びアドレス計算を行う。
とから選択的にデータレジスタ群４１及びアドレスレジ
スタ群４２に出力する。演算実行部５０は、アドレスの
計算やデータ演算するため、演算器５１、プログラムス
テータスワード５２、オペランドアドレスレジスタ５
３、セレクタ５４、セレクタ５５、テンポラリーレジス
タ５６、セレクタ５７、セレクタ５８、シフタ５９を備
えて構成されている。演算器５１は、１６ビットのデー
タ演算及びアドレス計算を行う。
【００５４】プログラムステータスワード５２は、演算
結果のフラグ等を保持する１６ビットのレジスタであ
る。オペランドアドレスレジスタ５３は、メモリをアク
セスするアドレスを格納する。セレクタ５４、５５は、
演算器５１に入力すべきオペランドを選択する。テンポ
ラリーレジスタ５６は、演算器５１の出力を一時的に保
持する。セレクタ５７は、テンポラリーレジスタ５６、
オペランドアドレスレジスタ５３の何れかを選択してオ
ペランドアドレスバッファ７４に出力する。
結果のフラグ等を保持する１６ビットのレジスタであ
る。オペランドアドレスレジスタ５３は、メモリをアク
セスするアドレスを格納する。セレクタ５４、５５は、
演算器５１に入力すべきオペランドを選択する。テンポ
ラリーレジスタ５６は、演算器５１の出力を一時的に保
持する。セレクタ５７は、テンポラリーレジスタ５６、
オペランドアドレスレジスタ５３の何れかを選択してオ
ペランドアドレスバッファ７４に出力する。
【００５５】セレクタ５８は、ABUS２０とシフタ５９と
の何れかを選択する。シフタ５９は、セレクタ５８の出
力を受けて演算器５１とともにシフト動作をする。命令
読出し部６０は、命令の読み出し位置を制御するため、
第１プリフェッチカウンタ（PFCと略す）６１、第２プ
リフェッチカウンタ（PFCPと略す）６２、セレクタ６
３、プログラムカウンタバッファ（PCBと略す）６４、
インクリメンタ（INCと略す）６５、セレクタ６６から
構成されている。
の何れかを選択する。シフタ５９は、セレクタ５８の出
力を受けて演算器５１とともにシフト動作をする。命令
読出し部６０は、命令の読み出し位置を制御するため、
第１プリフェッチカウンタ（PFCと略す）６１、第２プ
リフェッチカウンタ（PFCPと略す）６２、セレクタ６
３、プログラムカウンタバッファ（PCBと略す）６４、
インクリメンタ（INCと略す）６５、セレクタ６６から
構成されている。
【００５６】PCB６４は、セレクタ６６から出力される
命令の読み出しアドレスを保持する。INC６５は、PCB６
４の内容を＋１あるいは＋２インクリメントして、命令
の先読みアドレスとしてPFC６１、セレクタ６６を介し
てIAB７２に出力する。PFC６１は、INC６５によりイン
クリメントされたアドレスを保持する。PFCP６２は、PF
C６１の１つ前のアドレスを保持する。セレクタ６３
は、PFC６１とPFCP６２とのいずれかを選択してABUS２
０及びB1BUS２１に出力する。
命令の読み出しアドレスを保持する。INC６５は、PCB６
４の内容を＋１あるいは＋２インクリメントして、命令
の先読みアドレスとしてPFC６１、セレクタ６６を介し
てIAB７２に出力する。PFC６１は、INC６５によりイン
クリメントされたアドレスを保持する。PFCP６２は、PF
C６１の１つ前のアドレスを保持する。セレクタ６３
は、PFC６１とPFCP６２とのいずれかを選択してABUS２
０及びB1BUS２１に出力する。
【００５７】セレクタ６６は、連続アドレスの命令が読
み出される場合にはPFC６１の出力を選択し、分岐する
場合には、テンポラリーレジスタ５６又はオペランドア
ドレスレジスタ５３からのアドレスを選択して出力す
る。バスインタフェース部７０は、外部メモリ（図外）
から命令やデータを読み出す際のバスの接続を制御し、
インタフェース部７１、命令アドレスバッファ７２、命
令バッファ７３、オペランドアドレスバッファ７４、ス
トアバッファ７５、ロードバッファ７６、バススイッチ
７７、RAM７８、ROM７９から構成されている。インタフ
ェース部７１は、CPU６のバスと外部との接続を制御す
る。命令アドレスバッファ（IABと略す）７２、命令バ
ッファ７３、オペランドアドレスバッファ７４、ストア
バッファ７５、ロードバッファ７６は、それぞれ命令ア
ドレス、命令、オペランドアドレス、ストアデータ、ロ
ードデータを保持するためのバッファである。
み出される場合にはPFC６１の出力を選択し、分岐する
場合には、テンポラリーレジスタ５６又はオペランドア
ドレスレジスタ５３からのアドレスを選択して出力す
る。バスインタフェース部７０は、外部メモリ（図外）
から命令やデータを読み出す際のバスの接続を制御し、
インタフェース部７１、命令アドレスバッファ７２、命
令バッファ７３、オペランドアドレスバッファ７４、ス
トアバッファ７５、ロードバッファ７６、バススイッチ
７７、RAM７８、ROM７９から構成されている。インタフ
ェース部７１は、CPU６のバスと外部との接続を制御す
る。命令アドレスバッファ（IABと略す）７２、命令バ
ッファ７３、オペランドアドレスバッファ７４、ストア
バッファ７５、ロードバッファ７６は、それぞれ命令ア
ドレス、命令、オペランドアドレス、ストアデータ、ロ
ードデータを保持するためのバッファである。
【００５８】バススイッチ７７は、バス７０６〜７０９
を接断する。RAM７８、ROM７９は、それぞれデータ、命
令を格納する。本実施例では外部メモリを前提とするの
で、RAM７８、ROM７９は無視してよい。
を接断する。RAM７８、ROM７９は、それぞれデータ、命
令を格納する。本実施例では外部メモリを前提とするの
で、RAM７８、ROM７９は無視してよい。
【００５９】 図２（ｂ）は、上記、プリデコーダ３７、
制御記憶３３、マイクロ命令レジスタ３８による機械語
命令JSR @(disp16,PC)を実現する処理単位の詳細なオペ
レーションを示す説明図である。図２（ａ）にも示した
ように、JSR @(disp16,PC)命令は、分岐、スタックポイ
ンタ減算、戻り先ストアの３つの処理単位からなる。 分
岐は、プリデコーダ３７による制御動作（PFCP又はPFC+
disp16+0又は1 → PCB,IAB）と、制御記憶３３及びマイ
クロ命令レジスタ３８による制御動作（PFCP又はPFC+0
又は1 → STB）とにより実現される。前者のプリデコー
ダ３７の制御により分岐先アドレス（PFCP又はPFC+disp
16又は0/1）が計算され、計算結果がPCB６４及びIAB７
２に書き込まれる。分岐先アドレスは、PFC６１とPFCP
６２のどちらかと１６ビットディスプレースメントと０
または１とを加算することにより得られる。PFC６１とP
FCP６２との選択および０と１の選択は、命令バッファ
３２の残量に応じて選択される。この計算結果がPCB６
４及びIAB７２に書き込まれる結果、分岐先アドレスか
ら命令が順次フェッチされることになる。また、後者の
制御動作により、戻り先アドレスがストアバッファ７５
に保持される。これは、戻り先のストアに対する前準備
であり、戻り先アドレスが保存される。この制御は、制
御記憶領域２２１のマイクロ命令が指定する制御信号が
マイクロ命令レジスタ３８から発行されることにより実
現される。
制御記憶３３、マイクロ命令レジスタ３８による機械語
命令JSR @(disp16,PC)を実現する処理単位の詳細なオペ
レーションを示す説明図である。図２（ａ）にも示した
ように、JSR @(disp16,PC)命令は、分岐、スタックポイ
ンタ減算、戻り先ストアの３つの処理単位からなる。 分
岐は、プリデコーダ３７による制御動作（PFCP又はPFC+
disp16+0又は1 → PCB,IAB）と、制御記憶３３及びマイ
クロ命令レジスタ３８による制御動作（PFCP又はPFC+0
又は1 → STB）とにより実現される。前者のプリデコー
ダ３７の制御により分岐先アドレス（PFCP又はPFC+disp
16又は0/1）が計算され、計算結果がPCB６４及びIAB７
２に書き込まれる。分岐先アドレスは、PFC６１とPFCP
６２のどちらかと１６ビットディスプレースメントと０
または１とを加算することにより得られる。PFC６１とP
FCP６２との選択および０と１の選択は、命令バッファ
３２の残量に応じて選択される。この計算結果がPCB６
４及びIAB７２に書き込まれる結果、分岐先アドレスか
ら命令が順次フェッチされることになる。また、後者の
制御動作により、戻り先アドレスがストアバッファ７５
に保持される。これは、戻り先のストアに対する前準備
であり、戻り先アドレスが保存される。この制御は、制
御記憶領域２２１のマイクロ命令が指定する制御信号が
マイクロ命令レジスタ３８から発行されることにより実
現される。
【００６０】 スタックポインタ減算の処理単位は、スタ
ックポインタの値をスタック（退避領域）の未使用領域
に変更する処理（AR3-4 → AR3,OAB）である。本実施例
ではアドレススレジスタAR3がスタックポインタである
ので、AR3が４減算される。同時に戻り先ストアの前準
備として減算結果がOAB７４にも格納される。この制御
は、制御記憶領域２２２のスタックポインタ減算のマイ
クロ命令により実現される。 戻り先ストアの処理単位
は、スタックポインタが指すスタックの未使用領域に、
戻り先アドレスを退避させる処理である。この時点では
既に、減算されたスタックポインタの値がOAB７４に、
戻り先アドレスがSTB７５に格納されているので、STB７
５の内容をOAB７４が指すメモリ領域に格納する制御が
行われる。この制御は、制御記憶領域２２３の戻り先ス
トアのマイクロ命令により実現される。
ックポインタの値をスタック（退避領域）の未使用領域
に変更する処理（AR3-4 → AR3,OAB）である。本実施例
ではアドレススレジスタAR3がスタックポインタである
ので、AR3が４減算される。同時に戻り先ストアの前準
備として減算結果がOAB７４にも格納される。この制御
は、制御記憶領域２２２のスタックポインタ減算のマイ
クロ命令により実現される。 戻り先ストアの処理単位
は、スタックポインタが指すスタックの未使用領域に、
戻り先アドレスを退避させる処理である。この時点では
既に、減算されたスタックポインタの値がOAB７４に、
戻り先アドレスがSTB７５に格納されているので、STB７
５の内容をOAB７４が指すメモリ領域に格納する制御が
行われる。この制御は、制御記憶領域２２３の戻り先ス
トアのマイクロ命令により実現される。
【００６１】以上のように構成された本実施例のプロセ
ッサについて、以下その動作を説明する。従来技術との
違いを明確にするために、従来技術の説明で用いた同一
のプログラム例に用いて説明する。例示プログラムを以
下に示す。 命令１： 100番地 ADD D0,D1 （D0レジスタの値とD1レジスタの値を加算して結果をD1
レジスタに格納する１バイトの命令で、１処理単位のマ
イクロ命令からなる。）
ッサについて、以下その動作を説明する。従来技術との
違いを明確にするために、従来技術の説明で用いた同一
のプログラム例に用いて説明する。例示プログラムを以
下に示す。 命令１： 100番地 ADD D0,D1 （D0レジスタの値とD1レジスタの値を加算して結果をD1
レジスタに格納する１バイトの命令で、１処理単位のマ
イクロ命令からなる。）
【００６２】命令２： 101番地 JSR @(disp16,PC)
（プログラムカウンタの値に16ビットの偏位を加えた番
地にあるサブルーチンに分岐する３バイトの命令で、３
処理単位のマイクロ命令からなる。分岐先は201番地と
する。）
地にあるサブルーチンに分岐する３バイトの命令で、３
処理単位のマイクロ命令からなる。分岐先は201番地と
する。）
【００６３】命令３： 201番地 MOV @(disp8,A0),D0
（A0レジスタの値に８ビットの偏位を加えた番地にある
データをD0レジスタにロードする２バイトの命令で、１
処理単位のマイクロ命令からなる。）
データをD0レジスタにロードする２バイトの命令で、１
処理単位のマイクロ命令からなる。）
【００６４】図７は、同実施例におけるプロセッサの動
作タイミング図を示すものである。同図は、命令読出し
部６０、解読部３０、演算実行部５０で処理する命令と
命令バッファ３２の内容と制御記憶３３の出力内容とを
マシンサイクルと呼ばれるタイミング毎に示している。
時間が経過する順にタイミング毎に説明する。 （タイミングｔ１） 命令読出し部６０が100番地から２バイトの命令コード
を読出す。この読出しアドレスは図示しない分岐その他
の理由によりこのタイミングで解読部３０または演算実
行部５０から受け取るものとする。また命令バッファ３
２も空であるとする。
作タイミング図を示すものである。同図は、命令読出し
部６０、解読部３０、演算実行部５０で処理する命令と
命令バッファ３２の内容と制御記憶３３の出力内容とを
マシンサイクルと呼ばれるタイミング毎に示している。
時間が経過する順にタイミング毎に説明する。 （タイミングｔ１） 命令読出し部６０が100番地から２バイトの命令コード
を読出す。この読出しアドレスは図示しない分岐その他
の理由によりこのタイミングで解読部３０または演算実
行部５０から受け取るものとする。また命令バッファ３
２も空であるとする。
【００６５】（タイミングｔ２）
前のタイミングで読出された100番地と101番地の命令コ
ードを命令バッファ３２に格納するとともに、命令バッ
ファ３２の底から100番地の命令１を取り出して解読部
３０で解読する。命令１は１バイトなので命令の末尾ま
でが命令バッファ３２に存在することになる。命令読出
し部６０では２だけ増分した読出しアドレスを計算して
102番地から２バイトの命令コードを読出す。
ードを命令バッファ３２に格納するとともに、命令バッ
ファ３２の底から100番地の命令１を取り出して解読部
３０で解読する。命令１は１バイトなので命令の末尾ま
でが命令バッファ３２に存在することになる。命令読出
し部６０では２だけ増分した読出しアドレスを計算して
102番地から２バイトの命令コードを読出す。
【００６６】（タイミングｔ３）
解読部３０の制御記憶領域２１１から命令１に関する加
算の指示が出力され、演算実行部５０でこれを実行す
る。この実行により命令１の実行が完了する。前のタイ
ミングで読出された102番地と103番地の命令コードを命
令バッファ３２に格納するとともに、命令バッファ３２
の底から101番地の命令２を取り出して解読部３０で解
読および分岐先のアドレス計算を行う。命令２は３バイ
トであるが命令の末尾までが命令バッファ３２に存在し
ている。命令読出し部６０は命令バッファ３２に２バイ
ト以上の空きがないため命令読出しを行わない。
算の指示が出力され、演算実行部５０でこれを実行す
る。この実行により命令１の実行が完了する。前のタイ
ミングで読出された102番地と103番地の命令コードを命
令バッファ３２に格納するとともに、命令バッファ３２
の底から101番地の命令２を取り出して解読部３０で解
読および分岐先のアドレス計算を行う。命令２は３バイ
トであるが命令の末尾までが命令バッファ３２に存在し
ている。命令読出し部６０は命令バッファ３２に２バイ
ト以上の空きがないため命令読出しを行わない。
【００６７】（タイミングｔ４）
解読部３０の制御記憶領域２２１から命令２に関する第
１の処理単位である分岐の指示が出力され、図４に示し
たように演算実行部５０でこれを実行する。この分岐の
指示により命令バッファ３２にある全ての命令をフラッ
シュするともに、命令読出し部６０では解読部３０で前
のタイミングで計算された分岐先アドレスを受け取り、
201番地から１バイトの命令コードを読出す。受け取っ
たアドレスが奇数番地なので１バイトのみの読出しにな
る。
１の処理単位である分岐の指示が出力され、図４に示し
たように演算実行部５０でこれを実行する。この分岐の
指示により命令バッファ３２にある全ての命令をフラッ
シュするともに、命令読出し部６０では解読部３０で前
のタイミングで計算された分岐先アドレスを受け取り、
201番地から１バイトの命令コードを読出す。受け取っ
たアドレスが奇数番地なので１バイトのみの読出しにな
る。
【００６８】（タイミングｔ５）
解読部３０の制御記憶領域２２２から命令２に関する第
２の処理単位であるスタックポインタデクリメントの指
示が出力され、図５に示したように演算実行部５０でこ
れを実行する。前のタイミングで読出された201番地の
命令コードを命令バッファ３２に格納する。命令読出し
部６０では前の読出しアドレスが奇数なので１だけ増分
した読出しアドレスを計算して202番地から２バイトの
命令コードを読出す。
２の処理単位であるスタックポインタデクリメントの指
示が出力され、図５に示したように演算実行部５０でこ
れを実行する。前のタイミングで読出された201番地の
命令コードを命令バッファ３２に格納する。命令読出し
部６０では前の読出しアドレスが奇数なので１だけ増分
した読出しアドレスを計算して202番地から２バイトの
命令コードを読出す。
【００６９】（タイミングｔ６）
解読部３０の制御記憶領域２２３から命令２に関する第
３の処理単位であるスタックへの戻り先番地のストアの
指示が出力され、図６に示したように演算実行部５０で
これを実行する。前のタイミングで読出された202番地
と203番地の命令コードを命令バッファ３２に格納す
る。命令読出し部６０は命令バッファ３２に２バイト以
上の空きがないため命令読出しを行わない。命令２はこ
の実行により完了する。
３の処理単位であるスタックへの戻り先番地のストアの
指示が出力され、図６に示したように演算実行部５０で
これを実行する。前のタイミングで読出された202番地
と203番地の命令コードを命令バッファ３２に格納す
る。命令読出し部６０は命令バッファ３２に２バイト以
上の空きがないため命令読出しを行わない。命令２はこ
の実行により完了する。
【００７０】（タイミングｔ７）
命令バッファ３２の底から201番地の命令３を取り出し
て解読部３０で解読およびロードのアドレス計算を行
う。命令３は２バイトであるがこのタイミングで既に命
令の末尾までが命令バッファ３２に存在しており、パイ
プラインインタロックは発生しない。命令読出し部６０
は命令バッファ３２に２バイト以上の空きがないため命
令読出しを行わない。
て解読部３０で解読およびロードのアドレス計算を行
う。命令３は２バイトであるがこのタイミングで既に命
令の末尾までが命令バッファ３２に存在しており、パイ
プラインインタロックは発生しない。命令読出し部６０
は命令バッファ３２に２バイト以上の空きがないため命
令読出しを行わない。
【００７１】（タイミングｔ８）
解読部３０の制御記憶領域２３１から命令３に関するロ
ードの指示が出力され、演算実行部５０でこれを実行す
る。この実行により命令３の実行が完了する。命令読出
し部６０では２だけ増分した読出しアドレスを計算して
204番地から２バイトの命令コードを読出す。
ードの指示が出力され、演算実行部５０でこれを実行す
る。この実行により命令３の実行が完了する。命令読出
し部６０では２だけ増分した読出しアドレスを計算して
204番地から２バイトの命令コードを読出す。
【００７２】以上のように本実施例によれば、サブルー
チンへの分岐命令を実行する場合、解読部３０の制御記
憶３３から他の指示に先行してまず分岐の指示が出力さ
れるため、演算実行部５０におけるスタックポインタデ
クリメントやスタックへの戻り先番地のストアの実行と
並行に命令読出し部６０において２回の分岐先の命令読
出しを行うことができ、分岐先の命令がミスアライメン
トであっても分岐先命令を解読する時点で命令バッファ
３２に３バイトの分岐先の命令が格納されていることに
なり、命令バッファ３２における命令不在によるパイプ
ラインインタロックを回避することができる。
チンへの分岐命令を実行する場合、解読部３０の制御記
憶３３から他の指示に先行してまず分岐の指示が出力さ
れるため、演算実行部５０におけるスタックポインタデ
クリメントやスタックへの戻り先番地のストアの実行と
並行に命令読出し部６０において２回の分岐先の命令読
出しを行うことができ、分岐先の命令がミスアライメン
トであっても分岐先命令を解読する時点で命令バッファ
３２に３バイトの分岐先の命令が格納されていることに
なり、命令バッファ３２における命令不在によるパイプ
ラインインタロックを回避することができる。
【００７３】なお本実施例では、サブルーチンへの分岐
命令の場合をあげているが、分岐の処理単位と少なくと
も１つの分岐でない処理単位とからなる命令であれば何
でも適応できる。例えば、割込み処理ルーチンへの分岐
処理においては、スタックポインタのデクリメントとス
タックへの戻り先番地およびステータスワードのストア
とに先行して分岐の指示を発行するように制御記憶３３
を構成すればよいし、サブルーチンからのリターン命令
あるいは割込み処理ルーチンからのリターン命令におい
ては、スタックからの戻り先番地およびステータスワー
ドのロードとスタックポインタインクリメントとに先行
して分岐の指示を発行するように制御記憶３３を構成す
ればよい。
命令の場合をあげているが、分岐の処理単位と少なくと
も１つの分岐でない処理単位とからなる命令であれば何
でも適応できる。例えば、割込み処理ルーチンへの分岐
処理においては、スタックポインタのデクリメントとス
タックへの戻り先番地およびステータスワードのストア
とに先行して分岐の指示を発行するように制御記憶３３
を構成すればよいし、サブルーチンからのリターン命令
あるいは割込み処理ルーチンからのリターン命令におい
ては、スタックからの戻り先番地およびステータスワー
ドのロードとスタックポインタインクリメントとに先行
して分岐の指示を発行するように制御記憶３３を構成す
ればよい。
【００７４】また実施例では、命令バッファ３２の容量
を４バイトとしたが、５バイトまたはそれ以上でもよ
い。その場合、サブルーチンへの分岐命令の分岐先命令
を解読する時点で命令バッファ３２に少なくとも５バイ
トの分岐先命令が格納されていることになりより効果的
である。または命令バッファ３２の容量を３バイトとし
てもよい。
を４バイトとしたが、５バイトまたはそれ以上でもよ
い。その場合、サブルーチンへの分岐命令の分岐先命令
を解読する時点で命令バッファ３２に少なくとも５バイ
トの分岐先命令が格納されていることになりより効果的
である。または命令バッファ３２の容量を３バイトとし
てもよい。
【００７５】さらに実施例では、命令読出し部６０での
１マシンサイクルで読出される命令を最大２バイトとし
たが、これを４バイトまたはそれ以上としてもよい。１
マシンサイクルで読出される命令語長を大きくするほど
読出しアドレスの境界をまたぐ命令ミスアライメントの
確率は低下するが、語長をいくら大きくしても命令ミス
アライメントは皆無にはならない。
１マシンサイクルで読出される命令を最大２バイトとし
たが、これを４バイトまたはそれ以上としてもよい。１
マシンサイクルで読出される命令語長を大きくするほど
読出しアドレスの境界をまたぐ命令ミスアライメントの
確率は低下するが、語長をいくら大きくしても命令ミス
アライメントは皆無にはならない。
【００７６】
【発明の効果】本発明の請求項１のプロセッサによれ
ば、分岐先命令が解読可能になるタイミングでは少なく
とも２回の命令読出しが行われているため、分岐先が命
令ミスアライメントであっても命令不在によるパイプラ
インインタロックは発生しないので、命令の実行時間が
伸張せず処理性能が劣化しないという効果がある。
ば、分岐先命令が解読可能になるタイミングでは少なく
とも２回の命令読出しが行われているため、分岐先が命
令ミスアライメントであっても命令不在によるパイプラ
インインタロックは発生しないので、命令の実行時間が
伸張せず処理性能が劣化しないという効果がある。
【００７７】請求項２のプロセッサによれば、特にサブ
ルーチンコール命令に対して請求項１と同じ効果があ
る。請求項３のプロセッサによれば、特に割り込み処理
ルーチンへの移行制御に対しても請求項２と同じ効果が
ある。
ルーチンコール命令に対して請求項１と同じ効果があ
る。請求項３のプロセッサによれば、特に割り込み処理
ルーチンへの移行制御に対しても請求項２と同じ効果が
ある。
【００７８】請求項４のプロセッサによれば、請求項１
ないし３何れかの効果に加えて、サブルーチンからの復
帰を指示するリターン命令と、割り込み処理ルーチンか
らの復帰を指示するリターン命令に対して、請求項１な
いし３何れかと同じ効果がある。
ないし３何れかの効果に加えて、サブルーチンからの復
帰を指示するリターン命令と、割り込み処理ルーチンか
らの復帰を指示するリターン命令に対して、請求項１な
いし３何れかと同じ効果がある。
【００７９】請求項５のプロセッサによれば、請求項３
の効果に加えて、マイクロプログラムよる制御によって
特にサブルーチンコール命令、割り込み処理ルーチンへ
の移行制御に対して命令の実行時間が伸張せず処理性能
が劣化しないという効果がある。
の効果に加えて、マイクロプログラムよる制御によって
特にサブルーチンコール命令、割り込み処理ルーチンへ
の移行制御に対して命令の実行時間が伸張せず処理性能
が劣化しないという効果がある。
【００８０】請求項６のプロセッサによれば、請求項３
の効果に加えて、マイクロプログラムよる制御とは独立
にアドレス計算の制御をすることよって特にサブルーチ
ンコール命令および割り込み処理ルーチンへの移行制御
に対して命令の実行時間が伸張せず処理性能が劣化しな
いという効果がある。
の効果に加えて、マイクロプログラムよる制御とは独立
にアドレス計算の制御をすることよって特にサブルーチ
ンコール命令および割り込み処理ルーチンへの移行制御
に対して命令の実行時間が伸張せず処理性能が劣化しな
いという効果がある。
【図１】本発明の実施例におけるプロセッサの概略構成
を示すブロック図である。
を示すブロック図である。
【図２】（ａ）同実施例における制御記憶３３の構成図
である。 （ｂ）同実施例における制御記憶３３のオペレーション
を示す図である。
である。 （ｂ）同実施例における制御記憶３３のオペレーション
を示す図である。
【図３】同実施例におけるプロセッサの詳細な構成を示
すブロック図である。
すブロック図である。
【図４】同実施例におけるプロセッサの動作タイミング
図である。
図である。
【図５】従来技術におけるプロセッサの動作タイミング
図である。
図である。
【図６】従来技術における制御記憶の構成図である。
１０ プロセッサ
１１ 入出力バス
１２ バスインタフェース回路
１３ 命令読出し回路
１４ 解読・アドレス計算回路
１５ 演算実行回路
１３１ 命令バッファ
１４１ 制御記憶
２１１〜２３１ 制御記憶領域
Claims (8)
- 【請求項１】命令の先読みを行うプロセッサであって、 先読みすべき命令のアドレスを保持するフェッチアドレ
ス保持手段と、前記 フェッチアドレス保持手段のアドレスを分岐先の命
令のアドレスへと書き換えることを内容とする分岐の処
理単位と、少なくとも１つ以上の処理単位からなるその
他の処理単位とから構成される分岐命令の実行に関する
制御処理に対して、まず分岐の処理単位の実行を制御
し、続いてその他の処理単位の実行を制御する制御手段
とを備え、 前記分岐先の命令の解読可能なタイミングまでに、前記
分岐先の命令がミスアライメントであるか否かにかかわ
らず、前記分岐先の命令を複数のサイクルにわたって先
読みすることを特徴とするプロセッサ。 - 【請求項２】前記制御処理は、サブルーチンコール命令
の実行制御を含み、前記制御手段は、前記分岐の処理単
位の制御において、サブルーチンコール命令のオペラン
ドに基づいて得られる分岐先アドレスをフェッチアドレ
ス保持手段に書き込み、その他の処理単位において、戻
り先アドレスを退避すべき領域のアドレス計算および戻
り先アドレスの退避を制御することを特徴とする請求項
１記載のプロセッサ。 - 【請求項３】前記制御処理は、割り込み処理ルーチンへ
の移行制御を含み、前記制御手段は、前記分岐の処理単
位の制御において、所定の割込み処理ルーチンの開始ア
ドレスをフェッチアドレス保持手段に書き込み、その他
の処理単位において戻り先アドレスを退避すべきの領域
のアドレス計算および戻り先アドレスの退避を制御する
ことを特徴とする請求項２記載のプロセッサ。 - 【請求項４】前記制御処理は、サブルーチンからの復帰
を指示するリターン命令と、割り込み処理ルーチンから
の復帰を指示するリターン命令とを含み、前記制御手段
は、前記分岐の処理単位の制御において戻り先アドレス
をフェッチアドレス保持手段に書き込むことを特徴とす
る請求項１ないし３記載の何れかのプロセッサ。 - 【請求項５】前記制御手段は、前記制御処理の動作を実
現する複数のマイクロ命令を記憶する制御記憶部と、前
記各処理単位に対応するマイクロ命令を制御記憶から順
次読み出して、マイクロ命令が指示する制御信号をプロ
セッサ内部に発行するマイクロ命令発行部とを備え、前
記マイクロ命令発行部は、サブルーチンコール命令に対
しては、当該命令中に指定されたアドレスをフェッチア
ドレス保持手段に格納することを指示するマイクロ命令
と、戻り先アドレスを退避すべき領域のアドレスの計算
を指示するマイクロ命令と、戻り先アドレスを退避する
ことを指示するマイクロ命令とをこの順序で発行し、割
り込み処理ルーチンへの移行制御に対しては、所定の割
り込み処理開始アドレスをフェッチアドレス保持手段に
格納することを指示するマイクロ命令と、戻り先アドレ
スを退避すべき領域のアドレスの計算を指示するマイク
ロ命令と、戻り先アドレスを退避することを指示するマ
イクロ命令とをこの順序で発行することを特徴とする請
求項３記載のプロセッサ。 - 【請求項６】前記制御手段は、サブルーチンコール命令
をプリデコードし、当該命令の分岐先アドレスの算出を
行うアドレス計算部と、前記制御処理を実現する複数の
マイクロ命令を記憶する制御記憶部と、前記各処理単位
に対応するマイクロ命令を制御記憶から順次読み出し
て、マイクロ命令をプロセッサ内部に発行するマイクロ
命令発行部とを備え、前記マイクロ命令発行部は、サブ
ルーチンコール命令に対して、前記アドレス計算部で得
られるアドレスを前記フェッチアドレス保持手段に格納
すると共に、メモリに格納すべきデータを保持するスト
アバッファに戻り先アドレスを保持することを指示する
マイクロ命令と、前記退避領域を指すスタックポインタ
の更新、およびオペランドアドレスを保持すべきオペラ
ンドアドレスバッファに更新されたスタックポインタの
内容を格納することを指示するマイクロ命令と、ストア
バッファの内容をオペランドアドレスバッファが指す退
避領域に格納することを指示するマイクロ命令とをこの
順序で発行し、割り込み処理ルーチンへの移行制御に対
しては、所定の割込み処理の開始アドレスを前記フェッ
チアドレス保持手段に格納すると共にストアバッファに
戻り先アドレスを保持することを指示するマイクロ命令
と、スタックポインタの更新、及びオペランドアドレス
バッファに更新されたスタックポインタの内容を格納す
ることを指示するマイクロ命令と、ストアバッファの内
容をオペランドアドレスバッファが指す退避領域に格納
することを指示するマイクロ命令とをこの順序で発行す
ることを特徴とする請求項３記載のプロセッサ。 - 【請求項７】前記分岐命令に対する解読ステージが複数
のサイクルから構成されることを特徴とする請求項１記
載のプロセッサ。 - 【請求項８】前記分岐の処理単位とその他の処理単位と
が同一のパイプラインステージで実行されることを特徴
とする請求項７記載のプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30182894A JP3504355B2 (ja) | 1994-12-06 | 1994-12-06 | プロセッサ |
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