JP2984463B2 - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JP2984463B2 JP4154525A JP15452592A JP2984463B2 JP 2984463 B2 JP2984463 B2 JP 2984463B2 JP 4154525 A JP4154525 A JP 4154525A JP 15452592 A JP15452592 A JP 15452592A JP 2984463 B2 JP2984463 B2 JP 2984463B2
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康宏 田原
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尊永 山崎
栄二 榊原
桂一 倉員
泰 赤尾
志朗 馬場
利昌 木原
有吾 柏木
秀哉 藤田
克彦 石田
典子 澤
陽一 浅野
英明 茶木
正彦 菅原
正博 海永
孝樹 野口
満 渡部
卓 塚元
茂樹 増村
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ特
にＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｓｅｔ Ｃｏｍｐｕｔｅｒ：縮小命令セット型コンピ
ュータ）系マイクロコンピュータのアーキテクチャに関
し、例えば機器に組み込まれてこれを制御するマイクロ
コンピュータに適用して有効な技術に関するものであ
る。更に本明細書では、符号付き除算のための回路、例
えば、任意長多精度の符号付き２進数の除算回路に関
し、特にＲＩＳＣ系マイクロコンピュータのステップ除
算に適合して有効な技術を開示する。
【０００２】
【従来の技術】１命令を実行するのに必要なマシンサイ
クル数を低減する際の一番の隘路は命令のデコード処理
であることが知られている。デコード処理を高速化する
ためには、命令の境界がどこに存在するかを前の命令の
解釈が済む前にわかるように、固定長の命令フォーマッ
トを採用することが効果的であるということが知られて
いる。いわゆるＲＩＳＣ系コンピュータでは、固定長の
命令フォーマットと多段のパイプラインを採用すること
で殆どの命令を１サイクルで実行している。これまでの
ＲＩＳＣ系コンピュータでは例外無く３２ビット命令フ
ォーマットを使用してきた。３２ビット固定長命令フォ
ーマットの長所は、ソースレジスタとデスティネーショ
ンレジスタの命令フォーマット中のフィールドを固定し
てしまう事により、オペコード（オペレーションコー
ド）部分のデコードをしなくとも、どのレジスタを読め
ばよいかを決められる点と、イミディエート値をデコー
ドする際にアライメントの調整が不要な点である。その
反面３２ビット固定長命令フォーマットでは、どんなに
処理内容の単純な命令を記述する場合にも３２ビットを
要するので、１連の処理を機械語で書いた場合に命令コ
ードの占有バイト数が大きくなってしまい、プログラム
全体がメモリ領域に占める割合が増える点が問題であ
る。プログラムのメモリ占有領域が増えると、より容量
の大きなメモリを実装することを余儀なくされるため、
マイクロコンピュータシステムのコストが上がり、コス
ト性能比の良いシステムを構成する事が困難になる。特
にＲＩＳＣプロセッサは命令数を少なくすることにより
命令の実行を高速化しようとするアーキテクチャである
ため、命令セットに対して未定義オペレーションコード
が比較的多くなるという傾向を持つ。未定義オペレーシ
ョンコードが多いということは、オブジェクトプログラ
ムのコード効率を悪化させ、即ちメモリの利用効率を一
層低下させる。
【０００３】斯るメモリの利用効率もしくはコード効率
向上という点についての先の出願としては、特願平２−
２２２２０３号がある。この出願内容は命令フォーマッ
トをデータ語長よりも短いビット数とするものである。
しかしながらその場合には、データ語長よりも短いビッ
ト数の固定長命令フォーマットを採用することに付随し
て種々の問題点を解決すべきことを本発明者は見い出し
た。例えば、データ語長に匹敵するビット数のイミディ
エートデータを必要とする場合の方策、さらには肥大化
するプログラムやシステム構成に対して分岐先アドレス
のような絶対アドレスの指定の仕方などの、データ処理
上において新たな方策の検討が必要である。また、前記
先願は、データ語長と命令語長とに２のべき乗の関係を
持たせることについては一切考慮されていない。このこ
とにより、メモリの１ワード境界を越えて１命令が存在
するようなミスアライメントを積極的に防止するには至
らず、メモリの利用効率さらにはソフトウェアプログラ
ムの簡素化並びに処理速度という点においても新たに検
討すべき事柄が残されている。
【０００４】また、マイクロコンピュータ等で行われる
除算の技術として、被除数の符号と除数の符号とから商
と剰余の符号を決定し、被除数の絶対値との除算を回復
法や被回復法などで実行し、最後に商と剰余との符号補
正を行う除算方式が公知である。近年、符号付き除算に
於いて、被除数および除数の絶対値をとらず、符号付き
の状態で除算を実行する回路および方式が幾つか公開さ
れている。被除数と除数とを符号付きの状態で除算を行
う場合、いずれの方式でも、基本的には、次の手順を採
用している。すなわち、被除数あるいは部分剰余の符号
と除数の符号とが等しい場合は被除数あるいは部分剰余
から除数を減算した結果を新たな部分剰余とし、被除数
あるいは部分剰余の符号と除数の符号とが異なる場合は
被除数あるいは部分剰余に除数を加算した結果を新たな
部分剰余とするようにして、その減算又は加算を順次繰
返して商を求めていく。このとき、被除数が正の場合ま
たは被除数が除数で割り切れない場合はこの手順に基づ
き、若干の商または剰余補正を実行することにより、正
しい答えを得ることができる。しかし、被除数が負で且
つ被除数が除数で割り切れる場合、これによって求めら
れる商は、正しい商よりも絶対値の小さい方へＬＳＢの
重みを持つ”１”だけ小さくなる。この誤りは、負の被
除数あるいは部分剰余に対して上記加算又は減算を行っ
て部分剰余が０となった場合にこの部分剰余の符号を正
しいとみなしてしまうことにより生じる。
【０００５】この誤りを解決するために、部分剰余が０
になったことを検出し、商を補正する手段を備えた除算
回路が幾つか考案されている。例えば、特開平２−１６
５３２６号には、非回復型の除算手段に、各行での演算
結果（部分剰余のこと）が０のときにセットされ、被除
数の各行での最下位ビットに１が入ってきたときにリセ
ットされるレジスタを持ち、このレジスタの結果を用い
て、商および余の補正を行う技術が記載されている。こ
れによれば、上記のセットおよびリセットされるレジス
タを用いて部分剰余が０になった場合を検出し補正する
ことにより正しい符号付き除算を実現している。また、
特開平２−１７１８２８号には、部分剰余が０であるか
どうかを商ビットを決定するステップ毎に検出すること
により、被除数が負の場合に、誤った商ビットが出力さ
れるのを防止する技術が記載されている。さらに特開昭
５９−１６０２３５には、被除数が負であって除算の途
中で部分剰余が０になったら、その最上位ビットを１と
考えるようにするために、部分剰余が０になつた場合を
検出するハードウエアを設けた技術が記載されている。
【０００６】このように、被除数と除数を符号付きの状
態で除算する従来の技術は、部分剰余が０になったこと
を検出して商ビットの補正を行っている。斯る技術で
は、部分剰余を求める度にそれが０であるかを判定しな
ければならず、除数がｎビットであればその様な判定動
作をｎ回行うことが必要になり、除算処理全体の動作ス
テップ数を増大させる。更に部分剰余が０か否かはその
全ビットを見なければならず、１回の判定処理を高速化
しようとすれば専用ハードウェアも必要になることが予
想される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、デー
タ語長よりも少ないビット数の固定長命令フォーマット
を採用することに付随する種々の問題点を解決すること
にある。さらに詳しくは、固定長命令フォーマットのビ
ット数がデータ語長よりも少なくてもイミディエートデ
ータの利用や絶対アドレス指定に制限を及ぼさないこ
と、限られたビット数の固定長命令フォーマットの中で
必要なディスプレースメントなどの記述が可能であるこ
と、メモリ上におけるプログラム配置のミスアライメン
トの防止に寄与すること、並びにサポートする命令の内
容という点からコード効率もしくはメモリ利用効率を一
層向上させることなどから選ばれた単数もしくは複数の
事柄を達成することができるマイクロコンピュータを提
供することを目的とする。
【０００８】本発明の別の目的は、被除数が負の場合に
も商ビットを求める除算のステップ毎に部分剰余が０で
あるか否かの検出を行うことなく簡単に正しい商を求め
ることができる除算回路を提供することにある。本発明
の更に別の目的は、被除数が正であるのか負であるのか
を考慮することなく除算プログラムの開発を可能にする
除算回路を提供することにある。本発明のその他の目的
は、回路構成が簡単であって、しかも除算効率を向上さ
せることができる除算回路を提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】（１）汎用レジスタ方式を採用するマイク
ロコンピュータにおいて、命令実行手段に供給される最
大のデータ語長よりもビット数の少ない固定長命令フォ
ーマットを採用するものである。 （２）前記固定長命令フォーマットに設定されるビット
数がメモリ上におけるプログラムのミスアライメントの
防止に役立つようにするには、前記固定長命令フォーマ
ット及び前記最大データ語長はそれぞれ２のべき乗のビ
ット数を設定するとよい。例えば最大データ語長が３２
ビットのとき命令フォーマットは１６ビットに固定す
る。 （３）データの最大語長と命令フォーマットのビット数
との間に前記関係がある場合、前記最大データ語長に等
しいビット数の内部バスを利用して能率的に命令をフェ
ッチするには、若しくは命令フェッチのためのバスアク
セス回数を減らすには、バス幅全体を使って複数命令を
同一サイクルでプリフェッチするようにすればよい。 （４）内部バスがデータ転送と命令フェッチに共用され
る場合に、データフェッチと命令フェッチが競合したと
きの処理若しくはそれに起因する後処理を簡単化するに
は、データフェッチを優先し、このデータフェッチに競
合する命令フェッチを含む命令実行スケジュールを全体
的に遅延させるパイプ制御を行うようにするとよい。 （５）汎用レジスタ方式を採る性質上、パイプライン的
に実行される前後の命令による前記汎用レジスタの利用
が競合する状態に簡単に対処するには、パイプライン的
に実行される複数の命令による前記汎用レジスタの利用
が競合する状態を命令フォーマット中に含まれるレジス
タ指定領域の情報に基づいて検出し、検出されたレジス
タ競合状態とレジスタ競合状態にある相対的に先に実行
される命令の実行サイクル数とに基づいてレジスタ競合
状態の相対的に後の命令の実行を遅延させるようにパイ
プ制御を行えばよい。 （６）固定長命令フォーマットのビット数の制限がイミ
ディエートデータの利用に制限を与えないようにするに
は、特定のレジスタの値に対してディスプレースメント
の値をオフセットとするレジスタ相対でイミディエート
データを指定させる記述を含む命令をサポートするとよ
い。 （７）ビット数が制限された固定長命令フォーマットで
あっても、データ処理上必要なディスプレースメント若
しくはイミディエートデータのビット数を極力多くする
方策とし、命令中にレジスタ指定フィールドがないのに
も拘らずオペランドとして固定された特定の汎用レジス
タを暗黙的に指定させる命令をサポートするとよい。 （８）同様に、ビット数が制限された固定長命令フォー
マットであっても、処理上必要なディスプレースメント
若しくはイミディエートデータのビット数を極力多くす
る方策とし、指定条件に対する演算結果の真偽を所定の
状態フラグに反映させる記述を含む命令をサポートする
とよい。 （９）分岐命令の種類に応じて適切な分岐先指定用ディ
スプレースメント長を固定的に割り当てる。１６ビット
固定長命令フォーマットのとき、条件分岐命令のディス
プレースメントを８ビットに固定し、サブルーチン分岐
命令及び無条件分岐命令のディスプレースメントを１２
ビットに固定する。
【００１２】（１０）符号付き除算において、被除数が
負である場合にその被除数から該被除数のＬＳＢの重み
を持つ”１”を引く操作を除算の前処理として行う。被
除数のＬＳＢの重みが１であればその被除数は整数であ
る。被除数が固定小数点数の場合にはこれを整数と見な
して除算の処理を行っても実質的な影響はない。後から
小数点位置の桁合せを行えば済むからである。したがっ
て、被除数のＬＳＢの重みを１と見なすことによって被
除数を整数と見なして途中の演算を行っても実害はな
く、以下の説明において特にことわらない限り被除数を
整数と見なすものとする。 （１１）被除数が負のときの符号ビットは１で、正また
は０のときの符号ビットが０であることに着目すると、
被除数からその符号ビット（被除数のＭＳＢ）を差引け
ば、負の被除数から１を引いたことになる。これは、２
の補数表現の負の整数から１の補数表現への変換とみな
すことができる。このようにすれば、被除数が正か負か
を考慮しなくても被除数に対する前処理を行うことがで
きる。図３５には例えば、４ビットの負の整数から１を
引いた変換状態が示される。有限ビット数の２の補数の
最小値を１の補数に変換するには１ビット余分に必要で
あるので、必要な場合は１ビット拡張する。また、部分
剰余は正になることもあるので、負の整数に対して行っ
た上記の変換を整数全体に拡張し、新しい整数の表現を
導入する。例えば、４ビット符号付き整数の範囲では図
３６に示されるような表現が採用される。尚、任意の整
数をその数から１を引いた数で表現したものをＺＺとす
ると、２の補数を用いた整数に対し１を引く変換を行っ
たＺＺの表現は０以下の整数では１の補数と同一視で
き、０以上の整数では本来の値より１だけ小さい数で表
現される。このとき、０の符号ビットは負の数と同じ１
となる。 （１２）符号付き除算の過程において、商と部分剰余
（若しくは余り）の保持という点において、演算され或
は演算に供されるべき商ビットや部分剰余をレジスタ等
に転送するための処理ステップ数を少なくするには、商
（商ビット）と余り（部分剰余）とを１本のレジスタの
ような単一の記憶手段に保持させるようにするとよい。
【００１３】
【作用】（１）上記した手段によれば、例えば３２ビッ
トのデータ語長に対して１６ビット固定長命令フォーマ
ットを採用することは、命令フォーマットが固定長であ
るという点において従来の３２ビット固定長命令フォー
マットを持つＲＩＳＣマシンと同様に命令境界がどこに
存在するかの判定を前の命令が完了する前に把握するこ
とができて命令デコード処理の単純化などの利点を保証
するように作用する。 （２）３２ビット固定長命令フォーマットを採用する場
合に比べてプログラム容量が小さくなる。即ち、命令の
種類を少なくすることにより命令の実行を高速化しよう
とするＲＩＳＣアーキテクチャにおいては命令セットの
中に未定義オペレーションコードが多くなる傾向があ
り、このとき命令長が従来とは半減すればプログラムメ
モリの利用効率が向上する。 （３）固定長命令フォーマットのビット数がデータ語長
よりも少なくてもイミディエートデータの利用や絶対ア
ドレス指定に制限を及ぼさないこと、限られたビット数
の固定長命令フォーマットの中で必要なディスプレース
メントなどの記述が可能であること、メモリ上における
プログラム配置のミスアライメントの防止に寄与するこ
と、並びにサポートする命令の内容という点からコード
効率もしくはメモリ利用効率を一層向上させることなど
は、データ語長よりも少ないビット数の固定長命令フォ
ーマットを採用することに付随する固有の各種問題点を
解決する。
【００１４】（４）上記した符号付き除算のための手段
によれば、被除数が負の場合に被除数から被除数のＬＳ
Ｂの重みを持つ１を引く前補が行われ、次いで商の符号
が予測され、更に被除数または部分剰余の符号と除数の
符号との排他的論理和が０か１かに基づいて、被除数ま
たは部分剰余に除数が加減算され、部分剰余の符号と除
数の符号との排他的論理和を商ビットとし、且つ商が負
の場合に１の補数の商を２の補数に補正し、このように
して商が求められる。 （５）上記被除数が負の場合、被除数のＬＳＢの重みを
持つ１を該被除数から引くことは、０の表現を全てのビ
ットに１が立ち符号ビットも１であるような表現にする
前処理と等価とされる。このような前処理は、被除数が
負の場合に部分剰余が０になったことを検出しなくても
済むようにする。その結果、最初の被除数の符号ビット
と、部分剰余の符号ビットと、除数の符号ビットと、商
の符号ビットとの情報に基づいて、オーバーフローチェ
ックや剰余の補正を含めた除算の制御が可能になる。こ
のことが、除算のハードウェア並びにソフトウェアを単
純化し、更に、任意長任意精度の符号付き除算への適用
も可能にし、その上、部分剰余を格納するレジスタを１
ビット上位にシフトすると同時に商ビットをシフトイン
する手段を適用した処理の高速化にも対応可能とする。
【００１５】
【実施例】以下本発明の実施例を最大のデータ語長より
もビット数の少ない固定長命令フォーマットを採用した
マイクロコンピュータと、その様なマイクロコンピュー
タによって実現される符号付き除算とに大別して、以下
項目順に説明していく。前者の内容は項目〔１〕〜〔１
７〕に記載され、後者の内容は項目〔１８〕〜〔２４〕
に記載される。
【００１６】 〔１〕マイクロコンピュータの応用システム
【００１７】図１には本発明の一実施例に係るマイクロ
コンピュータＭＣＵを利用したシステムの一例が示され
る。マイクロコンピュータＭＣＵは、外部コントロール
バスＥＣＢ、外部データバスＥＤＢ、及び外部アドレス
バスＥＡＢを介して、外部メモリＥＭＲＹとユーザが定
義する外部入出力装置ＥＩ／Ｏに結合され、また、ポー
ト入出力バスＰＩＯＢを介して外部装置ＥＥＱに接続さ
れる。外部装置ＥＥＱはマイクロコンピュータシステム
が組み込まれる所定の機器である。
【００１８】 〔２〕マイクロコンピュータのブロック構成
【００１９】図２には本発明の一実施例に係るマイクロ
コンピュータＭＣＵが示される。同図に示されるマイク
ロコンピュータＭＣＵは、公知の半導体集積回路製造技
術によってシリコン基板のような１個の半導体基板に形
成される。図においてＣＰＵはマイクロコンピュータＭ
ＣＵ全体の制御を司る中央処理装置である。Ｐｏｒｔ／
Ｉ／Ｏは入出力ポートであり、外部に対してＣＰＵが信
号を入出力したり、外部の表示機器をドライブしたり、
外部のスイッチの状態を調べたりするのに使用される。
ＣＰＵはあるアドレスに割り当てられたレジスタを読み
書きすることで入出力を行う。Ｐｏｒｔ／Ｃｏｎｔはバ
ス制御線の出入口とされるポートである。Ｐｏｒｔ／Ｄ
ａｔａはデータバスの出入口とされるポートである。Ｐ
ｏｒｔ／Ａｄｄｒｅｓｓはアドレスバスの出入口とされ
るポートである。Ｉ／ＯはマイクロコンピュータＭＣＵ
のオンチップ上の周辺機器である。ＳＣＩはシリアル通
信用インタフェースであり、ＴＩＭＥＲはタイマであ
り、ＤＭＡＣはダイレクト・メモリ・アクセス（ＤＭ
Ａ）コントローラである。ＲＯＭはオンチップで実装さ
れた読出し専用メモリ（リード・オンリ・メモリ）であ
り、ＣＰＵの動作プログラムや定数テーブルなどを保有
する。ＲＡＭはオンチップで実装されたランダムアクセ
スメモリであり、中央処理装置ＣＰＵの作業領域やデー
タの一次記憶領域などとして利用される。ＢＳＣはバス
ステートコントローラであり、マイクロコンピュータＭ
ＣＵの内部及び外部に対するバスアクセス制御を行う。
ＣＡＣＨＥはキャッシュメモリであり、中央処理装置Ｃ
ＰＵによる命令のアクセスパタンを認識して最も頻繁に
使用されることが予想される命令を保持して、アクセス
速度の遅い外部メモリからアプリケーションプログラム
等を読みにいくアクセス回数を減らして処理の高速化を
図るための記憶装置である。ＢＵＲＳＴ／ＲＥＦＲＥＳ
Ｈは連続データ転送などに対するバースト制御やダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）など
に対するリフレッシュ制御を行うバースト／リフレッシ
ュ装置であり、ＤＲＡＭを外付けメモリとして使用する
際の高速ページモードアクセスとＤＲＡＭのリフレッシ
ュなどに適用される。ＥＤＢは外部データバス、ＥＡＢ
は外部アドレスバス、ＩＤＢ３１−０は３２ビットの内
部データバス、ＩＡＢ２３−０は２４ビットの内部アド
レスバスである。
【００２０】 〔３〕マイクロコンピュータのパッケージのピン配置
【００２１】図３には前記マイクロコンピュータＭＣＵ
のパッケージのピン配置が概念的に示される。同図にお
いてフリーランニングタイマＦＲＴ０，ＦＲＴ１、アナ
ログ・ディジタル変換器Ａ／Ｄ、及びシリアル通信用イ
ンタフェースＳＣＩ０，ＳＣＩ１は図２の周辺機器Ｉ／
Ｏの一例とされ、これに対応して図３に示されるポート
ＰＯＲＴ１乃至ＰＯＲＴ４は夫々の周辺機器に対応する
入出力ポートであって図２のポートＰｏｒｔ／Ｉ／Ｏに
対応される。マイクロコンピュータＭＣＵは、特に制限
されないが、１１２ピンのＱＦＰ型のパッケージに封入
されている。２４ビットのアドレスバス（Ａ０−２３）
は前記アドレスバスＥＡＢに接続し、３２ビットのデー
タバス（Ｄ０−３１）は前記データバスＥＤＢに接続す
る。これらバスＡ０−２３，Ｄ０−３１は、中央処理装
置ＣＰＵ、ダイレクト・メモリ・アクセス・コントロー
ラＤＭＡＣ、又はバースト／リフレッシュ制御装置ＢＵ
ＲＳＴ／ＲＥＦＲＥＳＨが外部メモリＥＭＲＹをアクセ
スするときに使用される。クロック関連信号は中央処理
装置ＣＰＵ内部と外部のシステムとが同期して動作する
際の時間の基本タイミングを規定するクロックの関連信
号である。例えば端子ＥＸＴＡＬと端子ＸＴＡＬの両端
に図示しない水晶振動子を結合すると、マイクロコンピ
ュータＭＣＵのチップ内部の電気回路と共鳴して発振す
る。当該チップはこの発振電圧を拾うことにより、後で
説明する内部同期用クロックφ１、φ２を生成する。こ
れらのクロックφ１，φ２は、特に制限されないが、ハ
イ期間が互いに重なることがないノンオーバラップクロ
ック信号とされる。同時に外部のシステムとＬＳＩ内部
の同期をとるために、φ１と殆ど同じ波形と位相を持っ
た外部クロックＣＬＫを出力する。制御関連信号は、リ
セット信号（ＲＥＳ）スタンバイ信号（ＳＴＢＹ）など
の動作モード設定用の信号、割り込み入力用の信号、リ
ードストローブ（ＲＤ）やライトストローブ（ＷＲＨ
Ｈ、ｅｔｃ）などのデータバスの制御信号、ＤＲＡＭリ
フレッシュ制御、バスアービトレーション用の信号など
を含む。Ｖｓｓ，Ｖｃｃはグランド端子，電源端子であ
る。ポートＰＯＲＴ１からはダイレクト・メモリ・アク
セス・コントローラＤＭＡＣに関する制御信号が２チャ
ンネル分入出力される。ポートＰＯＲＴ２にはフリーラ
ンニングタイマＦＲＴ０，ＦＲＴ１に対する外部からの
制御と読出しをするための信号がある。ポートＰＯＲＴ
３はアナログ・ディジタル変換器Ａ／Ｄの関連信号とし
て外部からのアナログ信号を入力する。アナログ・ディ
ジタル変換器Ａ／Ｄのレファレンス電位は端子ＡＶｃ
ｃ，ＡＶｓｓから与えられる。ポートＰＯＲＴ４はシリ
アル通信インタフェース用の信号を入出力し、それら信
号はクロック用、データ送信用、データ受信用の３系統
とされ、２チャンネル分ある。
【００２２】〔４〕命令語長とデータ語長
【００２３】図４には本実施例のマイクロコンピュータ
ＭＣＵにおけるバス幅（バスの並列ビット数）に対する
データ語長と命令語長との一例関係が示される。本実施
例のマイクロコンピュータＭＣＵは、ＲＩＳＣ型のアー
キテクチャを有し、固定長の命令フォーマットを有す
る。データや命令が転送されるバス例えば内部データバ
スＩＤ３１−０は３２ビットとされる。このとき後述す
る各種レジスタのビット数は３２ビットである。メモリ
上のデータもバイト（８ビット）、ワード（１６ビッ
ト）、ロングワード（３２ビット）を単位として、３２
ビットの幅を有するメモリ領域に配置されている。メモ
リにはバイト単位で番地が割り当てられる。したがっ
て、バイトデータはｎ番地（ｎは整数）、ワードデータ
は２ｎ番地、ロングワードデータは４ｎ番地単位でアク
セスされる。これ以外のメモリアクセスはアドレスエラ
ーとされる。一方、命令は１６ビット固定長命令フォー
マットとされる。
【００２４】前記１６ビット固定長命令フォーマットの
数例を示す図４において、ｒｒｒｒの４ビットはソース
レジスタ指定フィールド、ＲＲＲＲの４ビットはデステ
ィネーションレジスタの指定フィールド、ｄ…ｄｄはデ
ィスプレースメント、ｉｉ…ｉはイミディエートデータ
を意味する。１６ビットの命令フォーマットにおいて、
デスティネーションレジスタ指定フィールドＲＲＲＲは
当該フォーマット左側を基準に第４ビット目から第８ビ
ット目とされ、ソースレジスタ指定フィールドｒｒｒｒ
は第９ビット目から第１２ビット目とされる。命令フォ
ーマットの左側４ビットは少なくともオペレーションコ
ード指定フィールドとされる。マイクロコンピュータＭ
ＣＵの命令体系においては、デスティネーションレジス
タ指定フィールドＲＲＲＲをオペレーションコード指定
フィールドの一部として利用し、また、ソースレジスタ
指定フィールドｒｒｒｒをディスプレースメント又はイ
ミディエートデータの一部として利用することを許容す
る。
【００２５】３２ビットのデータ語長に対して１６ビッ
ト固定長命令フォーマットを採用することにより、命令
フォーマットが固定長であるという点において従来の３
２ビット固定長命令フォーマットを持つＲＩＳＣマシン
と同様に命令境界がどこに存在するかの判定を前の命令
が完了する前に把握することができて命令デコード処理
の単純化などの利点を保証する事ができる。その上、３
２ビット固定長命令フォーマットを採用する場合に比べ
てプログラム容量を小さくすることができる。即ち、命
令の種類を少なくすることにより命令の実行を高速化し
ようとするＲＩＳＣアーキテクチャにおいては命令セッ
トの中に未定義オペレーションコードが多くなる傾向が
あり、このとき命令長が従来とは半減すればプログラム
メモリの利用効率が向上する。また、データ語長に比べ
て命令語長を短くすることは、双方の語長が等しくされ
る場合に比べて、固定長命令フォーマットのビット列に
おいて実質的に無駄なビット配列を減少させ、これが、
プログラムメモリの利用効率を高くする。したがって、
プログラムを格納するためのメモリの利用効率が向上
し、ボード上の限られた記憶容量のメモリやプロセッサ
にオンチップされたプログラムメモリを用いる応用分野
などでは、システム構成時にプログラムメモリの記憶容
量が不足したり、メモリの回路規模を大きくせざるを得
ないというような問題点の発生を回避して、システムコ
ストを低減することができる。
【００２６】更に、１６ビット固定長命令フォーマット
は３２ビットのデータ語長並びにバス幅のちょうど半分
であるから、命令語長をバス幅やデータ語長に対して半
端なビット数（例えば２のべき乗以外のビット数）に設
定して命令語長を短くする場合に比べて、メモリのバウ
ンダリー境界（ワード境界）を越えて単一フォーマット
の命令が配置されるというようなプログラムメモリに対
する命令のミスアライメントを生じ難い。
【００２７】〔５〕ＣＰＵの命令制御系
【００２８】図５には前記中央処理装置ＣＰＵの内部ブ
ロック、特にその命令制御系の一例が示される。ＩＲＨ
とＩＲＬはそれぞれ１６ビットの命令バッファ（命令キ
ュー）であり、命令を１つずつ格納する。これらのレジ
スタＩＲＨ，ＩＲＬには１回の命令フェッチサイクルで
夫々に命令がロードされる。命令は内部データバスＩＤ
Ｂ３１ー０を介して３２ビット単位で転送されてくるか
らである。これらはマルチプレクサＭＰＸを介して命令
レジスタＩＲ１にロードされる。命令レジスタＩＲ１は
１６ビットである。この命令レジスタＩＲ１は命令デコ
ード段に存在する命令を保持する。命令レジスタＩＲ１
中では、１６ビット固定長命令フォーマットにしたがっ
てＲＲＲＲとして示される左端を基準に第５ビット目乃
至第７ビット目がデスティネーションレジスタフィール
ド、ｒｒｒｒとして示されている第８ビット目乃至第１
２ビット目がソースレジスタフィールドとされる。これ
らのフィールドは命令フィールドの中で固定されてい
る。このとき、前述のようにソースレジスタフィールド
は必ずソースオペランドを指定するのに使用され、デス
ティネーションレジスタフィールドは２つ目のソースオ
ペランド又はデスティネーションオペランドを指定する
のに使用される。各レジスタフィールドの意味はオペレ
ーションコードの一部になる場合とレジスタの番号にな
る場合とがある。レジスタ指定フィールドＲＲＲＲ及び
ｒｒｒｒの内容がレジスタを指定する情報であるか否か
は前記固定長命令フォーマットの左端基準で第１ビット
目乃至第４ビット目のオペレーションコードの内容によ
って決定される。これに拘らずレジスタフィールドＲＲ
ＲＲ、ｒｒｒｒの値は、インストラクションレジスタＩ
Ｒ２を介してソースレジスタデコーダＳＲＤとデスティ
ネーションレジスタデコーダＤＲＤに入力されてデコー
ドされる。
【００２９】前記ソースレジスタデコーダＳＲＤとデス
ティネーションレジスタデコーダＤＲＤとによるデコー
ド結果は、実行部ＥＸＥＣに含まれる汎用レジスタＲ０
Ｈ，Ｒ０Ｌ，…，Ｒ１５Ｈ，Ｒ１５Ｌの中からどれを選
択するかの指定に利用される。また、前記インストラク
ションレジスタＩＲ２から出力されるレジスタフィール
ドＲＲＲＲ、ｒｒｒｒの値は、一時ラッチＷＢＲ０及び
ＷＢＲ１を介してライトバックレジスタデコーダＷＢＲ
Ｄに供給され、そのデコード結果は、命令実行によって
得られる演算結果などをライトバックすべき汎用レジス
タの指定に利用される。さらに前記一時ラッチＷＢＲ１
に格納されたレジスタ番号すなわちレジスタフィールド
ＲＲＲＲ、ｒｒｒｒの値はレジスタコンテントチェック
（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｅｎｔ Ｃｈｅｃｋ）ブ
ロックＲＣＣＢに供給され、インストラクションレジス
タＩＲ１、ＩＲ２の出力と比較され、次々にフェッチさ
れた命令がパイプライン的に実行されるときに夫々の命
令が同一のレジスタをアクセスする事象（レジスタの競
合）を割出す。レジスタ競合状態は信号Ｓ１によってフ
ラグ操作及びパイプ制御デコーダＦＯ＆ＰＣＤに供給さ
れる。アサート状態の信号Ｓ１がフラグ操作及びパイプ
制御デコーダＦＯ＆ＰＣＤに供給されると、現在実行中
の命令実行サイクル数に応じてスキップ（Ｓｋｉｐ）制
御が行われ、競合状態のレジスタを利用する命令の実行
サイクルをキャンセル若しくは遅延させる。これによ
り、先の命令の実行によって競合レジスタの書き込みが
完了される後のタイミングを以て後続する命令の実行サ
イクルが開始される。
【００３０】前記インストラクションレジスタＩＲ１が
保持する命令はマッピングコントロール（Ｍａｐｐｉｎ
ｇ Ｃｏｎｔｒｏｌ）ブロックＭＣＢに供給され、これ
により高速制御リードオンリメモリ（Ｈａｒｄｗａｒｅ
Ｓｅｑｕｅｎｃｅ ＲＯＭ）ＨＳＣーＲＯＭのアドレ
スが割出される。マッピングコントロールブロックＭＣ
Ｂの役割は、命令をデコードしてその内容に応じて適切
な高速制御リードオンリメモリＭＨＳＣ−ＲＯＭのエン
トリアドレスを算出することである。高速制御リードオ
ンリメモリＨＳＣ−ＲＯＭの出力はマイクロ命令フィー
ルド（Ｍｉｃｒｏ Ｃｏｄｅ Ｆｉｅｌｄ）ＭＣＦとパ
イプ制御フィールド（Ｐｕｐｅ Ｃｏｎｔｏｒｌ）ＰＣ
Ｆの２つの部分から成り、マイクロインストラクション
レジスタのようなハードウェア・シーケンス・コントロ
ール・インストラクション・レジスタＨＩＲにラッチさ
れる。マイクロ命令フィールドにおける前者は浅いデコ
ード論理即ちインストラクションデコーダＩＤを介して
実行ユニットＥＸＥＣに制御信号を供給する。後者はフ
ラッグ操作およびパイプ制御デコーダＦＯ＆ＰＣＤを介
して２サイクル以上のシーケンスを持つ命令のシーケン
スを生成したり、パイプラインの制御を行う。フラッグ
操作およびパイプ制御デコーダＦＯ＆ＰＣＤは８つのフ
ラッグＣ、Ｗ、Ｂ、Ｌ、Ｍ、Ｉ、Ｓ、Ｓを持っており、
これによりパイプラインの制御を行う。更に、このフラ
グ操作及びパイプ制御デコーダＦＯ＆ＰＣＤはステータ
スレジスタＳＲを有し、同レジスタＳＲは、条件分岐な
どに利用されるトゥルービットＴ（以下Ｔビットとも記
す）を有する。このＴビットは、後で説明するように命
令に記述されている指定条件に対する演算結果の真偽が
設定される。
【００３１】前記インストラクションレジスタＩＲ１の
内容は演算実行フェーズ（ＥＸ）の前にインストラクシ
ョンレジスタＩＲ２に移され、後のメモリアクセスフェ
ーズ（ＭＡ）とライトバックフェーズ（ＷＢ）のパイプ
ラインステートにある命令との間でコンフリクトを起こ
さないかが前記レジスタコンテントチェックブロックＲ
ＣＣＢを介してチェックされ、その結果が信号Ｓ１とし
て出力される。この時、インストラクションレジスタＩ
Ｒ２に格納されるのはレジスタフィールドの値のみであ
る。前述のようにインストラクションレジスタＩＲ１、
ＩＲ２が保持するレジスタフィールドＲＲＲＲ，ｒｒｒ
ｒの値は前記ソースレジスタデコーダＳＲＤ、デスティ
ネーションレジスタデコーダＤＲＤ、ライトバックレジ
スタデコーダＷＢＲＤに供給される。ソースレジスタデ
コーダＳＲＤ、デスティネーションレジスタデコーダＤ
ＲＤ、ライトバックレジスタデコーダＷＢＲＤは、１６
本の汎用レジスタＲ０Ｈ，Ｒ０Ｌ、…、Ｒ１５Ｈ，Ｒ１
５Ｌの内の１つのレジスタペアを選択する選択信号を生
成して、実行ユニットＥＸＥＣに供給する。
【００３２】メモリインタフェースＭＩＦは中央処理装
置ＣＰＵがメモリをアクセスする必要があるか無いか、
それがリードかライトかなどを検出してメモリのアクセ
スに必要な信号を出する。また命令フェッチ／命令レジ
スタ制御（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆｅｔｃｈ＆ＩＲ
Ｃｏｎｔｒｏｌ）ブロックＩＦ＆ＩＲＣはメモリから
の命令フェッチが必要か否か、インストラクションレジ
スタＩＲ０，ＩＲ１をいつアップデートするかなどを決
定して必要な信号を出力する機能を有する。この命令フ
ェッチ／命令レジスタ制御ブロックＩＦ＆ＩＲＣの機能
はパイプラインの状態、メモリのウエイト状態、命令キ
ュー（ＩＲＨ，ＩＲＬ）の状態などを参考に、命令キュ
ーや命令フェッチの制御を行う。本実施例で特徴的なの
は命令フェッチが３２ビット単位で行われるのでその中
には１６ビットの命令長の命令が２つ詰まるということ
である。このため、前回の命令をフェッチするときに同
時にフェッチした命令は別フェーズで改めてフェッチす
る必要がない。この様な事象を総合して命令フェッチを
いつ行うかが制御される。命令フェッチ／命令レジスタ
制御ブロックＩＦ＆ＩＲＣは有限状態ステートマシンと
して構成され、その構成については公知であるため詳細
な説明を省略する。
【００３３】尚、図５においてＩＭＢは命令に含まれる
イミディエートデータなどを実行ユニットＥＸＥＣに送
るためのバッファである。また、命令キューＩＲＨ，Ｉ
ＲＬ、インストラクションレジスタＩＲ１のラッチタイ
ミングは前記クロック信号φ１に同期される。インスト
ラクションレジスタＩＲ２、マイクロインストラクショ
ンレジスタＭＩＲ、及びレジスタＷＢＲ０，ＷＢＲ１の
ラッチタイミング、並びに前記レジスタコンテントチェ
ックブロックＲＣＣＢによる信号Ｓ１出力タイミングは
前記クロック信号φ２に同期される。
【００３４】〔６〕ＣＰＵの実行ユニット
【００３５】図６及び図７には中央処理装置ＣＰＵの実
行ユニットＥＸＥＣの一例が示される。双方の図面にお
いて夫々Ａ，Ｂ，Ｃ，Ｄで示されるバスは共通接続され
ている。実行ユニットＥＸＥＣは、特に制限されない
が、命令のフェッチやプログラムカウンタの更新をする
命令フェッチ部ＩＦＢ、汎用レジスタ部ＧＲＢ、加減算
シフト演算などを行う演算部ＯＰＢ、メモリのアクセス
およびデータのアライメント処理をするメモリアクセス
部ＭＡＢ、及び乗算部ＭＵＬＴを含む。前記夫々のブロ
ックは４本の３２ビット幅のデータバスＡ，Ｂ，Ｃ，Ｄ
により結合されている。
【００３６】前記命令フェッチ部ＩＦＢの一部である前
記命令バッファ（命令キュー）ＩＲＨ，ＩＲＬは図５の
ブロック構成では実行ユニットＥＸＥＣとは別に記載さ
ているが、実際には図６のように配置されている。イミ
ディエートバッファ（Ｉｍｍｅｄｉａｔｅ Ｂｕｆｆｕ
ｒ）ＩＭＢは即値データ（イミディエートデータ）を切
り出して必要ならビットシフトを行うための論理であ
る。ＰＣＨ，ＰＣＬは、命令フェッチを行うためのアド
レスを格納しておくプログラムカウンタである。ＡＵＨ
（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ Ｈｉｇｈ）、ＡＵ
Ｌ（Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ Ｌｏｗ）はプロ
グラムカウンタの更新をするための加算器であり３２ビ
ットの加算をすることができる。ＰＲＨ（Ｐｒｏｃｅｄ
ｕｒｅ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ Ｈｉｇ
ｆ），ＰＲＬ（ＰｒｏｃｅｄｕｒｅＡｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ Ｌｏｗ）は関数コールをするときに戻
りアドレスを格納するためのプロシージャアドレスレジ
スタである。ＶＢＲＨ（Ｖｅｃｔｏｒ Ｂａｓｅ Ｒｅ
ｇｉｓｔｅｒ Ｈｉｇｈ），ＶＢＲＬ（ＶｅｃｔｏｒＢ
ａｓｅ Ｒｅｇｉｓｔｅｒ Ｌｏｗ）は、割り込みベク
タ領域のベースアドレスの格納領域として使用される。
ＧＢＲＨ（Ｇｌｏｂａｌ Ｂａｓｅ Ｒｅｇｉｓｔｅｒ
Ｌｏｗ）は、Ｉ／Ｏのベースアドレスの格納レジスタ
として利用される。ＢＲＨ（Ｂｒｅａｋ Ｒｅｇｉｓｔ
ｅｒ Ｈｉｇｈ），ＢＲＬ（Ｂｒｅａｋ Ｒｅｇｉｓｔ
ｅｒ Ｌｏｗ）は、ブレークルーチンからの戻り先アド
レスの格納レジスタとして利用される。
【００３７】前記汎用レジスタ部ＧＲＢにはＲ０Ｈ，Ｒ
０Ｌ〜Ｒ１５Ｈ，Ｒ１５Ｌで示される３２ビット長の汎
用レジスタが１６本含まれる。前記演算部ＯＰＢにおい
てＳＦＴＨ（Ｓｈｉｆｔｅｒ Ｈｉｇｈ），ＳＨＴＬ
（Ｓｈｉｆｔｅｒ Ｌｏｗ）はビットシフトやロテート
などを行うためのハードウェアである。ＡＬＵＨ（Ａｒ
ｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ Ｈｉｇ
ｈ），ＡＬＵＬ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ
Ｕｎｉｔ Ｌｏｗ）は算術論理演算を行う演算器であ
る。ＳＷＰ＆ＥＸＴは、スワップ命令を実行したり符号
拡張（サイン拡張）やゼロ拡張を実行するためのハード
ウェアである。ＡＬＮ（Ａｌｉｇｎｅｒ）は、バイトや
ワードでメモリやＩ／Ｏからアクセスされたデータをア
ライメントするためのハードウェアである。ＭＲＢＨ
（Ｍｅｍｏｒｙ Ｒｅａｄ ＢｕｆｆｅｒＨｉｇｈ），
ＭＲＢＬ（Ｍｅｍｏｒｙ Ｒｅａｄ Ｂｕｆｆｅｒ Ｌ
ｏｗ）はメモリから読まれたデータを入れるためのテン
ポラリレジスタである。ＭＷＢＨ（Ｍｅｍｏｒｙ Ｗｒ
ｉｔｅ Ｂｕｆｆｅｒ Ｈｉｇｈ），ＭＷＢＬ（Ｍｅｍ
ｏｒｙ Ｗｒｉｔｅ Ｂｕｆｆｅｒ Ｌｏｗ）はメモリ
に書込むデータを入れるためのテンポラリレジスタであ
る。ＭＡＢＨ（Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｂｕｆ
ｆｅｒ Ｈｉｇｈ），ＭＡＢＬ（Ｍｅｍｏｒｙ Ａｄｄ
ｒｅｓｓ Ｂｕｆｆｅｒ Ｌｏｗ）はメモリアクセスの
際のアドレスを入れておくテンポラリレジスタである。
ＭＬＴＢ（ＭＵＬＴ Ｂｕｆｆｅｒ）は、乗算部ＭＵＬ
Ｔへ乗数と被乗数を転送するためのテンポラリレジスタ
である。
【００３８】中央処理装置ＣＰＵ内外のバスとの接続関
係は次の通りとされる。即ち、ＭＴＢＬ，ＭＴＢＨは乗
算部ＭＵＬＴと接続するための双方向専用バスである。
図６及び図７においてＩＤＢＨ，ＩＤＢＬは図２のデー
タバスＩＤＢ３１−０に対応され、また、ＩＡＢＨ，Ｉ
ＡＢＬは図２のアドレスバスＩＡＢ２３−０に対応され
る。前記プログラムカウンタＰＣＨ，ＰＣＬの値はアド
レスバスＩＡＢＨ，ＩＡＢＬに出力され、命令バッファ
ＩＲＨ，ＩＲＬはデータバスＩＤＢＨ，ＩＤＢＬからデ
ータを受取り、テンポラリレジスタＭＷＢＨ，ＭＷＢＬ
の出力はデータバスＩＤＢＨ，ＩＤＢＬに与えられる。
テンポラリレジスタＭＲＢＨ，ＭＲＢＬにはデーバスＩ
ＤＢＨ，ＩＤＢＬおよび専用バスＭＴＢＨ，ＭＴＢＬか
らデータが入力可能にされる。テンポラリレジスタＭＡ
ＢＨ，ＭＡＢＬが保持するアドレス情報はアドレスバス
ＩＡＢＨ，ＩＡＢＬに出力される。乗算用のテンポラリ
レジスタＭＬＴＢは専用バスＭＴＢＨ，ＭＴＢＬに出力
される。
【００３９】 〔７〕ＣＰＵによるパイプラインステージ
【００４０】図８には中央処理装置ＣＰＵによるパイプ
ライン処理のステージの一例が示される。この中央処理
装置ＣＰＵの基本的なパイプライン構成は５段ステージ
とされ、基本的なステージのフェーズは、 ＩＦ：（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆｅｔｃｈ） 命
令フェッチ、 ＩＤ：（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅ） 命
令デコード、 ＥＸ：（Ｅｘｅｃｕｔｅ） 実
行、 ＭＡ：（Ｍｅｍｏｒｙ Ａｃｃｅｓｓ） メ
モリアクセス、 ＷＢ：（Ｗｒｉｔｅ−Ｂａｃｋ） ラ
イトバック、 とされる。各パイプステージの実行内容の一例を示す図
８において、ＡｄｄｒｅｓｓＢｕｓは図２のアドレスバ
スＩＡＢ２３−０に対応され、ＤａｔａＢｕｓは同じく
ＩＤＢ３１−０に対応される。図８のＩＲは図６及び図
５の命令バッファＩＲＨ，ＩＲＬに対応される。図８に
おいて、Ａ−Ｂｕｓ、Ｂ−Ｂｕｓ、Ｃ−Ｂｕｓ、Ｄ−Ｂ
ｕｓ、は夫々図７におけるＡバス、Ｂバス、Ｃバス、Ｄ
バスである。同様に図８におけるＭＡＢ、ＭＲＢは図７
におけるＭＡＢＨ，ＭＡＢＬ、ＭＲＢＨ，ＭＲＢＬであ
る。
【００４１】〔８〕レジスタ競合状態におけるパイプラ
インシーケンス
【００４２】図９を参照しながら前記レジスタ競合状態
におけるパイプラインシーケンスを説明する。まず最初
に同図に示される信号の意味を説明する。動作基準クロ
ック信号としての前記ノンオーバラップ２相クロック信
号φ１とφ２の波形が図９の一番上に示される。１つの
マシンサイクルとはクロック信号φ１の立上りに始ま
り、次のφ１の立上りに終わる１周期である。続いてア
ドレスバスとデータバスの状態を示す。次のＩＲＬａｔ
ｃｈは命令バッファ（ＩＲ（３２ｂｉｔ）またはＩＲＨ
とＩＲＬ）のラッチ信号を示している。ＩＲＬａｔｃｈ
はＩＲ１レジスタの入力ラッチ信号波形を示している。
ＩＲ１（１６ｂｉｔ）は命令デコード段に存在する命令
を保持する。前記ハードウェア・シーケンス・コントロ
ール・インストラクション・レジスタ（Ｈａｒｄｗａｒ
ｅ Ｓｅｑｕｅｎｃｅ Ｃｏｎｔｒｏｌ Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｒｅｇｉｓｔｅｒ）ＨＩＲは、部分デコー
ドされたマイクロコードとシーケンス情報やパイプライ
ンのコントロール情報を保持するレジスタである。図９
においてＲｅｇ．Ｃｏｎｔｅｎｔ ＦｌａｇはＬＯＡＤ
命令と実行ユニットＥＸＥＣを使用する命令との間での
レジスタの競合をチェックする必要があることを示すフ
ラッグである。サイクル４でこれが検出されてＣｏｎｔ
ｅｎｔ Ｆｌａｇ（Ｃフラッグ）がセットされる。同時
にオペランドをロードする必要があることを示すＬＯＡ
Ｄ Ｆｌａｇ（Ｌフラッグ）がセットされた。また同様
にしてバスオペレーションが必要になることを示すＢｕ
ｓ Ｃｙｃｌｅ Ｆｌａｇ（Ｂフラッグ）も４サイクル
目でセットされる。このフラッグはバスサイクルが現在
行われているかを示すフラッグである。命令フェッチ抑
止フラッグ（ＩＦ Ｉｎｈｉｂｉｔ Ｆｌａｇ：Ｉフラ
ッグ）は命令フェッチを取りやめてその代わりにデータ
アクセスを行うことを示すフラッグである。スキップ信
号（Ｓｋｉｐ Ｓｉｇ．）はそのサイクルに実行ユニッ
トＥＸＥＣで行われる処理をキャンセルする意味のフラ
ッグである。Ｅｘｅｃｕｔｉｏｎは実行ユニットＥＸＥ
Ｃで行われる処理を示している。Ｒｅｇ．Ｗｒｉｔｅは
レジスタへの書込み信号である。通常演算時のＲｅｇ．
Ｗｒｉｔｅにより、Ｃ−Ｂｕｓを介して、命令で指定さ
れたデスティネーションレジスタへの書き込みが行われ
る。ＬＯＡＤ命令およびＭＵＬＴ命令実行時は、Ｄ−Ｂ
ｕｓを介して、命令で指定されたデスティネーションレ
ジスタへ書き込みが行われる。その意味でタイミングチ
ャートには信号Ｒｅｇ．ＷｒｉｔｅをＣ−Ｂｕｓ用とＤ
−Ｂｕｓ用に分かち書きしてあり、両信号Ｒｅｇ．Ｗｒ
ｉｔｅが同じレジスタに重なった場合にはＣ−Ｂｕｓ優
先で書き込みが行われる。即ち、Ｃ−Ｂｕｓからの書き
込みのみが実行される。５サイクル目に書かれている点
線の山はＳｋｉｐ Ｓｉｇ．により抑止されたレジスタ
への書き込みを示している。ＭＡＢはメモリアドレスバ
スの意味であり、データアクセスが行われた際のアドレ
スを出力する。ＭＲＢ Ｌａｔｃｈはメモリリードバッ
ファの意味であり、データをラッチする信号である。Ｐ
Ｃはプログラムカウンタの値を示している。
【００４３】図９はＬＯＡＤ命令（ＬＯＡＤ ＠Ｒ１，
Ｒ２）とＡＤＤ命令（ＡＤＤ Ｒ２，Ｒ３）とのシーケ
ンスを一例として示したタイミングチャートである。Ｌ
ＯＡＤ命令がデータを格納するレジスタＲ２とＡＤＤ命
令が使用するレジスタＲ２は共通であり、通常のパイプ
ラインフローで命令実行が行われるとレジスタＲ２の値
が決定される前に当該レジスタＲ２の値が演算に使用さ
れるという事態を生じる。この例では斯るレジスタＲ２
の使用が競合したときに、パイプラインの制御がどのよ
うなタイミングで行われるかを７サイクルにわたって示
している。最下段にパイプラインの実行状況を示す。Ｌ
ＯＡＤ命令のデスティネーションとなったレジスタＲ２
とＡＤＤ命令のソースレジスタＲ２が衝突するので、網
掛けで表示した５サイクル目にストール（遅延）が生じ
ている。この遅延を生じさせるには、先ず、レジスタ競
合状態が生ずるか否かの検出と、レジスタ競合状態を回
避するには実行サイクル（ＥＸ）を何サイクル遅延させ
ればよいかの認識が必要になる。前者に関しては、前記
レジスタＷＢＲ１が出力する先の命令に含まれるレジス
タ指定情報（この例に従えばＬＯＡＤ命令に含まれるレ
ジスタＲ２を指定する情報）と、後の命令に含まれるレ
ジスタ指定情報（この例に従えばＡＤＤ命令に含まれる
レジスタＲ２を指定する情報）とを比較する前記レジス
タコンテントチェックブロックＲＣＣＢが出力する信号
Ｓ１がアサートされることによって検出される。後者に
関しては、オペレーションコードのデコード結果から認
識することができる。図の例ではＬＯＡＤ命令の実行サ
イクル（ＥＸ）数は１であるから、第５サイクル目だけ
に遅延が生じている。
【００４４】図１０にはレジスタ競合状態におけるパイ
プラインシーケンスの別の例が示される。図１０は乗算
命令としてのＭＵＬＴ命令（ＭＵＬ Ｒ１，Ｒ２）とＡ
ＤＤ命令（ＡＤＤ Ｒ４，Ｒ３）とＳＵＢ命令（ＳＵＢ
Ｒ３，Ｒ２）とのシーケンスを例として示したタイミ
ングチャートである。ＭＵＬ命令がデータを格納するレ
ジスタＲ２とＳＵＢ命令が使用するレジスタＲ２が共通
である。レジスタ競合状態をパイプラインシーケンスに
反映しなければ、命令実行が行われるとレジスタＲ２の
値が決定される前に別の演算に使用されるという事態を
生じる。本例ではこのようにレジスタの使用が競合した
ときに、パイプラインの制御がどのようなタイミングで
行われるかを７サイクルにわたって示している。本図の
表記形式は前記図９の場合と同様であり、詳細な説明は
省略するが、乗算が４サイクルで実行できる様子を示
す。ＭＵＬＴ命令ではＥＸ，ＭＬ，ＭＬ，ＭＬの４ステ
ージで命令実行を行う。乗算器は１６ｂ＊１６ｂの結果
を３２ｂに格納する乗算を４サイクルで実行することが
できる。これは１６ｂ＊４ｂの部分積と累積和を求める
ことを各サイクルに行うことで実行できる。この例の場
合には、ＭＵＬＴ命令に対してＳＵＢ命令は２サイクル
遅れてレジスタＲ１にフェッチされ、ＭＵＬＴ命令はＥ
Ｘ，ＭＬ，ＭＬ，ＭＬの４サイクルで乗算演算を実行す
るから、ＳＵＢ命令の実行サイクル（ＥＸ）が２サイク
ル分遅延されている。
【００４５】
〔９〕メモリアクセス競合時のパイプラインシーケンス
【００４６】図１１にはメモリからのデータフェッチと
命令フェッチが競合した場合の一例パイプ制御シーケン
スが示される。この場合にはデータフェッチが優先さ
れ、これに競合する命令フェッチを含む命令実行スケジ
ュールは全体的にずらされる。この制御を行うために、
ロード・フラグ（ＬＯＡＤ Ｆｌａｇ）とバス・サイク
ル・フラグ（Ｂｕｓ Ｃｙｃｌｅ Ｆｌａｇ）とが競合
する状態においてインストラクション・フェッチ・ウェ
イト・フラグ（ＩＦ Ｗａｉｔ Ｆｌａｇ）がセットさ
れ、命令フェッチサイクルの開始が遅延される。
【００４７】 〔１０〕複数サイクル命令実行のシーケンス
【００４８】図１２には複数サイクル命令を実行すると
きの一例タイミングチャートが示される。ここではＡＮ
Ｄ（論理積）命令の一種である命令”ＡＮＤ．Ｂ ＃ｉ
ｍｍ，＠Ｒ１”を一例として説明する。この命令はレジ
スタＲ１相対で指定されるメモリの８ビットデータと８
ビットイミディエートデータとの論理積を演算する命令
である。このＡＮＤ．Ｂ命令はマクロ命令１、マイクロ
命令１、マイクロ命令２によって実行される複数サイク
ル命令とされる。前記マクロ命令１は、レジスタＲ１の
内容により指定されるメモリの領域からバイトオペラン
ドをフェッチする命令である。前記マイクロ命令１は、
前記バイトオペランドにイミディエートデータをＡＮＤ
する命令である。前記マイクロ命令２は、レジスタＲ１
の内容により指定されるメモリの領域にバイトオペラン
ドをライトする命令である。
【００４９】前記ＡＮＤ．Ｂ命令の実行内容をＣ言語で
記述すると、 ＡＮＤＭ（ｉｎｔ ｉ）／＊ＡＮＤ．Ｂ＃ｉｍｍ：８，＠Ｒ１＊／ ｛ ｌｏｎｇ ｔｅｍｐ； ｔｅｎｐ＝（ｌｏｎｇ）Ｒｅａｄ＿Ｂｙｔｅ（Ｒ〔１〕）； ｔｅｎｐ＆＝（ｌｏｎｇ）ｉ； Ｗｒｉｔｅ＿Ｂｙｔｅ（Ｒ〔１〕，ｔｅｎｐ）； ＰＣ＋＝２； ｝ となる。この記載を参照すると、マイクロ命令１のＩＤ
（命令デコード）段とＥＸ（演算実行）段との間、およ
びマイクロ命令２のμ−ＩＦ（マイクロ命令フェッチ）
段とＩＤ段との間に空きサイクルがある。これは、マク
ロ命令１のＭＡ（メモリアクセス）段でフェッチしたオ
ペランドをマイクロ命令１のＥＸ（演算実行段）段で使
用しなくてはならないからである。
【００５０】〔１１〕ＣＰＵの命令割り付け
【００５１】中央処理装置ＣＰＵに割り付け可能とされ
る命令は、図１３及び図１４に示されるデータ転送命
令、図１５に示される論理演算命令、図１６及び図１７
に示される算術演算命令、図１８に示されるシフト命
令、図１９に示される分岐命令、図２０及び図２１に示
されるシステム制御命令とされる。図２２は図１３乃至
図２１の記載形式を説明するものである。これに従え
ば、図１３乃至図２１の記載において、命令の項目はニ
モニックで表示される。このニモニック表示中における
アドレシングモードの一覧は図２３に示される。各種命
令コードから明かなように、１６ビット固定長命令フォ
ーマットで表現できる６５５３６通りの組み合わせだけ
で汎用レジスタ方式の整数演算、分岐方式、制御命令等
が全て割付けられる。デコードもビットの割り付けを工
夫して類似の機能の命令をグルーピングしたことによっ
て、比較的少ない論理表現で実現できる。オペレーショ
ンコードが”１１１１”で始まる命令列は全てリザーブ
されており、これを使うことにより、ＩＥＥＥ浮動小数
点規格に準拠した単精度、倍精度演算を割り付けること
もできる。
【００５２】 〔１２〕ブランチ命令のディスプレースメント長
【００５３】図２４、図２５、図２６、及び図２７に
は、サンプルとして抽出した各種プログラムにおけるブ
ランチ命令及びジャンプ命令のディスプレースメント長
とそのディスプレースメント長を有する命令の出現頻度
との関係が示される。図２４及び図２５は条件分岐命令
（ブランチ命令）及び無条件分岐命令（ブランチオール
ウエイズ命令）に関し、図２６はサブルーチン呼出命令
に関し、図２７はジャンプ命令若しくはジャンプサブル
ーチン命令に関する。ここでブランチとは計算機プログ
ラムの実行において多数の選択し得る命令集合のうちの
一つを選ぶことである。ジャンプとは計算機プログラム
の実行における現に実行されている命令の暗示的又は指
定されている実行順序からの脱出を意味する。ディスプ
レースメントは飛び先番地の指定に利用される。従って
ディスプレースメント長のビット数が多いほど遠くのア
ドレスに飛ぶことができる。
【００５４】図２４乃至図２６に示される分岐命令に対
するディスプレースメントの頻度分布は、株式会社日立
製作所のマイクロコンピュータＨ８／５００の各種プロ
グラムを解析して得られたデータである。使用している
分岐命令の各種類についての、ディスプレースメント値
の分布を表している。横軸は使用されたディスプレース
メント値のｌｏｇ２をとった値であり、０を中心として
右方向にはディスプレースメントの値が正の場合を正の
整数（１，３，５，７，・・・）でｌｏｇ２｛ｄｉｓｐ
ｌａｃｅｍｅｎｔ｝を表し、左方向には、負の値を持つ
ディスプレースメントについて負の数で−ｌｏｇ２｛−
ｄｉｓｐｌａｃｅｍｅｎｔ｝を表す。縦軸は％を単位と
してその出現頻度を示す。データは９個の異なるプログ
ラムについて採集した。
【００５５】図２４及び図２５から明かなようにブラン
チ命令及びブランチオールウエイズ命令において、出現
頻度の高いものは比較的中心より分布しており、８ビッ
トのディスプレースメントがあれば分布のほとんどをカ
バーできる。また、図２６のサブルーチン呼出命令で
は、かなり遠くまでとんでいるが、１２〜１３ビットの
ディスプレースメントフィールドがあれば全てカバーで
きることがわかる。さらに図２７に示されるジャンプ命
令若しくはジャンプサブルーチン命令の場合、横軸の値
はジャンプ命令が存在した番地とジャンプ飛び先の番地
の差をディスプレースメントとした。これもとび先が遠
いことが判る。
【００５６】本実施例のマイクロコンピュータＭＣＵに
おいては、条件分岐命令のディスプレースメントを８ビ
ット、サブルーチン分岐命令及び無条件分岐命令のディ
スプレースメントを１２ビットに固定して、それら命令
を１６ビット固定長命令フォーマットに収めるようにし
てある。例えば図１９に示される各種分岐命令におい
て、ＢＣ，ＢＴ，ＢＦの夫々が条件分岐命令とされ、同
図におけるＢＳＲがサブルーチン分岐命令、そしてＢＲ
Ａが無条件分岐命令とされる。夫々の命令の詳細な内容
については後述する命令の説明の項目を参照されたい。
【００５７】プログラムを比較的小さなサブルーチン
（関数）の集合として作成するモジュラープログラミン
グ手法において、条件分岐命令は関数の中にしか飛ばな
い。多くの関数は数百バイト程度の大きさしかないため
８ビットのディスプレースメントでほとんどカバーする
ことができる。反面サブルーチン分岐は関数自身の外に
飛ぶので近い場所には飛ばない傾向があり、条件分岐命
令よりも多くのビット数のディスプレースメントを必要
とする。無条件分岐は、プログラムの高速化のために関
数の最後で別の関数を呼ぶときに使用される場合もあ
り、プログラム作成時にサブルーチン分岐命令と同一の
扱い方をすることが得策と考えられるため、ディスプレ
ースメントのビット数はサブルーチン分岐と同一にして
ある。このように分岐命令の種類に応じて適切なディス
プレースメント長を固定的に割り当てることにより、実
質的な弊害なく、１６ビット固定長命令フォーマットの
実現に寄与する。
【００５８】〔１３〕イミディエートデータの処理
【００５９】１６ビット固定長命令フォーマットを採用
したとき、データ語長が３２ビットであることに鑑みれ
ば全てのイミディエート値（即値）を１６ビット以下に
制限することは現実的ではない。本実施例では１６ビッ
ト以上のイミディエート値の指定を一つの命令フォーマ
ット中で行えるようにするために、プログラムカウンタ
ＰＣなどのレジスタの値と相対アドレスを使用する手法
を採用する。
【００６０】この即値処理を行う命令としては例えば図
１３に示されるロード命令としてのＭＯＶ．Ｗ＠（ｄｉ
ｓｐ，ＰＣ）ＲｎやＭＯＶ．Ｌ＠（ｄｉｓｐ，ＰＣ）Ｒ
ｎなどがある。これらの命令は、汎用レジスタＲｎにイ
ミディエートデータを格納するための命令である。デー
タは３２ビットに符号拡張される。データがワード／ロ
ングワードのときは、プログラムカウンタＰＣにディス
プレースメントを加えたアドレスに格納されたテーブル
内のデータを参照する。データがワードのとき、ディス
プレースメントは１ビット左シフトされ９ビットとさ
れ、テーブルとの相対距離は−２５６から＋２５４バイ
トになる。プログラムカウンタＰＣは本命令の２命令後
の先頭アドレスである。従って、ワード・データは２バ
イト境界に配置する必要が有る。データがロングワード
のとき、ディスプレースメントは２ビット左シフトされ
１０ビットとされ、オペランドとの相対距離は−５１２
から＋５０８バイトになる。プログラムカウンタＰＣは
本命令の２命令後の先頭アドレスであるが、プログラム
カウンタＰＣの下位２ビットはＢ，００に補正される。
従って、ロングワード・データは４バイト境界に配置す
る必要がある。
【００６１】〔１４〕暗黙のレジスタ指定
【００６２】暗黙のレジスタ指定とは、命令中にレジス
タ指定フィールドがないのにも拘らず、オペランドとし
て固定された汎用レジスタを選ぶことを言う。ここで言
う汎用レジスタは、例えばメモリアドレスを決定するた
めに利用され、或いはメモリからフェッチしたデータの
格納に利用される。この暗黙のレジスタ指定を行う命令
としては、例えば図１４に従えば、ＭＯＶ ＠（ｄｉｓ
ｐ，Ｒ１），Ｒ０やＭＯＶ Ｒ０，＠（ｄｉｓｐ，Ｒ
１）を挙げることができる。同図の当該命令に対応する
コードからも明らかなように、レジスタ指定フィールド
はなく、オペレーションコードと８ビットのディスプレ
ースメントｄｄｄｄｄｄｄｄを含むだけである。このデ
ィスプレースメントは暗黙に指定されているレジスタＲ
１の値と共にメモリアドレスを決定するために利用され
る。この暗黙のレジスタ指定によって、レジスタの値と
ディスプレースメントとを必要とする命令において、デ
ィスプレースメントとして必要とされるビット数を減ら
さなくても、命令語長を１６ビットに収めることが可能
になる。
【００６３】〔１５〕機能複合命令
【００６４】機能複合命令として例えば図１５に記載の
ＡＮＤ．Ｂ ＃ｉｍｍ，＠Ｒ１のようなビット操作命令
を挙げることができる。この命令は前記同様の暗黙に指
定されるレジスタＲ１相対で指定されるメモリの８ビッ
トデータと８ビットのイミディエートデータとの論理積
（ＡＮＤ処理）を行う命令であり、メモリのリード、Ａ
ＮＤ処理、ＡＮＤ処理結果の当該メモリへの書き込み戻
しを行う、３命令を複合した命令である。この種の処理
は組み込み機器制御用途においては極めて出現頻度が高
く、このような複合機能的な命令を１６ビット固定長命
令フォーマットとして採用することはコード効率向上に
寄与する。
【００６５】〔１６〕指定条件に対する真偽設定命令
【００６６】指定条件に対して演算結果の真偽設定を行
う命令として、例えば図１６に示される８種類のＣＭＰ
命令を挙げることができる。これら命令はオペランドの
比較を行う命令であり、比較結果を前記ステータスレジ
スタＳＲのＴ（Ｔｒｕｅ）ビットに設定する。例えば、
ＣＯＭＰ／ＥＱ Ｒｍ，ＲｎＦＦで示される命令は、レ
ジスタＲｍとＲｎの値が等しいか否かを比較し、等しい
ときはＴビットに１セットし、不一致の時は０にクリア
する。このようにステータスレジスタにＴビットを設
け、比較結果に対する真偽をＴビットに設定する操作を
１６ビット固定長命令フォーマットの１命令で行うこと
により、その結果の真偽に基づく処理を行うような次命
令例えば前記条件分岐命令（ＢＴ命令）においては直接
Ｔビットを参照すればよく、当該ＢＴ命令それ自体に前
の命令による演算結果に対して必要な条件（Ｃｏｎｄｉ
ｔｉｏｎ）の記述は不要となり、限られた固定長命令フ
ォーマット中においてその分だけＢＴ命令に必要なディ
スプレースメントの領域を大きく採ることが可能にな
り、結局において、１６ビット固定長命令フォーマット
の実現に寄与する。
【００６７】〔１７〕命令一覧
【００６８】ここまでの説明において、１６ビット固定
長フォーマットの命令のうち特徴的な命令を代表的に説
明してきたが、更に、１６ビット固定長命令フォーマッ
トの全貌を明らかにするため、本実施例のマイクロコン
ピュータの全ての命令をアルファベット順に逐次説明し
ていく。夫々の命令の説明は、命令の名称、アセンブラ
の入力書式で表示された書式（ｉｍｍ、ｄｉｓｐは数
値、またはシンボル）、命令の説明、命令使用上の注意
事項、Ｃ言語で表示された動作説明、アセンブラニモニ
ックで例示された動作例（命令の実行前後の状態を表
示）、及びコードを含む。ここで夫々の命令を説明する
前に、プログラムを行う場合に着目すべきプログラマー
ズモデルとしてのレジスタ構成を図２８を参照しながら
説明する。プログラマーズモデルとされるレジスタは、
前記汎用レジスタＲ０（Ｒ０Ｈ，Ｒ０Ｌ）乃至Ｒ１５
（Ｒ１５Ｈ，Ｒ１５Ｌ）の他に、ステータスレジスタＳ
Ｒ、プロシージャ・レジスタＰＲ（ＰＲＨ，ＰＲＬ）、
グローバル・ベース・レジスタＧＢＲ（ＧＢＲＨ，ＧＢ
ＲＬ）、プログラムカウンタＰＣ（ＰＣＨ，ＰＣＬ）、
ベクタ・ベース・レジスタＶＢＲ（ＶＢＲＨ，ＶＢＲ
Ｌ）、ブレーク・レジスタＢＲ（ＢＲＨ，ＢＲＬ）など
のコントロールレジスタとされる。図２８の例ではレジ
スタＲ０はアキュムレータ、レジスタＲ１はインデック
ス・レジスタ、レジスタＲ１５はスタックポインタとさ
れる。図２８のステータスレジスタＳＲにおいて、Ｍ／
ＱビットはＤＩＶ命令で参照され、Ｉビットは割り込み
マスクビットとされ、−は予約ビットとされ、Ｄビット
はＰＡＳＳ命令で参照され、Ｃビットはキャリ／ボロー
／オーバーフロー／アンダーフロー／シフトアウトを反
映するビットとされ、Ｔビットは前記したように真
（１），偽（０）を表すビットとされる。
【００６９】Ｃで動作内容を示した動作説明は、特に制
限されないが、以下の資源の使用を仮定している。 unsigned char Read_Byte(unsigned long Addr); unsigned short Read_Word(unsigned long Addr); unsigned long Read_Long(unsigned long Addr); アドレスAddrのそれぞれのサイズの内容を返す。 （２ｎ）番地以外からのワード、（４ｎ）番地以外から
のロング ワードのリードはアドレスエラーとして検出される unsigned char Write_Byte(unsigned long Addr, unsi
gned long Data); unsigned short Write_Word(unsigned long Addr, unsi
gned long Data); unsigned long Write_Long(unsigned long Addr, unsi
gned long Data); アドレスAddrにデータDataをそれぞれのサイズで書き込
む。（２ｎ）番地以外からのワード、（４ｎ）番地以外
へのロングワードのライトはアドレスエラーとして検出
される。 Delay_Slot(unsigned long Addr);アドレス（Addr-4）
のスロット命令に実行を移す。これはDelay_Slot(4)の
とき、４番地ではなく０番地の命令に実行が移ることを
意味する。また、この関数から以下の命令に実行が移さ
れようとすると、その直前にスロット不当命令として検
出される。ＢＣ，ＢＦ，ＢＴ，ＢＲＡ，ＢＳＲ，ＪＭ
Ｐ，ＪＳＲ，ＲＴＳＢＲＫ，ＰＡＳＳ，ＲＴＢ，ＲＴ
Ｅ，ＴＲＡＰunsigned long R[16]; unsigned long CR[3]; unsigned long PC; unsigned long BR; unsigned long VBR; 各レジスタ本体である #define SR (CR[0]) #define PR (CR[1]) #define GBR (CR[2]) レジスタの固有名とＣＲｎ形式表示の対応 struct SR0 { unsigned long dummy0:22; unsigned long M0:1; unsigned long Q0:1; unsigned long I0:4; unsigned long dummy2:1; unsigned long D0:1; unsigned long C0:1; unsigned long T0:1; }; ＳＲの構造の定義 #define M ((*(struct SR0 *)(&CR[0])).M0) #define Q ((*(struct SR0 *)(&CR[0])).Q0) #define D ((*(struct SR0 *)(&CR[0])).D0) #define C ((*(struct SR0 *)(&CR[0])).C0) #define T ((*(struct SR0 *)(&CR[0])).T0) ＳＲ内ビットの定義 #define BRKVEC 0x0000001C #define PASSVEC 0x00000014 ベクタアドレスの定義 #define SHAL() SHLL() 異名同一命令の定義 Error( char *er ); エラー表示関数 これ以外に、ＰＣは現在実行中の命令の４バイト（２命
令）先を示しているものと仮定する。これは、（ＰＣ＝
４；）は４番地ではなく０番地の命令に実行が移ること
を意味する。
【００７０】アセンブラニモニックの形式で記載される
使用例において、コードはバイナリコードを表示し、 ニモニック中 ｒは コードの ｒｒｒｒ Ｒは ＲＲＲＲ ｉｍｍは ｉｉｉｉｉｉｉｉ ｄｉｓｐは ｄｄｄｄ または ｄｄｄｄｄｄｄｄ または ｄｄｄｄｄｄｄｄｄｄｄｄ に展開される。ＭＯＶ命令コード中のＳＳはオペランド
サイズによって ０１＝バイト １０＝ワード １１＝ロングワード に展開される。
【００７１】 ＡＤＤ（加算）命令 書式 ＡＤＤ Ｒｍ，Ｒｎ ＡＤＤ ＃ｉｍｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとを加算し、結果をＲｎに格納する。 汎用レジスタＲｎと８ビット・イミディエート・データとの加算も可 能である。８ビット・イミディエート・データは３２ビットに符号拡 張されるので減算と兼用する。 動作 ADD(long m, long n) /* ADD Rm,Rn */ { R[n]+=R[m]; PC+=2; } ADDI(long i, long n) /* ADD #imm,Rn */ { if ((i&0x80)==0) R[n]+=(0x000000FF & (long)i); else R[n]+=(0xFFFFFF00 | (long)i); PC+=2; } 使用例 ADD R0,R1 ;実行前 R0=H'7FFFFFFF,R1=H'00000001 ;実行後 R1=H'80000000 ADD #H'01,R2 ;実行前 R2=H'00000000 ;実行後 R2=H'00000001 ADD #H'FE,R3 ;実行前 R3=H'00000001 ;実行後 R3=H'FFFFFFFF コード MSB LSB ADD r,R ００１０ＲＲＲＲｒｒｒｒ００００ ADD #imm,R ０１０１ＲＲＲＲｉｉｉｉｉｉｉｉ
【００７２】ＡＤＤＣ（キャリ付き加算）命令 書式 ＡＤＤＣ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとＣビットを加
算し、結果をＲｎに格納する。演算の結果によりキャリ
がＣビットに反映される。 動作 ADDC(long m, long n) /* ADDC Rm,Rn */ { unsigned long temp; temp=R[n]; R[n]+=(R[m]+C); if (temp>R[n]) C=1; else C=0; PC+=2; } 使用例 ADDC R0,R1 ;実行前 C=1,R0=H'00000001,R1=H'00000001 ;実行後 C=0,R1=H'00000003 ADDC R2,R3 ;実行前 C=0,R2=H'00000002,R3=H'FFFFFFFF ;実行後 C=1,R3=H'00000001 ADDC R4,R5 ;実行前 C=1,R4=H'00000001,R5=H'FFFFFFFE ;実行後 C=1,R5=H'00000001 コード MSB LSB ADDC r,R ００１０ＲＲＲＲｒｒｒｒ００１０
【００７３】ＡＤＤＳ（飽和機能付き加算）命令 書式 ＡＤＤＳ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとを加算し、結
果をＲｎに格納する。オーバーフローが発生しても、結
果はＨ'７ＦＦＦＦＦＦＦ〜Ｈ'８０００００００の範囲
に制限される。このとき、Ｃビットがセットされる。 動作 ADDS(long m, long n) /* ADDS Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]+=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if (ans==1) { if (src==0) { R[n]=0x7FFFFFFF; C=1; } else C=0; if (src==2) { R[n]=0x80000000; C=1; } else C=0; } else C=0; PC+=2; } 使用例 ADDS R0,R1 ;実行前 R0=H'00000001,R1=H'7FFFFFFE,C=0 ;実行後 R1=H'7FFFFFFF, C=0 ADDS R0,R1 ;実行前 R0=H'00000002,R1=H'7FFFFFFE,C=0 ;実行後 R1=H'7FFFFFFF, C=1 コード MSB LSB ADDS r,R ００１０ＲＲＲＲｒｒｒｒ００１１
【００７４】ＡＤＤＶ（オーバーフロー付き加算）命令 書式 ＡＤＤＶ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍとを加算し、結
果をＲｎに格納する。オーバーフローが発生した場合、
Ｃビットがセットされる。 動作 ADDV(long m, long n) /* ADDV Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]+=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if (src==0 || src==2) { if (ans==1) C=1; else C=0; } else C=0; PC+=2; } 使用例 ADDV R0,R1 ;実行前 R0=H'00000001,R1=H'7FFFFFFE,C=0 ;実行後 R1=H'7FFFFFFF, C=0 ADDV R0,R1 ;実行前 R0=H'00000002,R1=H'7FFFFFFE,C=0 ;実行後 R1=H'80000000, C=1 コード MSB LSB ADDV r,R ００１０ＲＲＲＲｒｒｒｒ０００１
【００７５】 説明 汎用レジスタＲｎの内容とＲｍの論理積をと
り、結果をＲｎに格納する。特殊形として汎用レジスタ
Ｒ０とゼロ拡張した８ビット・イミディエイト・データ
との論理積、もしくはＲ１相対で８ビット・メモリと８
ビット・イミディエート・データとの論理積が可能であ
る。 注意 ＡＮＤ ＃ｉｍｍ，Ｒ０では演算の結果、Ｒ０
の上位２４ビットは常にクリアされる。 使用例 AND R0,R1 ;実行前 R0=H'AAAAAAAA,R1=H'55555555 ;実行後 R1=H'00000000 AND #H'0F,R0 ;実行前 R0=H'FFFFFFFF ;実行後 R0=H'0000000F AND.B #H'80,@R1 ;実行前 @R1=H'A5 ;実行後 @R1=H'80コード
MSB LSB AND r,R ０００１ＲＲＲＲｒｒｒｒ１００１ AND #imm,R0 １０００１００１ｉｉｉｉｉｉｉｉ AND.B #imm,@R1 １００００００１ｉｉｉｉｉｉｉｉ
【００７６】ＢＣ／ＢＦ／ＢＴ（条件付分岐）命令 書式 ＢＣ ｄｉｓｐ ＢＦ ｄｉｓｐ ＢＴ ｄｉｓｐ 説明 Ｔ／Ｃビットを参照する条件付き分岐命令であ
る。Ｔ＝１のとき、ＢＴは分岐するが、ＢＦは次の命令
を実行する。逆にＴ＝０のとき、ＢＦは分岐するが、Ｂ
Ｔは次の命令を実行する。ＢＣはＣ＝１のとき分岐する
が、Ｃ＝０のときは次の命令を実行する。分岐先はＰＣ
にディスプレースメントを加えたアドレスである。ＰＣ
は、本命令の２命令後の先頭アドレスである。ディスプ
レースメントは１ビット左シフトされ９ビットであるの
で、分岐先との相対距離は−２５６から＋２５４バイト
になる。分岐先に届かないときはＢＲＡ命令、もしくは
ＪＭＰ命令との組み合わせで対応する。 動作 BC(long d) /* BC disp */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); if (C==1) PC=PC+(disp<<1)+4; else PC+=2; } BF(long d) /* BF disp */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); if (T==0) PC=PC+(disp<<1)+4; else PC+=2; } BT(long d) /* BT disp */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); if (T==1) PC=PC+(disp<<1)+4; else PC+=2; } 使用例 CLRT ;常にＴ＝０ BT TRGET_T ;T=0のため分岐しない BF TRGET_F ;T=0のためTRGET_Fへ分岐する。 NOP NOP ;BF命令で分岐先アト゛レス計算に用いるPCの位置 TRGET_F: ;BF命令の分岐先 コード MSB LSB BC disp １１００１１００ｄｄｄｄｄｄｄｄ BF disp １１００１０１０ｄｄｄｄｄｄｄｄ BT disp １１００１０００ｄｄｄｄｄｄｄｄ
【００７７】ＢＲＡ（無条件分岐）命令 書式 ＢＲＡ ｄｉｓｐ 説明 無条件の遅延分岐命令である。分岐先はＰＣに
ディスプレースメントを加えたアドレスである。ＰＣ
は、本命令の２命令後の先頭アドレスである。ディスプ
レースメントは１ビット左シフトされ１３ビットである
ので、分岐先との相対距離は−４０９６から＋４０９４
バイトになる。分岐先に届かないときはＪＭＰ命令への
変更が必要である。このとき、分岐先アドレスをＭＯＶ
命令でレジスタに転送しておく必要が有る。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。 動作 BRA(long d) /* BRA disp */ { unsigned long temp; long disp; if ((d&0x800)==0) disp=(0x00000FFF & d); else disp=(0xFFFFF000 | d); temp=PC; PC=PC+(disp<<1)+4; Delay_Slot(temp+2); } 使用例 BRA TRGET ;TRGETへ分岐する。 ADD R0,R1 ;分岐に先立ち実行される。 NOP ;BRA命令で分岐先アト゛レス計算に用いるPCの位置 TRGET: ;BRA命令の分岐先 コード MSB LSB BRA disp １０１０ｄｄｄｄｄｄｄｄｄｄｄｄ
【００７８】ＢＲＫ（ソフトウェアブレイク）命令 書式 ＢＲＫ 説明 ブレーク例外処理を開始する。すなわち、外部
デバイスにアクノリッジ信号を返した後、ＰＣをＢＲに
退避し、所定のベクタに従いブレーク割り込みルーチン
へ分岐する。ＰＣは本命令の先頭アドレスである。ベク
タアドレスの計算に、ＶＢＲの内容は無関係である。Ｒ
ＴＢと組み合わせて、ブレークルーチン・コールに使用
する。 注意 本命令は割り込みを受け付けない。ＢＲはブレ
イク端子によるハードウェアブレイクと共用される。従
って、ブレイク処理中のブレイク再要求は避けるべきで
ある。ＰＣはＢＲに保護されるが、ＳＲは保護されな
い。必要であればＳＴＣ命令でレジスタ、あるいはメモ
リに退避しなければならない。 使用例 CMP/EQ R0,R1 ; BT _TRUE ;Ｒ０≠Ｒ１のときブレークする。 BRK ;ブレークルーチンからの戻り先である ・・・・・・・ BREAK: ;ブレークルーチンの入り口 MOV R0,R0 ; RTB ;上記ＢＲＫ命令に戻る。 コード MSB LSB BRK ００００００００００００００００
【００７９】ＢＳＲ（プロシージャコール）命令 書式 ＢＳＲ ｄｉｓｐ 説明 指定されたアドレスのプロシージャに分岐す
る。ＰＣの内容をＰＲに退避し、ＰＣにディスプレース
メントを加えたアドレスへ分岐する。ＰＣは、本命令の
２命令後の先頭アドレスである。ディスプレースメント
は１ビット左シフトされ１３ビットであるので、分岐先
との相対距離は−４０９６から＋４０９４バイトにな
る。分岐先に届かない場合にはＪＳＲ命令への変更が必
要である。このとき、分岐先アドレスをＭＯＶ命令でレ
ジスタに転送しておく必要がある。ＲＴＳと組み合わせ
て、プロシージャ・コールに使用する。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。 動作 BSR(long d) /* BSR disp */ { long disp; if ((d&0x800)==0) disp=(0x00000FFF & d); else disp=(0xFFFFF000 | d); PR=PC; PC=PC+(disp<<1)+4; Delay_Slot(PR+2); } 使用例 BSR TRGET ;TRGETへ分岐する。 MOV R3,R4 ;分岐に先立ち実行される。 ADD R0,R1 ;BSR命令で分岐先アト゛レス計算に用いるPCの位置 ・・・・・・・ プロシージャからの戻り先である ・・・・・・・ TRGET: ;プロシージャの入り口 MOV R2,R3 ; RTS ;上記ＡＤＤ命令に戻る。 MOV #1,R0 ;分岐に先立ち実行される。 コード MSB LSB BSR disp １１１０ｄｄｄｄｄｄｄｄｄｄｄｄ
【００８０】ＣＬＲＣ（Ｃビットクリア）命令 書式 ＣＬＲＣ 説明 ＳＲのＣビットをクリアする。 動作 CLRC() /* CLRC */ { C=0; PC+=2; } 使用例 CLRC ;実行前 C=1 ;実行後 C=0 コード MSB LSB CLRC ００００００００００１０１００１
【００８１】ＣＬＲＴ（Ｔビットクリア）命令 書式 ＣＬＲＴ 説明 ＳＲのＴビットをクリアする。 動作 CLRT() /* CLRT */ { T=0; PC+=2; } 使用例 CLRT ;実行前 T=1 ;実行後 T=0 コード MSB LSB CLRT ００００００００００１０１０００
【００８２】 ＣＭＰ／ｃｏｎｄ（オペランド比較）命令 書式 ＣＭＰ／ｃｏｎｄ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎとＲｍとを比較し、その結
果、指定された条件（ｃｏｎｄ）が成立しているとＳＲ
のＴビットをセットする。条件が不成立のときはＴビッ
トはクリアされる。Ｒｎの内容は変化しない。８条件が
指定できる。ＰＺとＰＬの２条件についてはＲｎと０と
の比較になる。 ニーモニック 説明 CMP/EQ Rm,Rn Ｒｎ＝ＲｍのときＴ＝１ CMP/GE Rm,Rn 有符号値としてＲｎ≧ＲｍのときＴ
＝１ CMP/GT Rm,Rn 有符号値としてＲｎ＞ＲｍのときＴ
＝１ CMP/HI Rm,Rn 無符号値としてＲｎ＞ＲｍのときＴ
＝１ CMP/HS Rm,Rn 無符号値としてＲｎ≧ＲｍのときＴ
＝１ CMP/PL Rn Ｒｎ＞０のときＴ＝１ CMP/PZ Rn Ｒｎ≧０のときＴ＝１ CMP/STR Rm,Rn いずれかのバイトが等しいときＴ＝
１ 動作 CMPEQ(long m, long n) /* CMP_EQ Rm,Rn */ { if (R[n]==R[m]) T=1; else T=0; PC+=2; } CMPGE(long m, long n) /* CMP_GE Rm,Rn */ { if ((long)R[n]>=(long)R[m]) T=1; else T=0; PC+=2; } CMPGT(long m, long n) /* CMP_GT Rm,Rn */ { if ((long)R[n]>(long)R[m]) T=1; else T=0; PC+=2; } CMPHI(long m, long n) /* CMP_HI Rm,Rn */ { if ((unsigned long)R[n]>(unsigned long)R[m])T=1; else T=0; PC+=2; } CMPHS(long m, long n) /* CMP_HS Rm,Rn */ { if((unsigned long)R[n]>=(unsigned long)R[m])T=1; else T=0; PC+=2; } CMPPL(long n) /* CMP_PL Rn */ { if ((long)R[n]>0) T=1; else T=0; PC+=2; } CMPPZ(long n) /* CMP_PZ Rn */ { if ((long)R[n]>=0) T=1; else T=0; PC+=2; } CMPSTR(long m, long n) /* CMP_STR Rm,Rn */ { unsigned long temp; long HH,HL,LH,LL; temp=R[n]∧R[m]; HH=(temp&0xFF000000)>>12; HL=(temp&0x00FF0000)>>8; LH=(temp&0x0000FF00)>>4; LL=temp&0x000000FF; HH=HH&&HL&&LH&&LL; if (HH==0) T=1; else T=0; PC+=2; } 使用例 CMP/GE R0,R1 ;R0=H'7FFFFFFF,R1=H'80000000 BT TRGET_T ;T=0なので分岐しない CMP/HS R0,R1 ;R0=H'7FFFFFFF,R1=H'80000000 BT TRGET_T ;T=1なので分岐する CMP/STR R2,R3 ;R2="ABCD",R3="XYCZ" BT TRGET_T ;T=1なので分岐する コード MSB LSB CMP/EQ r,R ０００１ＲＲＲＲｒｒｒｒ００００ CMP/GE r,R ０００１ＲＲＲＲｒｒｒｒ００１１ CMP/GT r,R ０００１ＲＲＲＲｒｒｒｒ０１１１ CMP/HI r,R ０００１ＲＲＲＲｒｒｒｒ０１１０ CMP/HS r,R ０００１ＲＲＲＲｒｒｒｒ００１０ CMP/PL R ０１００ＲＲＲＲ０００１１１０１ CMP/PZ R ０１００ＲＲＲＲ０００１１００１ CMP/STR r,R ００１０ＲＲＲＲｒｒｒｒ１１００
【００８３】ＤＩＶ０Ｓ／ＤＩＶ０Ｕ／ＤＩＶ１（ステ
ップ除算）命令 書式 ＤＩＶ１ Ｒｍ，Ｒｎ ＤＩＶ０Ｓ Ｒｍ，Ｒｎ ＤＩＶ０Ｕ 説明 汎用レジスタＲｎの内容３２ビットをＲｍの内
容で１ステップ除算し、結果の１ビットをＳＲのＣビッ
トに格納する。ＤＩＶ０Ｓは符号付き除算用の初期化命
令で被除数（Ｒｎ）のＭＳＢをＱビットに、除数（Ｒ
ｍ）のＭＳＢをＭビットに、ＭビットとＱビットのＥＯ
ＲをＣビットに格納する。ＤＩＶ０Ｕは符号無し除算用
の初期化命令で、Ｍ／Ｑ／Ｃビットを０にクリアする。
ＤＩＶ１を（必要であればＲＯＴＣＬと組みで）除数の
ビット数分繰り返すことによって、商を得る。この繰り
返し中は、指定したレジスタとＳＲのＭ／Ｑ／Ｃビット
に中間結果が格納される。これらを不必要にソフトウェ
アで書き替えると演算結果は保証されない。除算のシー
ケンスは下記使用例を参考にする事ができる。ゼロ除算
とオーバーフローの検出、および剰余の演算は用意され
ていない。 動作 DIV0U() /* DIV0U */ { M=Q=C=0; PC+=2; } DIV0S(long m, long n) /* DIV0S Rm,Rn */ { if ((R[n] & 0x80000000)==0) Q=0; else Q=1; if ((R[m] & 0x80000000)==0) M=0; else M=1; C=!(M==Q); PC+=2; } DIV1(long m, long n) /* DIV1 Rm,Rn */ { unsigned long tmp0; unsigned char old_q, tmp1; old_q=Q; Q=(unsigned char)((0x80000000 & R[n])!=0); R[n]<<=1; R[n]|=(unsigned long)C; switch(old_q){ case 0: switch(M){ case 0: tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0: Q=tmp1; break; case 1: Q=(unsigned char)(tmp1==0); break; } break; case 1: tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0: Q=(unsigned char)(tmp1==0); break; case 1: Q=tmp1; break; } break; } break; case 1: switch(M){ case 0: tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0: Q=tmp1; break; case 1: Q=(unsigned char)(tmp1==0); break; } break; case 1: tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0: Q=(unsigned char)(tmp1==0); break; case 1: Q=tmp1; break; } break; } break; } C=(Q==M); PC+=2; } 使用例１ Ｒ１(32bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：
符号無し SL16 R0 ;除数を上位16bit、下位16bitを０に設
定 TEST R0,R0 ;ゼロ除算チェック BT ZERO_DIV ; CMP/HS R0,R1 ;オーバーフローチェック BT OVER_DIV ; DIV0U ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; ROTCL R1 ; EXTU.W R1,R1 ;Ｒ１＝商 使用例２ Ｒ１：Ｒ２(64bit)÷Ｒ０(32bit)＝Ｒ２(32b
it)：符号無し TEST R0,R0 ;ゼロ除算チェック BT ZERO_DIV ; CMP/HS R0,R1 ;オーバーフローチェック BT OVER_DIV ; DIV0U ;フラグの初期化 .arepeat 32 ; ROTCL R2 ; ３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商 使用例３ Ｒ１(16bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：
符号付き SL16 R0 ;除数を上位16bit、下位16bitを０に設
定 EXTS.W R1,R1 ;被除数は符号拡張して３２ｂｉｔ EOR R2,R2 ;Ｒ２＝０ MOV R1,R3 ; ROTCL R3 ; SUBC R2,R1 ;被除数が負のとき、−１する DIV0S R0,R1 ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; EXTS.W R1,R1 ;Ｒ１＝商（１の補数表現） ROTCL R1 ; ADDC R2,R1 ;商のMSBが１のとき、＋１して２の補
数表現に変換 EXTS.W R1,R1 ;Ｒ１＝商（２の補数表現） 使用例４ Ｒ２(32bit)÷Ｒ０(32bit)＝Ｒ２(32bit)：
符号付き EOR R3,R3 ; MOV R2,R4 ; ROTCL R4 ; SUBC R1,R1 ;被除数は符号拡張して６４ｂｉｔ（Ｒ
１：Ｒ２） SUBC R3,R2 ;被除数が負のとき、−１する DIV0S R0,R1 ;フラグの初期化 .arepeat 32 ; ROTCL R2 ; ３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商（１の補数表現) ADDC R3,R2 ;商のMSBが１のとき、＋１して２の補
数表現に変換 ;Ｒ２＝商（２の補数表現） コード MSB LSB DIV1 r,R ０００１ＲＲＲＲｒｒｒｒ１１００ DIV0S r,R ０００１ＲＲＲＲｒｒｒｒ１１０１ DIV0U ００００００００００１０１０１０
【００８４】ＥＯＲ（排他的論理和）命令 書式 ＥＯＲ Ｒｍ，Ｒｎ ＥＯＲ ＃ｉｍｍ，Ｒ０ ＥＯＲ.Ｂ ＃ｉｍｍ，＠Ｒ１ 説明 汎用レジスタＲｎの内容とＲｍの排他的論理和
をとり、結果をＲｎに格納する。特殊形として汎用レジ
スタＲ０とゼロ拡張した８ビット・イミディエート・デ
ータとの排他的論理和、もしくはＲ１相対で８ビット・
メモリと８ビット・イミディエート・データとの排他的
論理和が可能である。 使用例 EOR R0,R1 ;実行前 R0=H'AAAAAAAA,R1=H'55555555 ;実行後 R1=H'FFFFFFFF EOR #H'F0,R0 ;実行前 R0=H'FFFFFFFF ;実行後 R0=H'FFFFFF0F EOR.B #H'A5,@R1 ;実行前 @R1=H'A5 ;実行後 @R1=H'00 コード MSB LSB EOR r,R ０００１ＲＲＲＲｒｒｒｒ１０１０ EOR #imm,R0 １０００１０１０ｉｉｉｉｉｉｉｉ EOR.B #imm,@R1 １０００００１０ｉｉｉｉｉｉｉｉ
【００８５】ＥＸＴＳ（符号拡張）命令 書式 ＥＸＴＳ.Ｂ Ｒｍ，Ｒｎ ＥＸＴＳ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容を符号拡張して、結果
をＲｎに格納する。バイト指定のとき、Ｒｍのビット７
の内容をビット８からビット３１にコピーする。ワード
指定のとき、Ｒｍのビット１５の内容をビット１６から
ビット３１にコピーする。 動作 EXTSB(long m, long n) /* EXTS.B Rm,Rn */ { R[n]=R[m]; if ((R[m]&0x00000080)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } EXTSW(long m, long n) /* EXTS.W Rm,Rn */ { R[n]=R[m]; if ((R[m]&0x00008000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } 使用例 EXTS.B R0,R1 ;実行前 R0=H'00000080 ;実行後 R1=H'FFFFFF80 EXTS.W R0,R1 ;実行前 R0=H'00008000 ;実行後 R1=H'FFFF8000 コード MSB LSB EXTS.B r,R ０１１０ＲＲＲＲｒｒｒｒ００１０ EXTS.W r,R ０１１０ＲＲＲＲｒｒｒｒ００１１
【００８６】ＥＸＴＵ（ゼロ拡張）命令 書式 ＥＸＴＵ.Ｂ Ｒｍ，Ｒｎ ＥＸＴＵ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容をゼロ拡張して、結果
をＲｎに格納する。バイト指定のとき、Ｒｎのビット８
からビット３１に０が入る。ワード指定とき、Ｒｎのビ
ット１６からビット３１に０が入る。 動作 EXTUB(long m, long n) /* EXTU.B Rm,Rn */ { R[n]=R[m]; R[n]&=0x000000FF; PC+=2; } EXTUW(long m, long n) /* EXTU.W Rm,Rn */ { R[n]=R[m]; R[n]&=0x0000FFFF; PC+=2; } 使用例 EXTU.B R0,R1 ;実行前 R0=H'FFFFFF80 ;実行後 R1=H'00000080 EXTU.W R0,R1 ;実行前 R0=H'FFFF8000 ;実行後 R1=H'00008000 コード MSB LSB EXTU.B r,R ０１１０ＲＲＲＲｒｒｒｒ００００ EXTU.W r,R ０１１０ＲＲＲＲｒｒｒｒ０００１
【００８７】ＪＭＰ（無条件ジャンプ）命令 書式 ＪＭＰ ＠Ｒｎ 説明 指定されたアドレスに無条件に遅延分岐する。
分岐先は汎用レジスタＲｎの内容の３２ビットデータで
表わされるアドレスである。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。 使用例 .align 4 JMP_TABLE: .data.l TRGET ;ジャンプテーブル MOV JMP_TABLE,R0 ;R0=TRGETのアドレス JMP @R0 ;TRGETへ分岐する MOV R0,R1 ;分岐に先立ち実行される ・・・・・・・・・・・ TRGET: ADD #1,R1 ;分岐先 コード MSB LSB JMP @R ０１００ＲＲＲＲ００００１０１０
【００８８】ＪＳＲ（プロシージャコール）命令 書式 ＪＳＲ ＠Ｒｎ 説明 指定されたアドレスのプロシージャに分岐す
る。ＰＣの内容をＰＲに退避し、汎用レジスタＲｎの内
容の３２ビットデータで表わされるアドレスへ分岐す
る。ＰＣは、本命令の２命令後の先頭アドレスである。
ＲＴＳと組み合わせて、プロシージャ・コールに使用す
る。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。 使用例 .align 4 JSR_TABLE: .data.l TRGET ;ジャンプテーブル MOV JSR_TABLE,R0 ;R0=TRGETのアドレス JSR @R0 ;TRGETへ分岐する EOR R1,R1 ;分岐に先立ち実行される ADD R0,R1 ;プロシージャからの戻り先である ・・・・・・・ TRGET: NOP ;プロシージャの入り口 MOV R2,R3 ; RTS ;上記ＡＤＤ命令に戻る MOV #70,R1 ;分岐に先立ち実行される コード MSB LSB JSR @R ０１００ＲＲＲＲ００００１０１１
【００８９】ＬＤＣ（ＣＲ転送）命令 書式 ＬＤＣ Ｒｍ，ＣＲｎ ＬＤＣ.Ｌ ＠Ｒｍ＋，ＣＲｎ 説明 ソース・オペランドをコントロールレジスタＣ
Ｒｎに格納する。 注意 本命令は割り込みを受け付けない。 動作 LDC(long m, long n) /* LDC Rm,CRn */ { switch (n) { case 0: SR=R[m]; PC+=2; break; case 1: PR=R[m]; PC+=2; break; case 2: GBR=R[m]; PC+=2; break; default:Error("Illegal CR number."); break; } } LDCM(long m, long n) /* LDC.L @Rm+,CRn */ { switch (n) { case 0: SR=Read_Long(R[m]); R[m]+=4; PC+=2; break; case 1: PR=Read_Long(R[m]); R[m]+=4; PC+=2; break; case 2: GBR=Read_Long(R[m]); R[m]+=4; PC+=2; break; default:Error("Illegal CR number."); break; } } 使用例 LDC R0,SR ;実行前 R0=H'FFFFFFFF,SR=H'00000000 ;実行後 SR=H'000003F7 LDC.L @R15+,PR ;実行前 R15=H'10000000 ;実行後 R15=H'10000004,PR=@H'10000000 コード MSB LSB LDC R,cr ０１００ＲＲＲＲｒｒｒｒ００１０ LDC.L @R+,cr ０１００ＲＲＲＲｒｒｒｒ０００１
【００９０】ＬＤＢＲ（ＢＲ転送）命令 書式 ＬＤＢＲ 説明 汎用レジスタＲ０の内容をコントロールレジス
タＢＲに格納する。 注意 本命令は割り込みを受け付けない。 使用例 LDBR ;実行前 R0=H'12345678,BR=H'00000000 ;実行後 BR=H'12345678 コード MSB LSB LDBR ００００００００００１００００１
【００９１】ＬＤＶＲ（ＶＢＲ転送）命令 書式 ＬＤＶＲ 説明 汎用レジスタＲ０の内容をコントロールレジス
タＶＢＲに格納する。 注意 本命令は割り込みを受け付けない。 使用例 LDVR ;実行前 R0=H'FFFFFFFF,VBR=H'00000000 ;実行後 VBR=H'FFFFFFFF コード MSB LSB LDVR ００００００００００００１０１１
【００９２】 ＭＯＶ（イミディエート・データ転送）命令 書式 ＭＯＶ ＃ｉｍｍ，Ｒｎ ＭＯＶ.Ｗ ＠（ｄｉｓｐ,ＰＣ），Ｒｎ ＭＯＶ.Ｌ ＠（ｄｉｓｐ,ＰＣ），Ｒｎ 説明 汎用レジスタＲｎにイミディエート・データを
格納する。データは３２ビットに符号拡張される。デー
タがワード／ロングワードのときは、ＰＣにディスプレ
ースメントを加えたアドレスに格納されたテーブル内の
データを参照する。データがワードのとき、ディスプレ
ースメントは１ビット左シフトされ９ビットであるの
で、テーブルとの相対距離は−２５６から＋２５４バイ
トになる。ＰＣは本命令の２命令後の先頭アドレスであ
る。従って、ワード・データは２バイト境界に配置する
必要がある。データがロングワードのとき、ディスプレ
ースメントは２ビット左シフトされ１０ビットであるの
で、オペランドとの相対距離は−５１２から＋５０８バ
イトになる。ＰＣは本命令の２命令後の先頭アドレスで
あるが、ＰＣの下位２ビットはＢ，００に補正される。
従って、ロングワード・データは４バイト境界に配置す
る必要がある。 注意 テーブルは自動的にスキップされないので、何
も対策しないと命令と解釈される。これを避けるためモ
ジュール先頭、あるいは無条件分岐命令の後などに配置
することが必要である。ただし不注意にＢＳＲ／ＪＳＲ
／ＴＲＡＰの直後に配置すると、単純にリターンしたと
きテーブルに衝突することになる。本命令が遅延分岐命
令の直後に配置されているとき、ＰＣは分岐先の先頭ア
ドレス＋２になる。本命令のテーブル・アクセスはイン
ストラクション・キャッシュの対象となる。 動作 MOVI(long i, long n) /* MOV #imm,Rn */ { if ((i&0x80)==0) R[n]=(0x000000FF & (long)i); else R[n]=(0xFFFFFF00 | (long)i); PC+=2; } MOVWI(long d, long n) /* MOV.W @(disp,PC),Rn */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[n]=(long)Read_Word(PC+(disp<<1)); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLI(long d, long n) /* MOV.L @(disp,PC),Rn */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[n]=Read_Long((PC&0xFFFFFFFC)+(disp<<2)); PC+=2; } 使用例 アト゛レス 1000 MOV #H'80,R1 ;R1=H'FFFFFF80 1002 MOV.W IMM+4,R2 ;R2=H'FFFF9ABC 1004 MOV.L IMM,R3 ;R3=H'12345678 1006 NOP ;←MOV.W命令でアト゛レス計算に用いるPCの位置 1008 ADD #1,R0 ;←MOV.L命令でアト゛レス計算に用いるPCの位置 .align 4 ; 100C IMM: .data.l H'12345678 1010 .data.w H'9ABC コード MSB LSB MOV #imm,R １１０１ＲＲＲＲｉｉｉｉｉｉｉｉ MOV.W @(disp,PC),R １００１ＲＲＲＲｄｄｄｄｄｄｄｄ MOV.L @(disp,PC),R １０１１ＲＲＲＲｄｄｄｄｄｄｄｄ
【００９３】ＭＯＶ（スタックデータ転送）命令 書式 ＭＯＶ.Ｌ ＠（ｄｉｓｐ,Ｒｍ），Ｒｎ ＭＯＶ.Ｌ Ｒｍ，＠（ｄｉｓｐ,Ｒｎ） 説明 ソース・オペランドをデスティネーションへ転
送する。メモリオペランドはスタック・フレームに存在
するのでデータ・サイズはロングワードに限定される。
従ってディスプレースメントは２ビット左シフトされ６
ビットであるので、−３２から＋２８バイトが指定でき
る。メモリオペランドに届かないときは一般のＭＯＶ命
令を使う。ただし使用するレジスタが固定されているな
どの制限がある。 動作 MOVL4(long m, long d, long n) /* MOV.L @(disp,Rm),Rn */ { long disp; if ((d&0x8)==0) disp=(0x0000000F & (long)d); else disp=(0xFFFFFFF0 | (long)d); R[n]=Read_Long(R[m]+(disp<<2)); PC+=2; } MOVS4(long m, long d, long n) /* MOV.L Rm,@(disp,Rn) */ { long disp; if ((d&0x8)==0) disp=(0x0000000F & (long)d); else disp=(0xFFFFFFF0 | (long)d); Write_Long(R[n]+(disp<<2),R[m]); PC+=2; } 使用例 MOV.L @(2,R0),R1 ;実行前 @(R0+8)=H'12345670 ;実行後 R1=@H'12345670 MOV.L R0,@(-1,R1) ;実行前 R0=H'FFFF7F80 ;実行後 @(R1-4)=H'FFFF7F80 コード MSB LSB MOV.L @(disp,r),R ０１１１ＲＲＲＲｒｒｒｒｄｄｄｄ MOV.L r,@(disp,R) ００１１ＲＲＲＲｒｒｒｒｄｄｄｄ
【００９４】ＭＯＶ（Ｉ／Ｏデータ転送）命令 書式 ＭＯＶ ＠（ｄｉｓｐ,ＧＢＲ），Ｒ０ ＭＯＶ Ｒ０，＠（ｄｉｓｐ,ＧＢＲ） 説明 ソース・オペランドをデスティネーションへ転
送する。メモリオペランドのデータ・サイズをバイト／
ワード／ロングワードの範囲で指定できる。Ｉ／Ｏのベ
ースアドレスをＧＢＲに設定する。Ｉ／Ｏのデータがバ
イト・サイズのときディスプレースメントは８ビットで
あるので、−１２８から＋１２７バイトが指定できる。
ワード・サイズのときディスプレースメントは１ビット
左シフトされ９ビットであるので、−２５６から＋２５
４バイトが指定できる。ロングワード・サイズのときデ
ィスプレースメントは２ビット左シフトされ１０ビット
であるので、−５１２から＋５０８バイトが指定でき
る。メモリオペランドに届かないときは一般のＭＯＶ命
令を使う。ソース・オペランドがメモリのとき、ロード
されたデータは３２ビットに符号拡張されてレジスタに
格納される。 注意 ロードするときデスティネーション・レジスタ
がＲ０固定である。従って、直後の命令でＲ０を参照し
ようとしてもロード命令の実行完了まで待たされる。下
記ので対応されるように命令の順序変えによる最適
化が必要である。 MOV.B @(12,GBR),R0 MOV.B @(12,GBR),R0 AND #80,R0 → → ADD #20,R1 ADD #20,R1 → → AND #80,R0 動作 MOVBLG(long d) /* MOV.B @(disp,GBR),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=(long)Read_Byte(GBR+disp); if ((R[0]&0x80)==0) R[0]&=0x000000FF; else R[0]|=0xFFFFFF00; PC+=2; } MOVWLG(long d) /* MOV.W @(disp,GBR),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=(long)Read_Word(GBR+(disp<<1)); if ((R[0]&0x8000)==0) R[0]&=0x0000FFFF; else R[0]|=0xFFFF0000; PC+=2; } MOVLLG(long d) /* MOV.L @(disp,GBR),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=Read_Long(GBR+(disp<<2)); PC+=2; } MOVBSG(long d) /* MOV.B R0,@(disp,GBR) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Byte(GBR+disp,R[0]); PC+=2; } MOVWSG(long d) /* MOV.W R0,@(disp,GBR) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Word(GBR+(disp<<1),R[0]); PC+=2; } MOVLSG(long d) /* MOV.L R0,@(disp,GBR) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Long(GBR+(disp<<2),R[0]); PC+=2; } 使用例 MOV.L @(2,GBR),R0 ;実行前 @(GBR+8)=H'12345670 ;実行後 R0=@H'12345670 MOV.B R0,@(-1,GBR) ;実行前 R0=H'FFFF7F80 ;実行後 @(GBR-1)=H'FFFF7F80 コード MSB LSB MOV @(disp,GBR),R0 １１００１１ＳＳｄｄｄｄｄｄｄｄ MOV R0,@(disp,GBR) １０００１１ＳＳｄｄｄｄｄｄｄｄ サイズ ０１＝バイト、１０＝ワード、１１＝ロングワード
【００９５】ＭＯＶ（転送）命令 書式 ＭＯＶ Ｒｍ，Ｒｎ ＭＯＶ ＠Ｒｍ，Ｒｎ ＭＯＶ Ｒｍ，＠Ｒｎ ＭＯＶ ＠Ｒｍ＋，Ｒｎ ＭＯＶ Ｒｍ，＠−Ｒｎ ＭＯＶ ＠（ｄｉｓｐ,Ｒ１），Ｒ０ ＭＯＶ Ｒ０，＠（ｄｉｓｐ,Ｒ１） ＭＯＶ ＠（Ｒｍ,Ｒ１），Ｒｎ ＭＯＶ Ｒｍ，＠（Ｒｎ,Ｒ１） 説明 ソース・オペランドをデスティネーションへ転
送する。オペランドがメモリのときは転送するデータ・
サイズをバイト／ワード／ロングワードの範囲で指定で
きる。ソース・オペランドがメモリのとき、ロードされ
たデータは３２ビットに符号拡張されてレジスタに格納
される。＠（ｄｉｓｐ，Ｒ１）モードのときメモリのデ
ータがバイト・サイズのときディスプレースメントは８
ビットであるので、−１２８から＋１２７バイトが指定
できる。ワード・サイズのときディスプレースメントは
１ビット左シフトされ９ビットであるので、−２５６か
ら＋２５４バイトが指定できる。ロングワード・サイズ
のときディスプレースメントは２ビット左シフトされ１
０ビットであるので、−５１２から＋５０８バイトが指
定できる。 注意 ＠（ｄｉｓｐ，Ｒ１）モードのとき、他方のオ
ペランドがＲ０固定である。従って、ロード命令のとき
は前項のＩ／Ｏデータ転送命令と同様に下記ので対
応されるように命令の順序変えによって最適化が可能で
ある。 MOV.B @(12,R1),R0 MOV.B @(12,R1),R0 AND #80,R0 → → ADD #20,R1 ADD #20,R1 → → AND #80,R0 動作 MOV(long m, long n) /* MOV Rm,Rn */ { R[n]=R[m]; PC+=2; } MOVBL(long m, long n) /* MOV.B @Rm,Rn */ { R[n]=(long)Read_Byte(R[m]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } MOVWL(long m, long n) /* MOV.W @Rm,Rn */ { R[n]=(long)Read_Word(R[m]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLL(long m, long n) /* MOV.L @Rm,Rn */ { R[n]=Read_Long(R[m]); PC+=2; } MOVBS(long m, long n) /* MOV.B Rm,@Rn */ { Write_Byte(R[n],R[m]); PC+=2; } MOVWS(long m, long n) /* MOV.W Rm,@Rn */ { Write_Word(R[n],R[m]); PC+=2; } MOVLS(long m, long n) /* MOV.L Rm,@Rn */ { Write_Long(R[n],R[m]); PC+=2; } MOVBP(long m, long n) /* MOV.B @Rm+,Rn */ { R[n]=(long)Read_Byte(R[m]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; if (n!=m) R[m]+=1; PC+=2; } MOVWP(long m, long n) /* MOV.W @Rm+,Rn */ { R[n]=(long)Read_Word(R[m]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; if (n!=m) R[m]+=2; PC+=2; } MOVLP(long m, long n) /* MOV.L @Rm+,Rn */ { R[n]=Read_Long(R[m]); if (n!=m) R[m]+=4; PC+=2; } MOVBM(long m, long n) /* MOV.B Rm,@-Rn */ { Write_Byte(R[n]-1,R[m]); R[n]-=1; PC+=2; } MOVWM(long m, long n) /* MOV.W Rm,@-Rn */ { Write_Word(R[n]-2,R[m]); R[n]-=2; PC+=2; } MOVLM(long m, long n) /* MOV.L Rm,@-Rn */ { Write_Long(R[n]-4,R[m]); R[n]-=4; PC+=2; } MOVBL8(long d) /* MOV.B @(disp,R1),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=(long)Read_Byte(R[1]+disp); if ((R[0]&0x80)==0) R[0]&=0x000000FF; else R[0]|=0xFFFFFF00; PC+=2; } MOVWL8(long d) /* MOV.W @(disp,R1),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=(long)Read_Word(R[1]+(disp<<1)); if ((R[0]&0x8000)==0) R[0]&=0x0000FFFF; else R[0]|=0xFFFF0000; PC+=2; } MOVLL8(long d) /* MOV.L @(disp,R1),R0 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[0]=Read_Long(R[1]+(disp<<2)); PC+=2; } MOVBS8(long d) /* MOV.B R0,@(disp,R1) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Byte(R[1]+disp,R[0]); PC+=2; } MOVWS8(long d) /* MOV.W R0,@(disp,R1) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Word(R[1]+(disp<<1),R[0]); PC+=2; } MOVLS8(long d) /* MOV.L R0,@(disp,R1) */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); Write_Long(R[1]+(disp<<2),R[0]); PC+=2; } MOVBL1(long m, long n) /* MOV.B @(Rm,R1),Rn */ { R[n]=(long)Read_Byte(R[m]+R[1]); if ((R[n]&0x80)==0) R[n]&=0x000000FF; else R[n]|=0xFFFFFF00; PC+=2; } MOVWL1(long m, long n) /* MOV.W @(Rm,R1),Rn */ { R[n]=(long)Read_Word(R[m]+R[1]); if ((R[n]&0x8000)==0) R[n]&=0x0000FFFF; else R[n]|=0xFFFF0000; PC+=2; } MOVLL1(long m, long n) /* MOV.L @(Rm,R1),Rn */ { R[n]=Read_Long(R[m]+R[1]); PC+=2; } MOVBS1(long m, long n) /* MOV.B Rm,@(Rn,R1) */ { Write_Byte(R[n]+R[1],R[m]); PC+=2; } MOVWS1(long m, long n) /* MOV.W Rm,@(Rn,R1) */ { Write_Word(R[n]+R[1],R[m]); PC+=2; } MOVLS1(long m, long n) /* MOV.L Rm,@(Rn,R1) */ { Write_Long(R[n]+R[1],R[m]); PC+=2; } 使用例 MOV R0,R1 ;実行前 R0=H'FFFFFFFF,R1=H'00000000 ;実行後 R1=H'FFFFFFFF MOV.B @R0,R1 ;実行前 @R0=H'80,R1=H'00000000 ;実行後 R1=H'FFFFFF80 MOV.W R0,@R1 ;実行前 R0=H'FFFF7F80 ;実行後 @R1=H'7F80 MOV.L @R0+,R1 ;実行前 R0=H'12345670 ;実行後 R0=H'12345674,R1=@H'12345670 MOV.W R0,@-R1 ;実行前 R0=H'AAAAAAAA,R1=H'FFFF7F80 ;実行後 R1=H'FFFF7F7E,@R1=H'AAAA MOV.W @(R2,R1),R0 ;実行前 R2=H'00000004,R1=H'10000000 ;実行後 R0=@H'10000004 MOV.W @(H'04,R1),R0 ;実行前 R1=H'10000000 ;実行後 R0=@H'10000004 コード MSB LSB MOV r,R ０１１０ＲＲＲＲｒｒｒｒ１０００ MOV @r,R ０１１０ＲＲＲＲｒｒｒｒ１０ＳＳ MOV r,@R ００１０ＲＲＲＲｒｒｒｒ１０ＳＳ MOV @r+,R ０１１０ＲＲＲＲｒｒｒｒ１１ＳＳ MOV r,@-R ００１０ＲＲＲＲｒｒｒｒ１１ＳＳ MOV @(r,R1),R ００００ＲＲＲＲｒｒｒｒ０１ＳＳ MOV r,@(R,R1) ００００ＲＲＲＲｒｒｒｒ１１ＳＳ MOV @(disp,R1),R0 １１０００１ＳＳｄｄｄｄｄｄｄｄ MOV R0,@(disp,R1) １００００１ＳＳｄｄｄｄｄｄｄｄ 但し、ＳＳはサイズであり、０１＝バイト、 １０＝ワード、 １１＝ロングワードである。
【００９６】ＭＯＶＡ（実効アドレス・データ転送）命
令 書式 ＭＯＶＡ ＠（ｄｉｓｐ,ＰＣ），Ｒ１ 説明 汎用レジスタＲ１にソース・オペランドの実効
アドレスを格納する。ディスプレースメントは２ビット
左シフトされ１０ビットであるので、オペランドとの相
対距離は−５１２から＋５０８バイトになる。ＰＣは本
命令の２命令後の先頭アドレスであるが、ＰＣの下位２
ビットはＢ’００に補正される。従って、ソース・オペ
ランドは４バイト境界に配置する必要がある。 注意 本命令が遅延分岐命令の直後に配置されている
とき、ＰＣは分岐先の先頭アドレス＋２になる。 動作 MOVA(long d) /* MOVA @(disp,PC),R1 */ { long disp; if ((d&0x80)==0) disp=(0x000000FF & (long)d); else disp=(0xFFFFFF00 | (long)d); R[1]=(PC&0xFFFFFFFC)+(disp<<2); PC+=2; } 使用例 アト゛レス .align 4 1000 STR:.sdata "XYZP12" 1006 MOVA STR,R1 ;STRのアドレス→Ｒ１ 1008 MOV.B @R1,R0 ;R0="X" ←PC下位2ヒ゛ット補正後の位置 100A ADD R4,R5 ;←MOVA命令のアト゛レス計算時、PCの本来の位 置 ・・・・・・・・・・・ 2002 BRA TRGET ;遅延分岐命令 2004 MOVA @(-2,PC),R1 ;TRGETのアドレス→Ｒ１ 2006 NOP ;←本来Ｒ１に格納されるべきアドレス コード MSB LSB MOVA @(disp,PC),R1 １１００１０１１ｄｄｄｄｄｄｄｄ
【００９７】ＭＵＬＳ（符号付き乗算）命令 書式 ＭＵＬＳ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍを１６ビットで
乗算し、結果の３２ビットをＲｎに格納する。演算は符
号付き算術演算で行なう。 動作 MULS(long m, long n) /* MULS Rm,Rn */ { R[n]=((long)(short)R[n]*(long)(short)R[m]); PC+=2; } 使用例 MULS R0,R1 ;実行前 R0=H'FFFFFFFE,R1=H'00005555 ;実行後 R1=H'FFFF5556 コード MSB LSB MULS r,R ０００１ＲＲＲＲｒｒｒｒ１１１１
【００９８】ＭＵＬＵ（符号なし乗算）命令 書式 ＭＵＬＵ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容とＲｍを１６ビットで
乗算し、結果の３２ビットをＲｎに格納する。演算は符
号なし算術演算で行なう。 動作 MULU(long m, long n) /* MULU Rm,Rn */ { R[n]=((unsigned long)(unsigned short)R[n]* (unsigned long)(unsigned short)R[m]); PC+=2; } 使用例 MULU R0,R1 ;実行前 R0=H'00000002,R1=H'FFFFAAAA ;実行後 R1=H'00015554 コード MSB LSB MULU r,R ０００１ＲＲＲＲｒｒｒｒ１１１０
【００９９】ＮＥＧ（符号反転）命令 書式 ＮＥＧ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の２の補数をとり、結
果をＲｎに格納する。０からＲｍを減算し、結果をＲｎ
に格納する。 使用例 NEG R0,R1 ;実行前 R0=H'00000001 ;実行後 R1=H'FFFFFFFF コード MSB LSB NEG r,R ０１１０ＲＲＲＲｒｒｒｒ０１１０
【０１００】ＮＥＧＣ（キャリ付き符号反転）命令 書式 ＮＥＧＣ Ｒｍ，Ｒｎ 説明 ０から汎用レジスタＲｍの内容とＣビットを減
算し、結果をＲｎに格納する。演算の結果によりボロー
がＣビットに反映される。 使用例 NEGC R0,R1 ;実行前 R0=H'00000001,C=0 ;実行後 R1=H'FFFFFFFF,C=1 NEGC R2,R3 ;実行前 R2=H'00000000,C=1 ;実行後 R3=H'FFFFFFFF,C=1 コード MSB LSB NEGC r,R ０１１０ＲＲＲＲｒｒｒｒ０１１１
【０１０１】ＮＯＰ（無操作）命令 書式 ＮＯＰ 説明 ＰＣのインクリメントのみを行ない、次の命令
に実行が移る。 動作 NOP() /* NOP */ { PC+=2; } 使用例 NOP ;１サイクルの時間が過ぎる コード MSB LSB NOP ００００００００００００００１０
【０１０２】ＮＯＴ（論理否定）命令 書式 ＮＯＴ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の１の補数をとり、結
果をＲｎに格納する。 使用例 NOT R0,R1 ;実行前 R0=H'AAAAAAAA ;実行後 R1=H'55555555 コード MSB LSB NOT r,R ０１１０ＲＲＲＲｒｒｒｒ１１００
【０１０３】ＯＲ（論理和）命令 書式 ＯＲ Ｒｍ，Ｒｎ ＯＲ ＃ｉｍｍ，Ｒ０ ＯＲ.Ｂ ＃ｉｍｍ，＠Ｒ１ 説明 汎用レジスタＲｎの内容とＲｍの論理和をと
り、結果をＲｎに格納する。特殊形として汎用レジスタ
Ｒ０とゼロ拡張した８ビット・イミディエイト・データ
との論理和、もしくはＲ１相対で８ビット・メモリと８
ビット・イミディエート・データとの論理和も可能であ
る。 使用例 OR R0,R1 ;実行前 R0=H'AAAA5555,R1=H'55550000 ;実行後 R1=H'FFFF5555 OR #H'F0,R0 ;実行前 R0=H'00000008 ;実行後 R0=H'000000F8 OR.B #H'50,@R1 ;実行前 @R1=H'A5 ;実行後 @R1=H'F5 コード MSB LSB OR r,R ０００１ＲＲＲＲｒｒｒｒ１０１１ OR #imm,R0 １０００１０１１ｉｉｉｉｉｉｉｉ OR.B #imm,@R1 １０００００１１ｉｉｉｉｉｉｉｉ
【０１０４】ＰＡＳＳ（通過確認）命令 書式 ＰＡＳＳ ＃ｉｍｍ 説明 Ｄビットを参照する条件付きのソフトウェア割
り込み命令である。Ｄ＝１のときデバッグ割り込みを発
生する。逆にＤ＝０のとき、ＰＣのインクリメントだけ
を行なう。デバッグ割り込みが発生すると、ＰＣとＳＲ
をスタックに退避し所定のベクタアドレスの内容で表わ
されるアドレスへ分岐する。ＰＣは本命令の次命令の先
頭アドレスである。プログラム作成時にルーチンの先頭
に本命令を埋め込んでおき、必要な時にＤ＝１にするこ
とによってデバッグ割り込みで通過確認を行なうことが
可能である。また予め定義するデバッグ割り込みルーチ
ンでｉｍｍコードを参照することによって、デバッグ対
象ルーチンの判別が可能である。ｉｍｍコードはスタッ
ク上のＰＣを（−１）したアドレスのバイトデータであ
る。 注意 本命令を分岐命令の直後に配置すると、Ｄビッ
トの値に関係無く不当命令として認識される。 使用例 _TASK1 .equ H'01 ・・・・・・・・・・ LDC SR,R0 OR.B #H'04,R0 STC R0,SR ;実行後 D=1 ・・・・・・・・・・ TASK1 PASS #_TASK1 ;D=1のため_PASSに分岐する SUB #1,R5 ;デバッグルーチンの戻り先 ・・・・・・・・・・ _PASS MOV.L @R15,R1 ;デバッグルーチンの入り口 ADD #-1,R1 ;R1=（スタック上のＰＣ）−１ MOV.B @R1,R0 ;R0=#_TASK1 RTE ;上記ＳＵＢ命令に戻る NOP ;ＲＴＥに先立ち実行される コード MSB LSB PASS #imm １１００１００１ｉｉｉｉｉｉｉｉ
【０１０５】ＲＯＴＬ／ＲＯＴＲ（ローテート） 書式 ＲＯＴＬ Ｒｎ ＲＯＴＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に１ビッ
ト・ローテート（回転）し、結果をＲｎに格納する。ロ
ーテートしてオペランドの外に出てしまったビットは、
Ｃビットに転送される。 動作 ROTL(long n) /* ROTL Rn */ { if ((R[n]&0x80000000)==0) C=0; else C=1; R[n]<<=1; if (C==1) R[n]|=0x00000001; else R[n]&=0xFFFFFFFE; PC+=2; } ROTR(long n) /* ROTR Rn */ { if ((R[n]&0x00000001)==0) C=0; else C=1; R[n]>>=1; if (C==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; PC+=2; } 使用例 ROTL R0 ;実行前 R0=H'80000000,C=0 ;実行後 R0=H'00000001,C=1 ROTR R0 ;実行前 R0=H'00000001,C=0 ;実行後 R0=H'80000000,C=1 コード MSB LSB ROTL R ０１００ＲＲＲＲ００１０１００１ ROTR R ０１００ＲＲＲＲ００１０１０００
【０１０６】ＲＯＴＣＬ／ＲＯＴＣＲ（キャリ・ビット
付きローテート）命令 書式 ＲＯＴＣＬ Ｒｎ ＲＯＴＣＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向にＣビッ
トを含めて１ビット・ローテート（回転）し、結果をＲ
ｎに格納する。ローテートしてオペランドの外に出てし
まったビットは、Ｃビットに転送される。 動作 ROTCL(long n) /* ROTCL Rn */ { long temp; if ((R[n]&0x80000000)==0) temp=0; else temp=1; R[n]<<=1; if (C==1) R[n]|=0x00000001; else R[n]&=0xFFFFFFFE; if (temp==1) C=1; else C=0; PC+=2; } ROTCR(long n) /* ROTCR Rn */ { long temp; if ((R[n]&0x00000001)==0) temp=0; else temp=1; R[n]>>=1; if (C==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; if (temp==1) C=1; else C=0; PC+=2; } 使用例 ROTCL R0 ;実行前 R0=H'80000000,C=0 ;実行後 R0=H'00000000,C=1 ROTCR R0 ;実行前 R0=H'00000001,C=1 ;実行後 R0=H'80000000,C=1 コード MSB LSB ROTCL R ０１００ＲＲＲＲ００１０１０１１ ROTCR R ０１００ＲＲＲＲ００１０１０１０
【０１０７】ＲＴＢ（ブレークからのリターン）命令 書式 ＲＴＢ 説明 ブレーク例外処理ルーチンから復帰する。すな
わち、ＰＣをＢＲから復帰した後、外部デバイスにアク
ノリッジ信号を返し、復帰したＰＣの示すアドレスから
処理が続行される。 注意 本命令と分岐先命令との間の割り込みは受け付
けは、ＲＴＢＭＳＫ信号で制御できる。ＲＴＢＭＳＫ信
号が入力されていると、ＮＭＩ／ＩＲＱ等の外部割り込
みは受け付けられない。（アドレスエラー等は受け付け
られる。） 使用例 MOV R0,R9 ; ADD #-1,R1 ;←ＲＴＢの分岐先（ＢＲに退避されたＰＣ） TEST R1,R1 ; ・・・・・・・・ NOP ; RTB ;ＲＴＢＭＳＫが入力されていると、必ず上記 ＡＤＤを ;実行する。入力されていないと割り込みを 受け付け、 ;このとき上記ＡＤＤは実行されない。 コード MSB LSB RTB ０００００００００００００００１
【０１０８】ＲＴＥ（例外処理からのリターン）命令 書式 ＲＴＥ 説明 割り込みルーチンから復帰する。すなわち、Ｐ
ＣとＳＲをスタックから復帰する。復帰したＰＣの示す
アドレスから処理が続行される。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。メモリからＲ１５
へのロード命令の直後に連続して配置しないことが必要
である。ロード前の古いＲ１５を誤って参照することに
なる。下記ので対応されるように命令の順序変えが
必要である。 MOV #0,R0 → → MOV.L @R15+,R15 MOV.L @R15+,R15 → → MOV #0,R0 RTE RTE ADD #8,R15 ADD #8,R15 使用例 RTE ;基のルーチンへ復帰する ADD #8,R15 ;分岐に先立ち実行される。 コード MSB LSB RTE ０００００００００００１００００
【０１０９】 ＲＴＳ（プロシージャからのリターン）命令 書式 ＲＴＳ 説明 プロシージャから復帰する。すなわち、ＰＣを
ＰＲから復帰する。復帰したＰＣの示すアドレスから処
理が続行される。本命令によって、ＢＳＲおよびＪＳＲ
命令でコールされたプロシージャからコール元へ戻るこ
とができる。 注意 遅延分岐命令であるので、本命令の直後の命令
が分岐に先立ち実行される。本命令と直後の命令との間
に割り込みは受け付けられない。直後の命令が分岐命令
のとき、不当命令として認識される。 使用例 TABEL: .data.l TRGET ;ジャンプテーブル MOV.L TABLE,R3 ;R3=TRGETのアドレス JSR @R3 ;TRGETへ分岐する NOP ;分岐に先立ち実行される ADD R0,R1 ;ＰＲの保持しているアドレス ・・・・・・・・ プロシージャからの戻り先である ・・・・・・・・ TRGET: MOV R1,R0 ;プロシージャの入り口 RTS ;ＰＲの内容−＞ＰＣ MOV #12,R0 ;分岐に先立ち実行される コード MSB LSB RTS ０００００００００００１０００１
【０１１０】ＳＥＴＣ（Ｃビットセット）命令 書式 ＳＥＴＣ 説明 ＳＲのＣビットをセットする。 使用例 SETC ;実行前 C=0 ;実行後 C=1 コード MSB LSB SETC ０００００００００００１１００１
【０１１１】ＳＥＴＴ（Ｔビットセット）命令 書式 ＳＥＴＴ 説明 ＳＲのＴビットをセットする。 使用例 SETT ;実行前 T=0 ;実行後 T=1 コード MSB LSB SETT ０００００００００００１１０００
【０１１２】ＳＨＡＬ／ＳＨＡＲ（算術シフト）命令 書式 ＳＨＡＬ Ｒｎ ＳＨＡＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に算術的
に１ビット・シフトし、結果をＲｎに格納する。シフト
してオペランドの外に出てしまったビットは、Ｃビット
に転送される。 動作 SHAL(long n) /* Same as SHLL */ SHAR(long n) /* SHAR Rn */ { long temp; if ((R[n]&0x00000001)==0) C=0; else C=1; if ((R[n]&0x80000000)==0) temp=0; else temp=1; R[n]>>=1; if (temp==1) R[n]|=0x80000000; else R[n]&=0x7FFFFFFF; PC+=2; } 使用例 SHAL R0 ;実行前 R0=H'80000001,C=0 ;実行後 R0=H'00000002,C=1 SHAR R0 ;実行前 R0=H'80000001,C=0 ;実行後 R0=H'C0000000,C=1 コード MSB LSB SHAL R ０１００ＲＲＲＲ０００１１０１１ SHAR R ０１００ＲＲＲＲ０００１１０００
【０１１３】ＳＨＬＬ／ＳＨＬＲ（論理シフト）命令 書式 ＳＨＬＬ Ｒｎ ＳＨＬＲ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に論理的
に１ビット・シフトし、結果をＲｎに格納する。シフト
してオペランドの外に出てしまったビットは、Ｃビット
に転送される。 動作 SHLL(long n) /* SHLL Rn (Same as SHAL) */ { if ((R[n]&0x80000000)==0) C=0; else C=1; R[n]<<=1; PC+=2; } SHLR(long n) /* SHLR Rn */ { if ((R[n]&0x00000001)==0) C=0; else C=1; R[n]>>=1; R[n]&=0x7FFFFFFF; PC+=2; } 使用例 SHLL R0 ;実行前 R0=H'80000001,C=0 ;実行後 R0=H'00000002,C=1 SHLR R0 ;実行前 R0=H'80000001,C=0 ;実行後 R0=H'40000000,C=1 コード MSB LSB SHLL R ０１００ＲＲＲＲ０００１１０１１ SHLR R ０１００ＲＲＲＲ０００１１０１０
【０１１４】 ＳＬｎ／ＳＲｎ（マルチビットシフト）命令 書式 ＳＬ２ Ｒｎ ＳＲ２ Ｒｎ ＳＬ８ Ｒｎ ＳＲ８ Ｒｎ ＳＬ１６ Ｒｎ ＳＲ１６ Ｒｎ 説明 汎用レジスタＲｎの内容を左／右方向に論理的
に２／８／１６ビット・シフトし、結果をＲｎに格納す
る。シフトしてオペランドの外に出てしまったビット
は、捨てられる。 使用例 SL2 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'48D159E0 SR2 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'048D159E SL8 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'34567800 SR8 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'00123456 SL16 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'56780000 SR16 R0 ;実行前 R0=H'12345678 ;実行後 R0=H'00001234 コード MSB LSB SL2 R ０１００ＲＲＲＲ００００１１１１ SR2 R ０１００ＲＲＲＲ００００１１１０ SL8 R ０１００ＲＲＲＲ０００１１１１１ SR8 R ０１００ＲＲＲＲ０００１１１１０ SL16 R ０１００ＲＲＲＲ００１０１１１１ SR16 R ０１００ＲＲＲＲ００１０１１１０
【０１１５】ＳＬＰ（スリープ）命令 書式 ＳＬＰ 説明 ＣＰＵを低消費電力モードにする。低消費電力
モードでは、ＣＰＵの内部状態は保持され、直後の命令
の実行を停止し、割り込み要求の発生を待つ。要求が発
生すると、低消費電力モードから抜けて例外処理を開始
する。すなわち、ＳＲとＰＣをスタックに退避し、所定
のベクタに従い割り込みルーチンへ分岐する。ＰＣは本
命令の直後の命令の先頭アドレスである。 使用例 SLP ;低消費電力モードへの遷移 コード MSB LSB SLP ００００００００００００１０００
【０１１６】ＳＴＣ（ＣＲ転送）命令 書式 ＳＴＣ ＣＲｍ，Ｒｎ ＳＴＣ.Ｌ ＣＲｍ，＠−Ｒｎ 説明 コントロールレジスタＣＲｍをデスティネーシ
ョンに格納する。 注意 本命令は割り込みを受け付けない。 動作 STC(long m, long n) /* STC CRm,Rn */ { switch (m) { case 0: R[n]=SR; PC+=2; break; case 1: R[n]=PR; PC+=2; break; case 2: R[n]=GBR; PC+=2; break; default:Error("Illegal CR number."); break; } } STCM(long m, long n) /* STC.L CRm,@-Rn */ { switch (m) { case 0: R[n]-=4; Write_Long(R[n],SR); PC+=2; break; case 1: R[n]-=4; Write_Long(R[n],PR); PC+=2; break; case 2: R[n]-=4; Write_Long(R[n],GBR); PC+=2; break; default:Error("Illegal CR number."); break; } } 使用例 STC SR,R0 ;実行前 R0=H'FFFFFFFF,SR=H'00000000 ;実行後 R0=H'00000000 STC.L PR,@-R15 ;実行前 R15=H'10000004 ;実行後 R15=H'10000000,@R15=PR コード MSB LSB STC cr,R ００００ＲＲＲＲｒｒｒｒ００１１ STC.L cr,@-R ０１００ＲＲＲＲｒｒｒｒ００００
【０１１７】ＳＴＢＲ（ＢＲ転送）命令 書式 ＳＴＢＲ 説明 コントロールレジスタＢＲの内容を汎用レジス
タＲ０に格納する。 注意 本命令は割り込みを受け付けない。 使用例 STBR ;実行前 R0=H'FFFFFFFF,BR=H'12345678 ;実行後 R0=H'12345678 コード MSB LSB STBR ００００００００００１０００００
【０１１８】ＳＴＶＲ（ＶＢＲ転送）命令 書式 ＳＴＶＲ 説明 コントロールレジスタＶＢＲの内容を汎用レジ
スタＲ０に格納する。 注意 本命令は割り込みを受け付けない。 使用例 STVR ;実行前 R0=H'FFFFFFFF,VBR=H'00000000 ;実行後 R0=H'00000000 コード MSB LSB STVR ００００００００００００１０１０
【０１１９】ＳＵＢ（減算）命令 書式 ＳＵＢ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍを減算し、結
果をＲｎに格納する。イミディエート・データとの減算
はＡＤＤ ＃ｉｍｍ，Ｒｎで代用する。 使用例 SUB R0,R1 ;実行前 R0=H'00000001,R1=H'80000000 ;実行後 R1=H'7FFFFFFF コード MSB LSB SUB r,R ００１０ＲＲＲＲｒｒｒｒ０１００
【０１２０】ＳＵＢＣ（キャリ付き減算）命令 書式 ＳＵＢＣ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍとＣビットを
減算し、結果をＲｎに格納する。演算の結果によりボロ
ーがＣビットに反映される。 使用例 SUBC R0,R1 ;実行前 C=1,R0=H'00000001,R1=H'00000001 ;実行後 C=1,R1=H'FFFFFFFF SUBC R2,R3 ;実行前 C=0,R2=H'00000002,R3=H'00000001 ;実行後 C=1,R3=H'FFFFFFFF コード MSB LSB SUBC r,R ００１０ＲＲＲＲｒｒｒｒ０１１０
【０１２１】ＳＵＢＳ（飽和機能付き減算）命令 書式 ＳＵＢＳ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍを減算し、結
果をＲｎに格納する。アンダーフローが発生しても、結
果はＨ'７ＦＦＦＦＦＦＦ〜Ｈ'８０００００００の範囲
に制限される。このとき、Ｃビットがセットされる。 動作 SUBS(long m, long n) /* SUBS Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]-=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if ((src==1)&&(ans==1)) { if (dest==0) { R[n]=0x7FFFFFFF; C=1; } else C=0; if (dest==1) { R[n]=0x80000000; C=1; } else C=0; } else C=0; PC+=2; } 使用例 SUBS R0,R1 ;実行前 R0=H'00000001,R1=H'80000001 ;実行後 R1=H'80000000,C=0 SUBS R2,R3 ;実行前 R2=H'00000002,R3=H'80000001 ;実行後 R3=H'80000000,C=1 コード MSB LSB SUBS r,R ００１０ＲＲＲＲｒｒｒｒ０１１１
【０１２２】ＳＵＢＶ（アンダーフロー付き減算）命令 書式 ＳＵＢＶ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｎの内容からＲｍを減算し、結
果をＲｎに格納する。アンダーフローが発生した場合、
Ｃビットがセットされる。 動作 SUBV(long m, long n) /* SUBV Rm,Rn */ { long dest,src,ans; if ((long)R[n]>=0) dest=0; else dest=1; if ((long)R[m]>=0) src=0; else src=1; src+=dest; R[n]-=R[m]; if ((long)R[n]>=0) ans=0; else ans=1; ans+=dest; if (src==1) { if (ans==1) C=1; else C=0; } else C=0; PC+=2; } 使用例 SUBV R0,R1 ;実行前 R0=H'00000002,R1=H'80000001 ;実行後 R1=H'7FFFFFFF,C=1 SUBV R2,R3 ;実行前 R2=H'FFFFFFFE,R3=H'7FFFFFFE ;実行後 R3=H'80000000,C=1 コード MSB LSB SUBV r,R ００１０ＲＲＲＲｒｒｒｒ０１０１
【０１２３】ＳＷＡＰ（交換）命令 書式 ＳＷＡＰ.Ｂ Ｒｍ，Ｒｎ ＳＷＡＰ.Ｗ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍの内容の上位と下位を交換し
て、結果をＲｎに格納する。バイト指定のとき、Ｒｍの
ビット０からビット７の８ビットと、ビット８からビッ
ト１５の８ビットが交換される。Ｒｎに格納されるとき
はＲｍの上位１６ビットはそのままＲｎの上位１６ビッ
トに転送される。ワード指定のとき、Ｒｍのビット０か
らビット１５の１６ビットと、ビット１６からビット３
１の１６ビットが交換される。 動作 SWAPB(long m, long n) /* SWAP.B Rm,Rn */ { unsigned long temp0,temp1; temp0=R[m]&0xffff0000; temp1=(R[m]&0x000000ff)<<8; R[n]=(R[m]&0x0000ff00)>>8; R[n]=R[n]|temp1|temp0; PC+=2; } SWAPW(long m, long n) /* SWAP.W Rm,Rn */ { unsigned long temp; temp=R[m]>>8; R[n]=R[m]<<8; R[n]|=temp; PC+=2; } 使用例 SWAP.B R0,R1 ;実行前 R0=H'12345678 ;実行後 R1=H'12347856 SWAP.W R0,R1 ;実行前 R0=H'12345678 ;実行後 R1=H'56781234 コード MSB LSB SWAP.B r,R ０１１０ＲＲＲＲｒｒｒｒ０１００ SWAP.W r,R ０１１０ＲＲＲＲｒｒｒｒ０１０１
【０１２４】 ＴＡＳ（リード・モディファイ・ライト）命令 書式 ＴＡＳ.Ｂ ＠Ｒｎ 説明 汎用レジスタＲｎの内容をアドレスとし、その
アドレスの示すバイト・データがゼロのときＴ＝１、ゼ
ロでないときＴ＝０とする。その後、ビット７を１にセ
ットして書き込む。この間、バス権は解放されない。 動作 TAS(long n) /* TAS.B @Rn */ { long temp; temp=(long)Read_Byte(R[n]); /* Bus Lock enable */ if (temp==0) T=1; else T=0; temp|=0x00000080; Write_Byte(R[n],temp); /* Bus Lock disable */ PC+=2; } 使用例 _LOOP TAS.B @R7 ;R7=1000 BF _LOOP ;1000番地がゼロになるまでループする。 コード MSB LSB TAS.B @R ０１００ＲＲＲＲ００００１０００
【０１２５】ＴＥＳＴ（テスト）命令 書式 ＴＥＳＴ Ｒｍ，Ｒｎ ＴＥＳＴ ＃ｉｍｍ，Ｒ０ ＴＥＳＴ.Ｂ ＃ｉｍｍ，＠Ｒ１ 説明 汎用レジスタＲｎの内容とＲｍの論理積をと
り、結果がゼロのときＴビットをセットする。結果が否
ゼロのときＴビットはクリアされる。Ｒｎの内容は変更
されない。特殊形として汎用レジスタＲ０とゼロ拡張し
た８ビット・イミディエート・データとの論理積、もし
くはＲ１相対で８ビット・メモリと８ビット・イミディ
エート・データとの論理積も可能である。メモリの内容
は変更されない。 使用例 TEST R0,R0 ;実行前 R0=H'00000000 ;実行後 T=1 TEST #H'80,R0 ;実行前 R0=H'FFFFFF7F ;実行後 T=1 TEST.B #H'A5,@R1 ;実行前 @R1=H'A5 ;実行後 T=0 コード MSB LSB TEST r,R ０００１ＲＲＲＲｒｒｒｒ１０００ TEST #imm,R0 １０００１０００ｉｉｉｉｉｉｉｉ TEST.B #imm,@R1 １０００００００ｉｉｉｉｉｉｉｉ
【０１２６】ＴＲＡＰ（ソフトウエアトラップ） 書式 ＴＲＡＰ ＃ｉｍｍ 説明 トラップ例外処理を開始する。すなわちＰＣと
ＳＲをスタックに退避し、指定ベクタの内容で表わされ
るアドレスへ分岐する。ベクタはイミディエートデータ
を２ビット左シフトし符号拡張したメモリアドレスその
ものである。ＰＣは本命令の２命令後の先頭アドレスで
ある。ＲＴＥと組み合わせて、システム・コールに使用
する。 注意 遅延分岐であるので、本命令の直後の命令が分
岐に先立ち実行される。本命令と直後の命令との間に割
り込みは受け付けられない。直後の命令が分岐命令のと
き、不当命令として認識される。メモリからＲ１５への
ロード命令の直後に連続して配置しないことが必要であ
る。ロード前の古いＲ１５を誤って参照することにな
る。下記で対応されるように命令の順序変えが必要
である。 MOV #0,R0 → → MOV.L @R15+,R15 MOV.L @R15+,R15 → → MOV #0,R0 TRAP #15 TRAP #15 使用例 アト゛レス 0010 .data.l 10000000 ; ・・・・・・・ TRAP #H'10 ;H'10番地の内容のアドレスに分岐する ADD R1,R7 ;分岐に先立ち実行される TEST #0,R0 ;トラップルーチンの戻り先 ・・・・・・・ 10000000 MOV R0,R0 ;トラップルーチンの入り口 10000002 RTE ;上記ＴＥＳＴ命令に戻る。 10000004 NOP ;ＲＴＥに先立ち実行される コード MSB LSB TRAP #imm １１００００１１ｉｉｉｉｉｉｉｉ
【０１２７】ＸＴＲＣＴ（切り出し）命令 書式 ＸＴＲＣＴ Ｒｍ，Ｒｎ 説明 汎用レジスタＲｍとＲｎとを連結した６４ビッ
トの内容から中央の３２ビットを切り出し、結果をＲｎ
に格納する。 使用例 XTRCT R0,R1 ;実行前 R0=H'01234567,R1=H'89ABCDEF ;実行後 R1=H'456789AB コード MSB LSB XTRCT r,R ００１０ＲＲＲＲｒｒｒｒ１０００
【０１２８】次に上記実施例で説明したマイクロコンピ
ュータなどを用いて行うことができる符号付き除算の実
施例について説明していく。
【０１２９】〔１８〕符号付除算における被除数に対す
る前処理の原理
【０１３０】図２９には本実施例に係る符号付き除算に
おける被除数に対する前処理の原理が概念的に示してあ
る。例えばＹ（商）＝Ｘ（被除数）÷３（除数）で表さ
れる符号付き除算において、被除数Ｘが負のときは被除
数Ｘから１を引いた値（Ｘ−１）を被除数とする。概念
的には同図に示されるように商Ｙの座標軸を左側に１ず
らした状態で除算の処理を行う。これによって、商を求
める演算処理の途上で従来のように部分剰余が０である
か否かをその都度判定しなくても済み、且つ、その判定
のためのハードウェアも不要とされる。正確な余りを求
めるときは、最後に求まった余りを補正する。
【０１３１】 〔１９〕符号付き除算の原理的な一例処理手順
【０１３２】図３０には被除数が負の場合における符号
付き除算処理の原理的な一例処理手順が示される。同図
においては、−９÷−３を一例とする。−９は２の補数
表現で”１１０１１１”とされ、−３は”１０１とされ
る。先ず被除数は負であるから−９から１を引いた値”
１１０１１０”が被除数とされる。商の符号は被除数の
符号”１”と除数の符号”１”の排他的論理和から求め
られる（＊１）。最初の部分剰余の算出は、被除数”１
１０１１０”と、除数の符号ビットを上位側（左側）に
拡張した”１１０１”とを符号ビットの桁を合せて加算
又は減算することによって行われる。双方の符号ビット
の排他的論理和が０ならば減算とされ、１ならば加算と
される（＊２）。この例の場合には減算とされる。これ
によって最初の部分剰余”００００１０”が得られる。
第１の部分剰余に対応される商は部分剰余の最上位ビッ
トと除数の符号ビットとの排他的論理和の反転論理値に
よって与えられる（＊３）。以下同様にして順次商ビッ
トが求められる。正確な余りが必要な場合には、この例
に従えば最後の剰余に１を足す。同図のした側に示され
るように被除数をそのままの値”１１０１１１”にして
除算を行った場合には剰余の全ビットが”０”にされる
ことに起因して正し商ビットをそのまままでは求められ
ない。そのためには、部分剰余の全ビットが”０”であ
るか否かを部分剰余を算出する度に判定し、そうである
場合には当該商ビットの論理値を反転しなければならな
い。尚図３１には負÷正の場合における符号付き除算処
理の一例が示され、図３２には正÷正の場合および正÷
負の場合における符号付き除算処理のそれぞれ一例が示
される。
【０１３３】 〔２０〕符号付き除算処理の全体的な処理手順
【０１３４】図３３には上記説明から概略が理解された
と考えられる本実施例に係る符号付き除算の基本的な約
束ごと若しくは基本的な処理手順の全体が一般的形式で
示される。
【０１３５】《１》被除数に対する補正を行う。すなわ
ち、図３４の（Ａ）に示されるように被除数が負の場合
には被除数から１を引く。この処理は、被除数の符号を
調べて個別的に行うこともできるが、本実施例では、被
除数の符号ビットを抽出し、被除数からその符号ビット
を引く手法を採用する。すなわち、被除数のＭＳＢであ
る符号ビットを引く操作を除算の前処理として採用す
る。被除数が負のとき被除数のＭＳＢは１であるから被
除数から１が差引かれる。被除数が正のときそのＭＳＢ
は０であるから被除数はそのままにされる。このように
被除数からそのＭＳＢを差引く処理を採用することによ
り、被除数が正であるか負であるかを考慮することなく
除算プログラムを作成することができ、しかもその様な
判定動作を要しないため除算処理が高速化し、その上、
被除数が正であるか負であるかにかかわらず同一の回路
を利用して除算を行うことができる。
【０１３６】ここで、被除数から差引くべき１とは、被
除数のＬＳＢの重みを持った１として理解する。前記１
を差引くべき被除数のビット位置若しくは桁は被除数の
最下位ビット（ＬＳＢ）である。あえてこのような説明
をするのは、前述のように、被除数が固定小数点数であ
る場合を考慮したものである。また、被除数が負のとき
の符号ビットは１で、正のときの符号ビットは０である
ことに着目すると、被除数からその符号ビット（被除数
のＭＳＢ）を差引けば、負の被除数から１を引いたこと
になる。これは、２の補数表現の負の整数から１の補数
表現への変換とみなすことができる。このようにすれ
ば、被除数が正か負かを考慮しなくても被除数に対する
前処理を行うことができる。図３５には例えば、４ビッ
トの負の整数から１を引いた変換状態が示される。有限
ビット数の２の補数の最小値を１の補数に変換するには
１ビット余分に必要であるので、必要な場合は１ビット
拡張する。また、部分剰余は正になることもあるので、
負の整数に対して行った上記の変換を整数全体に拡張
し、新しい整数の表現を導入する。例えば、４ビット符
号付き整数の範囲では図３６に示されるような表現が採
用される。尚、任意の整数をその数から１を引いた数で
表現したものをＺＺとすると、２の補数を用いた整数に
対し１を引く変換を行ったＺＺの表現は０以下の整数で
は１の補数と同一視でき、０以上の整数では本来の値よ
り１だけ小さい数で表現される。このとき、０の符号ビ
ットは負の数と同じ１となる。
【０１３７】《２》図３４の（Ｂ）に示されるように被
除数と除数から商の符号を求める。すなわち被除数の符
号と除数の符号との排他的論理和から商の符号を予測す
る。
【０１３８】《３》順次部分剰余を求めながら商ビット
を立てていく。部分剰余を求めるための加算並びに減算
指令は図３７の（Ａ）に従って決定される。すなわち部
分剰余（又は被除数）の符号Ｑと除数の符号Ｍの排他的
論理和が０なら減算が指令され、概略的には部分剰余
（又は被除数）から除数が差し引かれる。部分剰余（又
は被除数）の符号Ｑと除数の符号Ｍの排他的論理和が１
なら加算が指令され、概略的には部分剰余（又は被除
数）に除数が加算される。商ビットは図３７の（Ｂ）に
示されるように前記減算または加算後の部分剰余の符号
ビットと除数の符号ビットの排他的論理和の結果を反転
して得られる。
【０１３９】ここで商ビットの算出方法を更に詳細に説
明する。商ビットの算出手法をまとめた内容は、図３７
の（Ｂ）に示され、その算出手法は以下のａ），ｂ），
ｃ），ｄ）に分類される。 ａ）Ａ÷Ｂ （Ａ≧０、Ｂ＞０、ＡとＢは２の補数）の
場合 公知のように、部分剰余の符号ビットが０のとき商ビッ
トを１、部分剰余の符号ビットが１のとき商ビットを０
とする。 ｂ）Ａ÷Ｂ （Ａ≧０、Ｂ＜０、ＡとＢは２の補数）の
場合 商が負となるので、（ａ）の場合と商ビットの立て方を
逆にする。つまり、部分剰余の符号ビットが０のとき商
ビットを０、部分剰余の符号ビットが１のとき商ビット
を１とする。商は１の補数となる。前記の《４》で述べ
られるが、商ビットが全て求まったら最後に２の補数に
変換する。 ｃ）Ａ÷Ｂ （Ａ＜０、Ｂ＜０、ＡとＢは２の補数）の
場合 あらかじめ被除数から被除数のＬＳＢの重みをもつ１を
引いておく。被除数と部分剰余の負の表現は１の補数と
なり、正の表現は本来の値よりＬＳＢの重みをもつ１だ
け小さくなる。０以下の場合符号ビットＭＳＢが１とな
り、０より大きい場合符号ビットＭＳＢが０となる。商
は正となるので、部分剰余の符号ビットＭＳＢが１のと
き商ビットを１とし、部分剰余の符号ビットＭＳＢが０
のとき商ビットを０とする。 ｄ）Ａ÷Ｂ （Ａ＜０、Ｂ＞０、ＡとＢは２の補数）の
場合 あらかじめ被除数から被除数のＬＳＢの重みをもつ１を
引いておく。被除数と部分剰余の負の表現は１の補数と
なり、正の表現は本来の値よりＬＳＢの重みをもつ１だ
け小さくなる。０以下の場合符号ビットＭＳＢが１とな
り、０より大きい場合符号ビットＭＳＢが０となる。商
は負となるので、（ｃ）の場合と商ビットの立て方を逆
にする。部分剰余の符号ビットＭＳＢが１のとき商ビッ
トを１とし、部分剰余の符号ビットＭＳＢが０のとき商
ビットを０とする。商は１の補数となる。後述の《４》
で述べられるが、商ビットが全て求まったら最後に２の
補数に変換する。
【０１４０】《４》前記《３》で得られた商は、商の符
号により必ずしも正確な値になっていないことがある。
前記《２》で求めた商の符号が１のときには商は１の補
数になっているからである。したがって、最終的な商
は、前記商の符号と商ビットにしたがって決定される。
図３８に示されるように、商が負（商の符号ビットが
１）の場合には商は１の補数で表現されているので、
《３》で得られた商に１を足して２の補数に変換する補
正を行う。これによって正しい商が求まる。更に図３８
に示されるように最終部分剰余に対する剰余補正を行
う。
【０１４１】〔２１〕符号付き除算の具体例
【０１４２】図３９及び図４０には符号付き除算の上記
基本的な手順を採用した処理の具体的な一例が示され
る。同図に示される例は−８÷−３の符号付き除算であ
り、理解を容易にするために６ビットの汎用レジスタを
使用した説明とする。図４０は、図３９に示される最後
の処理に引き続いて実行される処理が示され、列方向の
記述の意味は図３９に一致されている。各図においてＲ
０〜Ｒ４は夫々６ビットの汎用レジスタを意味し、Ｑ，
Ｍ，Ｔはコントロールレジスタ若しくはステータスレジ
スタ中のビットフラグを意味し、Ｑは被除数又は部分剰
余の符号を格納するビット、Ｍは除数の符号を格納する
ビット、Ｔは商ビットやキャリーを格納するビットであ
る。図中の左端には命令コードとオペランドが記載さ
れ、それに対応する列には汎用レジスタ及びビットフラ
グの内容が示される。この汎用レジスタ及びビットフラ
グの内容を示す記述においてアンダーラインが付された
内容は対応命令の実行によってその内容が更新されたこ
とを意味する。×が書かれたビットは値が確定していな
いビットを意味する。以下この項において符号付き除算
処理を順次説明するが、先ずその説明で使用する記号に
ついての凡例を以下に示す。 ←；格納することを表す。 ＭＳＢ（Ｒｎ）；レジスタＲｎのＭＳＢ（最上位ビッ
ト）を表す。 ＬＳＢ（Ｒｎ）；レジスタＲｎのＬＳＢ（最下位ビッ
ト）を表す。 ＾；排他的論理和を表す演算子である。 Ｒｎ＜＜＝１；レジスタＲｎの値を１ビット左シフトす
ることを表す。 Ｒｎ＞＞＝１；レジスタＲｎの値を１ビット右シフトす
ることを表す。 （Ｑ：Ｒｎ）；レジスタＲｎの最上位にＱビットを付加
した７ビットの２進数を意味する。 （Ｍ：Ｒｎ）；レジスタＲｎの最上位にＭビットを付加
した７ビットの２進数を意味する。 〜；否定（ビット反転）を意味する演算子である。 （Ｒｎ：Ｔ）を右回転；ＴビットをレジスタＲｎのＭＳ
ＢにシフトインしながらレジスタＲｎの値を右シフト
し、シフトアウトされた値のＬＳＢをＴビットに格納す
ることを表す。 （Ｒｎ：Ｔ）を左回転；ＴビットをレジスタＲｎのＬＳ
ＢにシフトインしながらレジスタＲｎの値を左シフト
し、シフトアウトされた値のＭＳＢをＴビットに格納す
ることを表す。
【０１４３】（１）ＥＯＲ Ｒ０，Ｒ０ Ｒ０←０。すなわちレジスタＲ０の値を全ビット０にす
る。 （２）ＳＬ３ Ｒ１ レジスタＲ１の下位３ビット（除数）を上位３ビットに
左シフトする。 （３）ＤＩＶ０Ｓ Ｒ０，Ｒ２ Ｑ←ＭＳＢ（Ｒ２）、Ｍ←ＭＳＢ（Ｒ０）＝０、Ｔ←Ｑ
＾Ｍ＝Ｑ＾０＝Ｑ。 したがって、Ｔビットには被除数の符号が格納される。 （４）ＭＯＶＴ Ｒ３ Ｒ３←Ｔ。すなわち、被除数の符号をＬＳＢ（Ｒ３）に
格納する。この被除数の符号は余りを求めるときに必要
とされる。 （５）ＳＵＢＣ Ｒ０，Ｒ２ Ｒ２←（Ｒ２−Ｔ）。すなわち、２の補数を１の補数に
変換している。換言すれば、被除数が負の場合にＲ２が
保持する被除数から１を引いているのと等価である。こ
の処理において実際には、被除数から被除数の符号ビッ
トＭＳＢの値を差引いていることになるので、被除数が
正であるのか負であるを一切検出する必要はなく、何れ
の場合にも同じ命令を実行して対応できる。すなわち、
被除数が負の場合にだけ分岐して１を引く演算を行うよ
うな処理フローは不要とされる。 （６）ＤＩＶ０Ｓ Ｒ１，Ｒ２ Ｑ←ＭＳＢ（Ｒ２）により、被除数の符号をＱビットに
取得し、Ｍ←ＭＳＢ（Ｒ１）により、除数の符号をＭビ
ットに取得し、Ｔ←Ｑ＾Ｍにより、商の符号を取得す
る。 （７）ＤＩＶ１ Ｒ１，Ｒ２ ”．ａｒｅｐｅａｔ ３”と”．ａｅｎｄｒ”との間に
ある命令ＤＩＶ１ Ｒ１，Ｒ２が３回繰り返される。 命令ＤＩＶ１の各実行サイクルにおいて、Ｑ＾Ｍ＝０の
ときに減算指令を発行し、Ｑ＾Ｍ＝１のときに加算指令
を発行し、Ｑ←ＭＳＢ（Ｒ２）によりＱビットを取得
し、Ｒ２＜＜＝１によりＲ２の被除数を１ビット左シフ
トし、ＬＳＢ（Ｒ２）←ＴによりＲ２のＬＳＢにＴビッ
ト（この時は商の符号になっている）を格納し、（Ｑ：
Ｒ２）←（Ｑ：Ｒ２）±（Ｍ：Ｒ１）によって、加減算
指令にしたがった演算を行い、Ｔ←〜（Ｑ＾Ｍ）によっ
て商ビットをＴビットに格納する。命令ＤＩＶ１を３回
実行することにより、Ｑビットには最後の部分剰余の符
号が入っており、Ｔビットには商の最下位ビットが入っ
ており、Ｒ２の上位３ビットには最後の部分剰余が入っ
ており、その下位３ビットには商が入っている。下位か
ら３ビット目には（６）ＤＩＶＯＳ Ｒ１，Ｒ２でＴビ
ットに取得した商の符号が入っている。 （８）ＭＯＶ Ｒ２，Ｒ４ Ｒ２をＲ４にコピーする。Ｒ４を利用して余りを求める
ためである。 （９）ＥＸＴＳ．Ｗ Ｒ２，Ｒ２ Ｒ２の下位から３ビット目を上位３ビット側に符号拡張
する。この符号は商の符号を表している。 （１０）ＲＯＴＣＬ Ｒ２ （Ｒ２：Ｔ）を左回転、すなわちＴビットをレジスタＲ
２のＬＳＢにシフトインしながらレジスタＲ２の値を左
シフトし、シフトアウトされた値のＭＳＢをＴビットに
格納する。これにより、Ｒ２の下位３ビットには商が格
納されており、Ｔビットには商の符号が格納される。 （１１）ＡＤＤＣ Ｒ０，Ｒ２ Ｒ２←Ｒ２＋Ｔにより、１の補数を２の補数に変換す
る。すなわち、この命令を実行する直前に商はＲ２が保
持し、Ｔビットには商の符号が格納されている。したが
って、Ｔビットの値をＲ２の値に加算することにより、
Ｒ２が１の補数を保持しているときにはそれが２の補数
に変換される。商が正のとき、Ｔ＝０なので、Ｔを加算
してもＲ２の値は変化されない。商が負のときはＴ＝１
なので、Ｔを加算することによって、Ｒ２の値は１の補
数から２の補数に変換される。これによって、正しい商
が求められる。 （１２）ＤＩＶ０Ｓ Ｒ０，Ｒ４ Ｑ←ＭＳＢ（Ｒ４）により、Ｒ４のＭＳＢ（余りの符
号）をＱビットに格納し、Ｍ←ＭＳＢ（Ｒ０）により、
Ｒ０（＝０）のＭＳＢをＭビットに格納し、Ｔ←Ｑ＾Ｍ
＝Ｑ＾０＝Ｑにより、ＱビットとＭビットの排他的論理
和すなわちＱビット（余りの符号）を、Ｔビットに格納
して、余りの符号をＴビットに得る。 （１３）ＭＯＶＴ Ｒ０ Ｒ０←Ｔにより、Ｔビットに保持されている補正前の余
りの符号がＲ０のＬＳＢに格納される。これは余りの補
正に用いられる。 （１４）ＥＯＲ Ｒ３，Ｒ０ Ｒ０←Ｒ３＾Ｒ０により、被除数の符号と補正前の余り
の符号との排他的論理和の結果がＲ０のＬＳＢに格納さ
れる。 （１５）ＲＯＴＣＲ Ｒ０ （Ｒ０：Ｔ）の右回転により、ＴビットをＲ０のＭＳＢ
にシフトインしながらＲ０の値を右シフトし、シフトア
ウトされた値のＬＳＢをＴビットに格納する。これによ
り、被除数の符号と補正前の余りの符号との排他的論理
和の結果がＴビットに入る。 （１６）ＢＦ Ｌ１ Ｔビットの値が０ならばラベルＬ１に分岐する。Ｔ＝０
のときは被除数と余りの符号が同じなので余りを補正す
る必要はないからである。 （１７）ＤＩＶ０Ｓ Ｒ１，Ｒ４ Ｑ←ＭＳＢ（Ｒ４）により、Ｑビットに補正前の余りの
符号を格納し、Ｍ←ＭＳＢ（Ｒ１）により、Ｍビットに
除数の符号を格納し、Ｔ←Ｑ＾Ｍにより、ＱビットとＭ
ビットの排他的論理和の結果をＴビットに格納する。 （１８）ＲＯＴＣＲ Ｒ４ （Ｒ４：Ｔ）の右回転により、次のＤＩＶ１命令の左シ
フトを打ち消すための処理を行う。 （１９）ＤＩＶ１ Ｒ１，Ｒ４ Ｑ＾Ｍ＝０のときに減算指令を発行し、Ｑ＾Ｍ＝１のと
きに加算指令を発行し、Ｑ←ＭＳＢ（Ｒ４）によりＱビ
ットを取得し、Ｒ４＜＜＝１によりＲ４の値を１ビット
左シフトし、ＬＳＢ（Ｒ４）←ＴによりＲ４のＬＳＢに
Ｔビット（この時は除数の符号と補正前の余りの符号と
の排他的論理和の結果が入っている）を格納し、（Ｑ：
Ｒ４）←（Ｑ：Ｒ４）±（Ｍ：Ｒ１）により、Ｑビット
とＲ４の値を合せた７ビットからＭビットとＲ１の値を
合せた７ビットを、前記加減算のための判定結果に従っ
て、加算又減算を行い、その結果をＱビットとＲ４に格
納し、Ｔ←〜（Ｑ＾Ｍ）によってその排他的論理和の結
果を反転した値をＴビットに格納する。 （２０）ＳＲ３ Ｒ４ Ｒ４の上位３ビット（余りに相当）をＲ４の下位３ビッ
トに右シフトする。 （２１）ＡＤＤ Ｒ３，Ｒ４ Ｒ３は被除数の符号を保持している。Ｒ４は補正前の余
りを保持している。上記（５）の命令ＳＵＢＣ Ｒ０，
Ｒ２によって被除数からその符号が引かれているので、
Ｒ４にＲ３を加算することによって、換言すれば、余り
が１の補数であってもこれを２の補数に変換することに
より、Ｒ４の下位３ビットに正しい余りが得られる。 （２２）ＥＸＴＳ．Ｗ Ｒ４，Ｒ４ 補正された余りを下位３ビットに保持するＲ４の上位側
を符号拡張して全６ビットで最終的な余りを求める。
【０１４４】ここで前記図３９及び図４０の説明では、
３回のＤＩＶ１命令の繰返しにおいて、商と余りは共に
Ｒ２に保持し、ＤＩＶ１命令の実行毎にＲ２の値を１ビ
ットづつ左シフトしている（Ｒ２＜＜＝１）。この点に
関し、従来技術の演算手法のように被除数が負の場合に
部分剰余の全ビットが０であるかを判定しなければなら
ないとするなら、Ｒ２において判定対象とされる部分剰
余の桁位置を毎回変化させてその判定を行わなければな
らず、その処理は比較的繁雑になる。したがって、従来
技術のように被除数が負の場合に部分剰余の全ビットが
０であるかを判定しなければならないような演算手法に
おいては、商と余りを別々のレジスタに保持すれば、そ
の様に部分剰余の桁位置を毎回変化させて判定を行わな
くてもよくなる。但し、この場合には、商と余りを別々
のレジスタに保持させるために実行しなければならない
転送命令が逆に増えることになる。本実施例の場合に
は、部分剰余の全ビットが０であるか否かをその都度判
定しなくてもよいから、商と余りを共にＲ２に保持する
ことによって、実行すべき命令数も減らすことができ
て、符号付き除算処理の高速化が更に容易になる。
【０１４５】尚、図４１及び図４２には同様に−８÷
３、図４３及び図４４には同様に−９÷−３、図４５及
び図４６には同様に−９÷３、図４７及び図４８には同
様に８÷３、図４９及び図５０には同様に８÷−３の符
号付き除算処理の具体例がそれぞれ示される。これらの
内容は前記図３９及び図４０に対して被除数と除数の値
が相違するだけであるから詳細な説明を省略する。
【０１４６】 〔２２〕符号付き除算のための演算ユニット
【０１４７】図５１には前記符号付き除算を行うことが
できる演算ユニットの一実施例が示される。この演算ユ
ニットは、図６及び図７に示される汎用レジスタ部ＧＲ
Ｂ及び演算部ＯＰＢを、符号付き除算処理を説明し易い
ように見方を変えて表現したものとして把握することが
できる。図５１において演算ユニットには代表的に５個
の汎用レジスタＲ０〜Ｒ４が示される。レジスタＲ２は
被除数または部分剰余を格納するのに利用され、レジス
タＲ１は除数を格納するのに利用される。３は商の符号
ビットや商ビットを一時的に格納するための制御ビット
レジスタ（第三の制御ビット格納手段）である。この制
御ビットレジスタ３を以下単にＴビットとも記す。４は
シフト制御信号の指令により、前記Ｔビットを選択回路
１４を介して最下位ビット或は最上位ビットにシフトイ
ンし、最上位ビット或は最下位ビットを選択回路１５に
シフトアウトするシフタである。また、このシフタはシ
フト制御信号の指令により３２ビット入力の上位１６ビ
ットを下位１６ビットに論理シフト又は下位１６ビット
を上位１６ビットに論理シフトし、出力する。５は被除
数または部分剰余の最上位ビットの上位に付加したビッ
トの役割をするための制御ビットレジスタ（第一の制御
ビット格納手段）である。この制御ビットレジスタ５を
以下単にＱビットとも記す。６は除数の最上位ビットの
上位に付加したビットの役割をするための制御ビットレ
ジスタ（第二の制御ビット格納手段）である。この制御
ビットレジスタ６を以下単にＭビットとも記す。７は算
術論理演算回路８に加減算の指示をする演算制御回路で
ある。８は３２ビットの算術論理演算回路でる。この算
術論理演算回路８は、Ａポートの入力に対しＢポートの
入力を演算制御回路７の指令に従って加減算し、その結
果を被除数レジスタＲ２などにつながるバスに出力する
ことができ、キャリーまたはボローフラグ付き算術論理
演算を行う。更にこの算術論理演算回路８は、Ｂポート
の入力のＭＳＢ（最上位ビット）をＭビットに出力で
き、その他に、加算、キャリー付き減算、キャリー付き
加算、排他的論理和（ＥＯＲ）、論理積などの演算を行
うことができる。９は制御ビットレジスタ５の値に制御
ビットレジスタ６の値を算術論理演算回路８のキャリー
またはボローを含めて加減算する演算回路である。１０
は演算回路９の結果と制御ビットレジスタとの排他的論
理和の否定を計算して、その結果を選択回路１２に出力
することと、制御ビットレジスタ５の値と制御ビットレ
ジスタ６の値との排他的論理和を計算し、その結果を選
択回路１２に出力することができる演算回路である。１
１は制御ビットレジスタ５の入力を選択するものであ
り、選択回路１５を介するシフタ４からの出力と演算回
路９からの出力とのどちらかを選ぶための選択回路であ
る。１２は算術論理演算回路８のキャリーまたはボロ
ー、演算回路１０の演算結果、或は選択回路１５の出力
の何れかを選択して、制御ビットレジスタ３または演算
回路９に出力する選択回路である。１３は制御ビットレ
ジスタ５への入力を選択する選択回路１１と演算回路９
への入力を選択する選択回路１３とのどちらかを選択し
て出力する選択回路である。１６は制御レジスタ３の出
力を算術論理演算回路８又は選択回路１４に供給する選
択回路である。１７は算術論理演算回路８のＢポートに
入力が接続された符号拡張回路である。この回路は零拡
張も行うことができる。
【０１４８】図５２には図５１に示される算術論理演算
回路８、演算回路９、演算回路１０、及び演算制御回路
７の一例が示される。前記演算制御回路７は、同図の
（ｂ）に示されるように２入力型の排他的論理和回路
と、その出力と制御信号とを２入力とする排他的論理和
回路によって構成される。制御信号が０の時、演算回路
１０は前者の排他的論理和回路の出力をそのまま出力
し、制御信号が１の時演算回路１０は前者の排他的論理
和回路の出力を否定（反転）して出力する。演算回路１
０は、図５２の（ｄ）に示されるように２入力型の排他
的論理和回路と、その出力と制御信号とを２入力とする
排他的論理和回路とによって構成される。制御信号が０
のとき演算回路１０は前者の排他的論理和回路の出力を
そのまま出力し、制御信号が１のとき演算回路１０は前
者の排他的論理和回路の出力を否定（反転）して出力す
る。図５２の（ａ）において算術論理演算回路８は、加
減算のための論理が代表的に示され、３２ビットのフル
アダーを備える。Ｂ００〜Ｂ３１はＢポート入力、Ａ０
０〜Ａ３１はＡポート入力、Ｃ／Ｂはキャリ／ボロウで
あり、ＳＵＢは演算制御回路７の出力である。
【０１４９】 〔２３〕符号付き除算に際しての演算ユニットの動作例
【０１５０】図５３には符号付き除算のための命令列の
一例が示される。同図に示される記述は図５１に示され
る回路を用いて３２ビット÷１６ビットの符号付き除算
を行って商と剰余（余り）を求めるためのものである。
この除算は、 Ｒ２÷Ｒ１＝Ｒ２…Ｒ４ によって示されるように、符号付き３２ビットの被除数
はレジスタＲ２が保持し、除数は符号付き１６ビットと
されレジスタＲ１が保持する。商はレジスタＲ２が保持
し、剰余はレジスタＲ４が保持する。
【０１５１】図５４〜図７４には図５３の命令を順次実
行したとき図５１の回路の動作が順を追って示され、図
７５〜図８１にはやはり同様にそのときの動作がレジス
タの状態を中心に順を追って示される。これらの図面に
基づいて、符号付き除算に際して演算ユニットの動作を
順次命令単位で説明していく。なお、以下の説明では、
前述の通り３２ビットデータを１６ビットデータで除算
するのものとする。被除数および除数は最上位ビットを
符号ビットとした２の補数で与えられており、商も２の
補数で得るものとする。この説明では、商のオーバーフ
ローの検出は行っていない。被除数が２の補数の負の最
小値の場合、処理手順が意図したアルゴリズムと異なる
が、この場合は必ずオーバーフローとなるので、商を保
証しない。オーバーフローの検出が必要な場合はあらか
じめ行っておく。図５３の命令列を実行する前提条件と
して、レジスタＲ１には１６ビット符号付き除数が格納
されており、レジスタＲ２には被除数が格納されてい
る。レジスタＲ０，Ｒ３は作業用レジスタである。商は
レジスタＲ２に格納する。
【０１５２】（１）ＥＯＲ Ｒ０，Ｒ０ 図５４及び図７５に示されるように、この命令の実行に
よって作業用レジスタＲ０の値が０にされる。Ｒ０の値
が既に０となっている場合はこの命令は必要ない。図５
４においてシフタ４及び符号拡張回路１７は動作され
ず、入力をスルーで出力する。算術論理演算回路８はＡ
ポート入力とＢポート入力に対してビット対応で排他的
論理和を採る。これによってレジスタＲ０の値が全ビッ
ト０にされる。
【０１５３】（２）ＳＬ１６ Ｒ１ 図５５及び図７５に示されるように、この命令の実行に
よって、除数レジスタＲ１に格納された除数を１６ビッ
ト上位にシフト（左シフト）し、下位１６ビットに０を
シフトインする。１６ビット左シフトはシフタ４で行
う。算術論理演算回路８はＡポート入力をスルーで出力
する。
【０１５４】（３）ＤＩＶ０Ｓ Ｒ０，Ｒ２ 図５６及び図７５に示されるように、この命令により、
レジスタＲ２のＭＳＢをＱビットに、レジスタＲ０のＭ
ＳＢをＭビットに格納し、ＱビットとＭビットの排他的
論理和をＴビットに格納する。このとき、レジスタＲ０
の値は０にされているので、ＴビットにはレジスタＲ２
が保持している被除数のＭＳＢが格納されることにな
る。この処理において、シフタ４は入力のＭＳＢを選択
回路１５に与える。符号拡張回路１７は入力をスルーで
出力する。算術論理演算回路８はＢポート入力のＭＳＢ
を出力する。ＱビットとＭビットの排他的論理和演算は
演算回路１０が行う。
【０１５５】（４）ＭＯＶＴ Ｒ３ 図５７及び図７６に示されるように、この命令により、
Ｔビットの値すなわち被除数の符号をレジスタＲ３に格
納する。これは、余りを求めるときのために被除数の符
号ビットを保存するためである。この処理において、算
術論理演算回路８は、各ビット０の３２ビットのビット
列にＴビットの値を加えて出力する。
【０１５６】（５）ＳＵＢＣ Ｒ０，Ｒ２ 図５８及び図７６に示されるように、この命令により、
レジスタＲ２からレジスタＲ０をキャリー付で減算す
る。Ｔビットがキャリービットである。ここでは、レジ
スタＲ０は０なので、レジスタＲ２からＴビット（被除
数の符号ビット）を引くことにより２の補数を１の補数
に変換している。この処理においてシフタ４及び符号拡
張回路１７は入力をスルーで出力する。算術論理演算回
路８は、Ａポート入力からＢポート入力とＣ／Ｂ入力と
を減算し、その減算結果とＣ／Ｂとを出力する。すなわ
ち、ＳＵＢＣ命令で、被除数レジスタであるＲ２からＲ
０をキャリー付きで減算している。キャリーは制御ビッ
トレジスタ３と同一視している。Ｒ０の値は０なので、
被除数レジスタであるＲ２から制御ビットレジスタ３の
値を引いたことになる。これで、被除数から被除数の符
号ビットの値を引く処理が終了する。この処理により被
除数が０以上であった場合は被除数がそのままである
が、被除数が負であった場合には、被除数が１の補数で
表現されたことになる。図３５には、被除数が負で４ビ
ットの場合に被除数が補正によりどのように表現がかわ
るかを表わす例を示す。４ビットの符号付き２の補数の
最小値”１０００”に上記補正を加えると”１０１１
１”のように５ビット必要になる。本実施例では被除数
は３２ビット符号付き２の補数で表現されているので、
３２ビット符号付き２の補数の最小値に上記補正を加え
ると３３ビット必要になる。制御ビットレジスタ３を最
上位ビットとする３３ビットで表現することもできる
が、本実施例ではそこまで実施していない。なぜなら
ば、被除数が３２ビット符号付き２の補数の最小値の場
合、必ずオーバーフローが発生し、正しい商が得られな
いが、オーバーフローが発生する場合をあらかじめ検出
して除外すればよいからである。
【０１５７】（６）ＤＩＶ０Ｓ Ｒ１，Ｒ２ 図５９及び図７６に示されるように、この命令により、
レジスタＲ２に格納されている被除数のＭＳＢ（符号ビ
ット）をＱビットに、レジスタＲ１に格納されている除
数のＭＳＢ（符号ビット）をＭビットに格納し、Ｑビッ
トとＭビットの排他的論理和を採り、これを商の符号と
してＴビットに格納する。この動作は１つ手前のＳＵＢ
Ｃ Ｒ０，Ｒ２の実行でオーバーフローしないときに保
証される。このとき、シフタ４は３２ビット入力のＭＳ
Ｂを出力する。符号拡張回路１７は入力をスルーで出力
する。算術論理演算回路８は、Ｂポート入力のＭＳＢを
出力する。排他的論理和演算は演算回路１０が行う。こ
のＤＩＶ０Ｓ命令により、３つの制御ビットレジスタの
初期化が行われる。ＤＩＶ０Ｓ命令の第一オペランドに
除数レジスタＲ１を設定し、第二オペランドに被除数レ
ジスタＲ２であるＲ２を設定している。ＤＩＶ０Ｓ命令
は第一オペランドを算術論理演算回路８に入力し、第一
オペランドのＭＳＢを制御ビットレジスタ６に格納す
る。その処理と並行してＤＩＶ０Ｓ命令は第二オペラン
ドのＭＳＢをシフタ４によりシフトアウトし、選択回路
１５および選択回路１１を経由して、制御ビットレジス
タ５に格納する。制御ビットレジスタ５と制御ビットレ
ジスタ６の値はＤＩＶ０Ｓ命令終了後も保持しておく。
制御ビットレジスタ５の値は選択回路１３を経由して、
演算回路１０の入力値となる。制御ビットレジスタ６の
値は演算回路１０の入力値となる。演算回路１０は上記
２つの入力の排他的論理和を計算し結果を、選択回路１
２を経由して、制御ビットレジスタ３に格納する。制御
ビットレジスタ３の値はＤＩＶ０Ｓ命令終了後も保持し
ておく。第一オペランドのＲ１と第二オペランドのＲ２
は書き替えない。
【０１５８】このＤＩＶ０Ｓ命令は被除数の符号ビット
を制御ビットレジスタ５に格納し、除数の符号ビットを
制御ビットレジスタ６に格納し、制御ビットレジスタ５
と制御ビットレジスタ６の排他的論理和を制御ビットレ
ジスタ３に格納している。制御ビットレジスタ５と制御
ビットレジスタ６の値は、次の除算の最初のステップで
加算を行うか減算を行うかの判断に用いる。制御ビット
レジスタ６は次の除算で除数の符号拡張部として利用す
る。制御ビットレジスタ３の値は商の符号を表わしてい
る。商が負の場合、商は一度１の補数で求めてから２の
補数に変換される。１６ビット符号付き２の補数の最小
値が商となる場合、１の補数表現では１７ビット必要に
なる。その１７ビットの１の補数の符号ビットとなるの
が本ＤＩＶ０Ｓ命令終了直後の制御ビットレジスタ３の
値である。
【０１５９】被除数が３２ビット符号付き２の補数の最
小値をとる場合、１を引く上記補正により被除数レジス
タＲ２は正の最大値になっているため、ＤＩＶ０Ｓ命令
終了直後の制御ビットレジスタ５の値は０となる。本来
ならば制御ビットレジスタ５には被除数の符号ビットが
入るので、制御ビットレジスタ５の値は１となる筈であ
る。このために、被除数が３２ビット符号付き２の補数
の最小値をとる場合、制御手順が本来の意図と異なる。
しかし、先ほども注意したように、被除数が３２ビット
符号付き２の補数の最小値をとる場合は商が必ずオーバ
ーフローするが、オーバーフローが発生する場合をあら
かじめ検出して除外しておけばよい。以下、被除数が３
２ビット符号付き２の補数の最小値をとる場合について
特別な注意は行わない。
【０１６０】（７）ＤＩＶ１ Ｒ１，Ｒ２ 図５３の記述において”．ａｒｅｐｅａｔ １６”はア
センブラのマクロ命令で、”．ａｒｅｐｅａｔ １６”
と”．ａｅｎｄｒ”との間にある命令を１６回展開する
と言う意味である。したがって、ＤＩＶ１命令は１６回
繰り返され、これによって実質的な除算が行われる。Ｄ
ＩＶ１命令の第一オペランドのＲ１が除数レジスタ、Ｄ
ＩＶ１命令の第２オペランドのＲ２が被除数レジスタで
ある。図６０及び図７７において、１回のＤＩＶ１命令
の実行は、（ｉ），（ｉｉ），（ｉｉｉ），（ｉｖ）の
処理に大別される。
【０１６１】（ｉ）初めに制御ビットレジスタ５と制御
ビットレジスタ６の値を演算制御回路７に取り込み、２
つの入力の排他的論理和の否定を計算する。この結果は
算術論理演算回路８に送られ、算術論理演算回路８はそ
の値を演算指令として保持しておく。上記排他的論理和
の結果が１の場合減算指令となり、０の場合加算指令と
なる。 （ｉｉ）次に被除数レジスタＲ２の値がシフタ４に入力
される。シフタ４は入力された３２ビットを上位に１ビ
ットシフトする。同時に制御ビットレジスタ３の値をＬ
ＳＢにシフトインし、シフトアウトされたＭＳＢビット
を選択回路１５を経て選択回路１１に送り、制御ビット
レジスタ５に格納する。 （ｉｉｉ）次にシフタ４の３２ビットの出力の最上位に
制御ビットレジスタ５の値を付加した３３ビットに対
し、除数レジスタＲ１の最上位に制御ビットレジスタを
付加した３３ビットを加算または減算する。（ｉ）で加
算指令があった場合は加算、（ｉ）で減算指令があった
場合は減算を行う。シフタ４の３２ビットの出力と除数
レジスタＲ１の値との加減算は算術論理演算回路８で行
う。その結果、算術論理演算回路８で生じたキャリーま
たはボローを選択回路１２を経て演算回路９に送る。算
術論理演算回路８で生じた３２ビットの演算結果は被除
数レジスタＲ２に格納する。制御ビットレジスタ５と制
御ビットレジスタ６との加減算は算術論理演算回路８で
先ほど生じたキャリーまたはボロー付きで演算回路９で
行う。演算回路９の結果は部分剰余の符号ビットとな
る。この部分剰余の符号は一方で選択回路１１に送られ
制御ビットレジスタ５に格納され、もう一方で、演算回
路１０の入力値となる。 （ｉｖ）演算回路１０は、この部分剰余の符号と制御ビ
ットレジスタ６の値との排他的論理和の否定を計算す
る。その結果は選択回路１２に送られ、制御ビットレジ
スタ３に格納される。この時の制御ビットレジスタ３の
値が商ビットとなる。
【０１６２】ＤＩＶ１命令を１６回繰り返した直後に
は、制御ビットレジスタ５には最後の部分剰余の符号が
入っており、制御ビットレジスタ３には商の最下位ビッ
トが入っており、被除数レジスタＲ２の上位１６ビット
には最後の部分剰余が入っており、下位１６ビットには
１７ビットの商の上位１６ビットが入っている。
【０１６３】（８）ＭＯＶ Ｒ２，Ｒ４ 図６１に示されるように、この命令により、レジスタＲ
２の上位１６ビットに保持されている最後の部分剰余を
商を求める手段で破壊しないように、当該レジスタＲ２
の値をレジスタＲ４に退避する。
【０１６４】（９）ＥＸＴＳ．Ｗ Ｒ２，Ｒ２ 前記ＤＩＶ０Ｓ命令でＴビットに出力した商の符号が、
前記ＤＩＶ１命令を１６回繰返すことにより、レジスタ
Ｒ２の下位１６ビットの符号ビットの位置にきている。
ＥＸＴＳ．Ｗ Ｒ２，Ｒ２は、図６２及び図７７に示さ
れるように、その下位１６ビットの符号ビットを上位１
６ビットに符号拡張する。この処理において、図６２の
符号拡張回路１７は下位１６ビットを３２ビットに符号
拡張する。算術論理演算回路８は入力をスルーで出力す
る。すなわち、ＥＸＴＸ．Ｗ命令で被除数レジスタＲ２
の下位１６ビットの符号を上位１６ビットに拡張してい
る。被除数レジスタＲ２の下位１６ビットの符号ビット
には前記処理（６）ＤＩＶＯＳ Ｒ１，Ｒ２で求めた商
の符号ビットが格納されているので、この商の符号を上
位１６ビットに拡張している。
【０１６５】（１０）ＲＯＴＣＬ Ｒ２ Ｔビットには前記ＤＩＶ１命令の１６回目で求めた最後
の商ビットが入っている。図６３及び図７８に示される
ように、このＲＯＴＣＬ命令では、シフタ４を用いて、
ＴビットをレジスタＲ２のＬＳＢにシフトインすると同
時に、レジスタＲ２の値を左シフトして、シフトアウト
されたＭＳＢ（符号ビット）をＴビットに出力する。す
なわち、制御ビットレジスタ３に格納されていた商の最
下位ビットを被除数レジスタＲ２にシフトインする。シ
フトアウトされた符号ビットは制御ビットレジスタ３に
格納される。このとき、被除数レジスタＲ２には商が格
納されている。制御ビットレジスタ３の値が０のとき、
つまり、商が正の場合は補正が不要だが、制御ビットレ
ジスタ３の値が１のとき、つまり、商が負の場合は商が
１の補数で表現されているので２の補数に変換する必要
がある。
【０１６６】（１１）ＡＤＤＣ Ｒ０，Ｒ２ この命令を実行する直前にレジスタＲ２は商を保持し、
Ｔビットには商の符号が格納されている。このＡＤＤＣ
命令は、図６４及び図７８に示されるように、Ｔビット
の値をレジスタＲ２の値に加算することにより、レジス
タＲ２が保持する１の補数を２の補数に変換する。商が
正のとき、Ｔ＝０なので、Ｔを加算してもレジスタＲ２
の値は変化しない。商が負のときはＴ＝１なので、Ｔを
加算することによって、レジスタＲ２の値は１の補数か
ら２の補数に変換される。これによって、正しい商が求
められる。この処理において、算術論理演算回路８は、
Ａポート入力からＢポート入力を引き、更に、Ｔビット
（キャリー／ボロー）を引き、ボローをＴビットに格納
する。すなわち、ＡＤＤＣ命令はキャリー付き加算命令
である。制御ビットレジスタ３はキャリーと同一視して
おり、ＡＤＤＣ命令は被除数レジスタＲ２に値が０のレ
ジスタＲ０と制御ビットレジスタ３を加算している。制
御ビットレジスタ３の値が０の場合は被除数レジスタＲ
２の値はＡＤＤＣ命令実行前と変わらず、制御ビットレ
ジスタ３の値が１の場合は被除数レジスタＲ２に格納さ
れた商を１の補数から２の補数に変換したことになる。
この結果、正しい商を得ることができる。
【０１６７】図５３において前記命令ＡＤＤＣの以下に
記述された命令ＤＩＶ０Ｓ〜命令ＥＸＴＳ．Ｗは余りを
求めるときに必要な処理とされる。
【０１６８】（１２）ＤＩＶ０Ｓ Ｒ０，Ｒ４ この命令は、レジスタＲ４のＭＳＢ（余りの符号）をＴ
ビットに格納することを目的とする。すなわち、図６５
及び図７８に示されるように、レジスタＲ４のＭＳＢが
Ｑビットに入り、レジスタＲ０のＭＳＢがＭビットに入
り、ＱビットとＭビットの排他的論理和がＴビットに入
れられる。このとき、前述のように、レジスタＲ０の値
は０であるから、Ｍビットは０で、ＴビットにはＱビッ
トの値（余りの符号）がそのまま入ることになる。斯る
処理において、シフタ４は入力のＭＳＢをＱビットに出
力する。符号拡張回路１７は、入力をスルーで出力す
る。算術論理演算回路８はＢポート入力のＭＳＢ（符号
ビット）をＭビットとして出力する。演算回路１０は２
入力の排他的論理和を採って出力する。
【０１６９】（１３）ＭＯＶＴ Ｒ０ この命令は、図６６及び図７９に示されるように、Ｔビ
ットの値（補正前の余りの符号）をレジスタＲ０に格納
する。斯る処理において、算術論理演算器８は、全ビッ
ト０の３２ビットのデータにＴビットの値を加算してレ
ジスタＲ０に向けて出力する。
【０１７０】（１４）ＥＯＲ Ｒ３，Ｒ０ この命令は、図６７及び図７９に示されるようにレジス
タＲ３の内容とレジスタＲ０の内容に対して排他的論理
和を採る。この処理において、シフタ４及び符号拡張回
路１７は入力をスルーで出力する。算術論理演算回路８
は、Ａポート入力とＢポート入力とに対してビット毎に
排他的論理和を採ってレジスタＲ０に向けて出力する。
【０１７１】（１５）ＲＯＴＣＲ Ｒ０ 前記命令ＥＯＲによりレジスタＲ０のＬＳＢは、被除数
の符号と余り（補正前）の符号が異なっているときには
１にされ、その符号が一致しているときには０にされて
いる。命令ＲＯＴＣＲ Ｒ０は、図６８及び図７９に示
されるように、そのようなレジスタＲ０のＬＳＢをＴビ
ットに格納する処理を行う。この処理において、シフタ
４はＭＳＢにＴビットをシフトインしながらレジスタＲ
０の値を右シフトし、シフトアウトされたＬＳＢをＴビ
ットに格納する。算術論理演算器８はＡポート入力をス
ルーで出力する。
【０１７２】（１６）ＢＦ Ｌ１ この命令は、Ｔビットの値が０のときにラベルＬ１が付
いた命令に分岐することを指示し、Ｔビットの値が１の
ときにはこのＢＦ命令の次の命令ＤＩＶ０Ｓを実行する
ことを指示する。
【０１７３】（１７）ＤＩＶ０Ｓ Ｒ１，Ｒ４ この命令は、これに続けて実行される命令ＲＯＴＣＲ及
び命令ＤＩＶ１と共に余りの補正を行う。このとき、レ
ジスタＲ４の上位１６ビットには補正前の余りが格納さ
れており、レジスタＲ１の上位１６ビットには除数が格
納されている。両者の符号が異なるときは加算、一致す
るときには減算を行うことになる。このため当該ＤＩＶ
０Ｓ命令では、図６９及び図８０に示されるように、Ｑ
ビットに余り（補正前）の符号、Ｍビットに除数の符号
を格納し、後記命令ＤＩＶ１における加減算の判定に供
される。ＴビットにはＱビットとＭビットの排他的論理
和の結果が格納される。この処理において、シフタ４は
入力のＭＳＢをＱビットに出力する。符号拡張回路１７
は入力をスルーで出力する。算術論理演算回路８はＢポ
ート入力のＭＳＢ（符号ビット）を出力する。演算回路
１０は２入力の排他的論理和を採って出力する。
【０１７４】（１８）ＲＯＴＣＲ Ｒ４ 後記命令ＤＩＶ１では左シフトしてから加算又は減算を
行うため、この左シフトを打ち消すためにレジスタＲ４
の値を右ローテイトしている。この状態は図７０及び図
８０に示される。この処理において、シフタ４はＭＳＢ
にＴビットをシフトインしながらレジスタＲ４の値を右
シフトし、シフトアウトされたＬＳＢをＴビットとして
格納する。算術論理演算回路８はＡポート入力をスルー
で出力する。
【０１７５】（１９）ＤＩＶ１ Ｒ１，Ｒ４ この命令ＤＩＶ１は、図７１及び図８０に示されるよう
に、（ｉ），（ｉｉ），（ｉｉｉ），（ｉｖ）の処理に
大別される。
【０１７６】（ｉ）初めに制御ビットレジスタ５のＱビ
ットと制御ビットレジスタ６のＭビットを演算制御回路
７に取り込み、２つの入力の排他的論理和の否定を計算
する。この結果は算術論理演算回路８に送られ、算術論
理演算回路８はその値を演算指令として保持しておく。
上記排他的論理和の結果が１の場合（補正前の余りの符
号と除数の符号が同じ場合）には減算指令とされ、０の
場合（補正前の余りの符号と除数の符号が異なる場合）
加算指令とされる。 （ｉｉ）次にレジスタＲ４の値がシフタ４に入力され
る。シフタ４は、レジスタＲ４の値のＬＳＢにＴビット
をシフトインしながらレジスタＲ４の値を１ビット左シ
フトし、シフトアウトしたＭＳＢをＱビットに格納す
る。 （ｉｉｉ）次に、ＱビットとレジスタＲ４の値を合せた
３３ビットからＭビットとレジスタＲ１の値を合せた３
３ビットを、前記（ｉ）で取得した判定結果に従って、
加算又減算を行い、その結果をＱビットとレジスタＲ４
に格納する。シフタ４の出力とレジスタＲ１の値との加
減算は算術論理演算回路８で行う。その結果算術論理演
算回路８で生じたキャリーまたはボローを選択回路１２
を経て演算回路９に送る。演算回路９はそのキャリー／
ボローを入力し、これにしたがってＱビットとＭビット
の加減算を行う。 （ｉｖ）演算回路１０は、前記演算回路９で演算された
値すなわちＱビットとＭビットとの排他的論理和の否定
を計算する。この結果は選択回路１２を介してＴビット
に格納される。
【０１７７】（２０）ＳＲ１６ Ｒ４ この命令は、図７２及び図８１に示されるように、レジ
スタＲ４の上位１６ビット（余りに相当）をレジスタＲ
４の下位１６ビットに右シフトする。シフト処理はシフ
タ４が行う。
【０１７８】（２１）ＡＤＤ Ｒ３，Ｒ４ レジスタＲ３には、前記命令ＭＯＶＴ Ｒ３によって被
除数の符号が格納されている。前記命令（５）ＳＵＢＣ
Ｒ０，Ｒ２によって被除数からその符号（ＭＳＢ）が
引かれているので、正しい余りを求めるには、レジスタ
Ｒ４に保持されている余りを補正しなければならない場
合がある。命令ＡＤＤ Ｒ３，Ｒ４では、補正前の余り
に被除数の符号（Ｒ３）を加えている。この処理は図７
３及び図８１に示されており、シフタ４と符号拡張回路
１７は夫々入力をスルーで出力する。算術論理演算回路
８はＡポート入力にＢポート入力を加算して、その加算
結果とキャリーを出力する。加算結果はレジスタＲ４に
格納され、当該レジスタＲ４の下位１６ビットに正しい
余りが保持される。
【０１７９】（２２）ＥＸＴＳ．Ｗ Ｒ４，Ｒ４ この命令は、図７４及び図８１に示されるように、下位
１６ビットに正しい余りが格納されているレジスタＲ４
の上位側を符号拡張して全３２ビットの最終的な余りを
求める。この処理において、符号拡張回路１７は、入力
の下位側から第１６ビット目の符号を上位１６ビットに
符号拡張する。算術論理演算回路８はＢポート入力をス
ルーでレジスタＲ４に向けて出力する。
【０１８０】図５４〜図７４に亘って説明した符号付き
除算処理をフローチャートにまとめると、図８２の
（Ａ）に示される前処理、除算１、及び後処理に大別さ
れ、前記除算１の処理は図８３の（Ａ）に示されるよう
に除算ステップを１６回繰返し実行する。前処理の内容
は図８２の（Ｂ）に示され、除算ステップの処理内容は
図８３の（Ｂ）に示され、後処理の内容は図８５に示さ
れる。後処理の中では商補正，第１の剰余補正手段，第
２の剰余補正手段を行う。商補正の処理は図８４の
（Ｂ）に示され、第１の剰余補正手段は図８５の（Ａ）
に示され、第２の剰余補正手段は図８５の（Ｂ）に示さ
れる。各フローチャートの内容については更に説明を要
さずともその内容は前記説明から容易に理解されよう。
【０１８１】図５３の命令記述に従った例では、商と余
りは同一のレジスタＲ２に保持したが、双方を別のレジ
スタに入れるようにしてもよい。例えば商を図示しない
レジスタＲ５に入れるなら、図５３の記述において、命
令ＥＯＲ Ｒ０，Ｒ０の次に命令ＭＯＶ Ｒ０，Ｒ５を
挿入し、更に、命令ＤＩＶ１ Ｒ１，Ｒ２の前に命令Ｒ
ＯＴＣＬ Ｒ５を挿入して当該命令ＤＩＶ１ Ｒ１，Ｒ
２及び命令ＲＯＴＣＬを１６回繰返すようにする。そし
て、命令ＥＸＴＳ．Ｗ Ｒ２，Ｒ２を命令ＥＸＴＳ．Ｗ
Ｒ５，Ｒ５に変更し、次の命令ＲＯＴＣＬ Ｒ２を命
令ＲＯＴＣＬＲ５に変更し、その次の命令ＡＤＤＣ Ｒ
０，Ｒ２を命令ＡＤＤＣ Ｒ０，Ｒ５に変更すればよ
い。
【０１８２】なお、図８６〜図９１には符号付き除算の
ための命令記述の他の態様例が示される。これらの態様
は共に余りに関する補正処理の記述が省略されている。
ＳＬ８ Ｒｎ命令はレジスタＲｎを８ビット左シフトす
る命令である。この命令実行後のＲｎ下位８ビットの各
ビットは０である。ＥＸＴＳ．Ｂ Ｒｎ，Ｒｍ命令はＲ
ｎの下位８ビットを３２ビットに符号拡張し、Ｒｍに格
納する命令である。これらの内容については更に詳細に
説明するまでもなくその内容は前記実施例の説明から容
易に理解されよう。
【０１８３】〔２４〕ＤＩＶＳ０／ＤＩＶ０Ｕ／ＤＩＶ
１（ステップ除算）命令
【０１８４】ここで、上記説明で使用したＤＩＶ０Ｓ命
令、及びＤＩＶ１命令の動作例と使用例について説明す
る。以下に示す内容は前記項目〔１７〕の命令一覧にお
ける前提条件を共通にする。その項目に含まれるＤＩＶ
１命令などとはＣ言語で表記された動作例においてその
細部で相違する。 書式 ＤＩＶ１ Ｒｍ，Ｒｎ ＤＩＶＯＳ Ｒｍ，Ｒｎ ＤＩＶＯＵ 説明 汎用レジスタＲｎの内容３２ビットをＲｍの内
容で１ステップ除算し、結果の１ビットをＴビットに格
納する。ＤＩＶＯＳは符号付き除算用の初期化命令で被
除数（Ｒｎ）のＭＳＢをＱビットに、除数（Ｒｍ）のＭ
ＳＢをＭビットに、ＭビットとＱビットのＥＯＲをＴビ
ットに格納する。ＤＩＶＯＵは符号無し除算用の初期化
命令で、Ｍ／Ｑ／Ｔビットを０にクリアする。ＤＩＶ１
を（必要であればＲＯＴＣＬと組み合わせて）除数のビ
ット数分繰り返すことによって、商を得る。この繰り返
し中は、指定したレジスタとＭ／Ｑ／Ｔビットに中間結
果を格納している。これらを不必要にソフトウエアで書
き替えると、演算結果が保証できなくなる。ゼロ除算と
オーバーフローの検出、および剰余の演算は用意してい
ない。除算のシーケンスは下記使用例を参考にできる。 動作 extern unsigned char Q,M,T; extern unsigned long PC,R[16]; DIVOU() /* DIVOU */ { M=Q=T=0; PC+=2; } DIVOS(long m, long n) /* DIVOS Rm,Rn */ { if((R[n] & 0x80000000)==0) Q=0; else Q=1; if((R[m] & 0x80000000)==0) M=0; else M=1; T=!(M==Q); PC+=2; } DIV1(long m, long n) /* DIV1 Rm,Rn */ { unsigned long tmp0; unsigned char old_q, tmp1; old_q=Q; Q=(unsigned char)((0x80000000 & R[n])!=0); R[n]<<=1; R[n]｜=(unsigned long)T; switch(old_q){ case 0: switch(M){ case 0: tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0: Q=tmp1; break; case 1: Q=(unsigned char)(tmp1==0); break; } break; case 1: tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0: Q=(unsigned char)(tmp1==0); break; case 1: Q=tmp1; break; } break; } break; case 1: switch(M){ case 0: tmp0=R[n]; R[n]+=R[m]; tmp1=(R[n]<tmp0); switch(Q){ case 0: Q=tmp1; break; case 1: Q=(unsigned char)(tmp1==0); break; } break; case 1: tmp0=R[n]; R[n]-=R[m]; tmp1=(R[n]>tmp0); switch(Q){ case 0: Q=(unsigned char)(tmp1==0); break; case 1: Q=tmp1; break; } break; } break; } T=(Q==M); PC+=2; } 使用例１ Ｒ１(32bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：
符号無し SL16 R0 ;除数を上位１６ｂｉｔ、下位１６ｂ
ｉｔを０に設定 TEST R0,R0 ;ゼロ除算チェックを行う。ＴＥＳＴ
Ｒ０，Ｒ０は、Ｒ０とＲ０の論理積が０のときＴビッ
トを１とし、１のときＴビットを０とする命令である。 BT ZERO_DIV ;Ｔ＝０のときＺＥＲＯ＿ＤＩＶに分
岐する。 CMP/HS R0,R1 ;オーバーフローチェックを行う。即
ち符号無しでＲ０≦Ｒ１のときＴビットを１とする。 BT OVER_DIV ; DIVOU ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; ROTCL R1 ; EXTU.W R1,R1 ;Ｒ１＝商 使用例２ Ｒ１：Ｒ２(64bit)÷Ｒ０(32bit)＝Ｒ２(32b
it)：符号無し TEST R0,R0 ;ゼロ除算チェック BT ZERO_DIV ; CMP/HS R0,R1 ;オーバーフローチェック BT OVER_DIV ; DIVOU ;フラグの初期化 .arepeat 32 ; ROTCL R2 ;３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商 使用例３ Ｒ１(16bit)÷Ｒ０(16bit)＝Ｒ１(16bit)：
符号付き SL16 R0 ;除数を上位１６ｂｉｔ、下位１６ｂ
ｉｔを０に設定 EXTS.W R1,R1 ;被除数は符号拡張して３２ｂｉｔ EOR R2,R2 ;Ｒ２＝０ DIVOS R2,R1 ; SUBC R2,R1 ;被除数が負のとき、−１する。 DIVOS R0,R1 ;フラグの初期化 .arepeat 16 ; DIV1 R0,R1 ;１６回繰り返し .aendr ; EXTS.W R1,R1 ;Ｒ１＝商（１の補数表現） ROTCL R1 ; ADDC R2,R1 ;商の符号ビットＭＳＢが１のとき、
＋１して２の補数 表現に変
換 EXTS.W R1,R1 ;Ｒ１＝商（２の補数表現） 使用例４ Ｒ２(32bit)÷Ｒ０(32bit)＝Ｒ２(32bit)：
符号付き EOR R3,R3 ; DIVOS R3,R2 ; SUBC R1,R1 ;被除数は符号拡張して６４ｂｉｔ
（Ｒ１：Ｒ２） SUBC R3,R2 ;被除数が負のとき、−１する。 DIVOS R0,R1 ;フラグの初期化 .arepeat 32 ; ROTCL R2 ;３２回繰り返し DIV1 R0,R1 ; .aendr ; ROTCL R2 ;Ｒ２＝商（１の補数表現） ADDC R3,R2 ;商の符号ビットＭＳＢが１のとき、
＋１して２の補数 表現に変
換 ;Ｒ２＝商（２の補数表現）
【０１８５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【０１８６】例えば、データ語長と固定長命令フォーマ
ットのビット数とは、３２ビットのデータ語長と１６ビ
ット固定長命令フォーマットとに限定されず、夫々２の
べき乗のビット数を以て変更することができる。符号付
き除算は、３２ビット３オペランドＲＩＳＣ用命令など
にも適用できる。符号付き除算のための制御はマイクロ
プログラム方式のほかに、専用の演算回路を構成してワ
イヤードロジックで制御してもよい。また、符号付き除
算において、上記ＤＩＶ１命令などの専用命令が無い場
合には、同様の処理を他の命令によってサブルーチン化
して対処することも可能である。
【０１８７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプログ
ラムＲＯＭを内蔵するマイクロコンピュータに適用した
場合について説明したが本発明はそれに限定されるもの
ではなく、プログラムＲＯＭやその多周辺回路を含まな
いマイクロコンピュータにも広く適用することができ
る。また、上記実施例では符号付き除算を非回復法に適
用した場合について説明したが、回復法にも適用できる
ことはいうまでもない。
【０１８８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１８９】（１）汎用レジスタ方式を採用するマイク
ロコンピュータにおいて、命令実行手段に供給される最
大のデータ語長よりもビット数の少ない固定長命令フォ
ーマットを採用することにより、従来の３２ビットのよ
うな固定長命令フォーマットを持つＲＩＳＣマシンにみ
られる命令デコード処理の単純化などの利益を享受しつ
つ、プログラム容量が小さく若しくはプログラムメモリ
の利用効率が高くしかもシステムコストの小さいマイク
ロプロセッサを得ることができるという効果がある。 （２）前記固定長命令フォーマット及び前記最大データ
語長にそれぞれ２のべき乗のビット数を設定することに
より、例えば、最大データ語長が３２ビットのとき命令
フォーマットを１６ビットに固定することにより、メモ
リ上におけるプログラムのミスアライメントの防止、並
びに市販されている一般的なメモリなどとの整合性を保
ち、且つ、同一ビット構成のＲＯＭ／ＲＡＭ上に命令及
びデータどちらでも展開することができるという効果を
得る。 （３）前記固定長命令フォーマット及び前記最大データ
語長にそれぞれ２のべき乗のビット数を設定するとき、
バス幅全体を使って複数命令を同一サイクルでプリフェ
ッチすることにより、最大データ語長に等しいビット数
の内部バスを利用して能率的に命令をフェッチすること
ができると共に命令フェッチのためのバスアクセス回数
を減らすことができる。 （４）内部バスがデータ転送と命令フェッチに共用され
る場合、メモリに対するデータフェッチと命令フェッチ
が競合したとき、データフェッチを優先し、このデータ
フェッチに競合する命令フェッチを含む命令実行スケジ
ュールを全体的に遅延させるパイプ制御を行うようにす
ることにより、データフェッチと命令フェッチが競合し
たときの処理若しくはそれに起因する後処理を簡単化す
ることができるという効果がある。 （５）特定のレジスタの値に対してディスプレースメン
トの値をオフセットとするレジスタ相対でイミディエー
トデータを指定させる記述を含む命令をサポートするこ
とにより、固定長命令フォーマットのビット数の制限が
イミディエートデータの利用に制限を与えないようにす
ることができるという効果がある。 （６）命令中にレジスタ指定フィールドがないのにも拘
らずオペランドとして固定された特定の汎用レジスタを
暗黙的に指定させる命令をサポートすることにより、ビ
ット数が制限された固定長命令フォーマットであっても
処理上必要なディスプレースメント若しくはイミディエ
ートデータのビット数を極力多くすることができるとい
う効果がある。 （７）指定条件に対する演算結果の真偽を所定の状態フ
ラグに反映させる記述を含む命令をサポートすることに
より、ビット数が制限された固定長命令フォーマットで
あっても、処理上必要なディスプレースメント若しくは
イミディエートデータのビット数を極力多くすることが
できるという効果がある。 （８）これらの効果により、固定長命令フォーマットの
ビット数がデータ語長よりも少なくてもイミディエート
データの利用や絶対アドレス指定に制限を及ぼさないこ
と、限られたビット数の固定長命令フォーマットの中で
必要なディスプレースメントなどの記述が可能であるこ
と、メモリ上におけるプログラム配置のミスアライメン
トの防止に寄与すること、並びにサポートする命令の内
容という点からコード効率もしくはメモリ利用効率を一
層向上させることなど、データ語長よりも少ないビット
数の固定長命令フォーマットを採用することに付随する
種々の問題点を解決することができる。 （９） 汎用レジスタに含まれるレジスタ競合状態を命
令フォーマット中に含まれるレジスタ指定領域の情報に
基づいて検出し、この検出結果と命令実行サイクル数に
基づいて相対的に後の命令の実行を遅延させるパイプ制
御手段とを採用することにより、汎用レジスタ方式を利
用してパイプライン的に実行される前後の命令による前
記汎用レジスタの利用が競合する状態に簡単に対処する
ことができる。 （１０）１６ビット固定長命令フォーマットのとき、条
件分岐命令のディスプレースメントを８ビットに固定
し、サブルーチン分岐命令及び無条件分岐命令のディス
プレースメントを１２ビットに固定することにより、命
令フォーマット長が制限された中で実際の動作に実質的
な悪影響を与えることなく分岐命令の種類に応じた適切
な分岐先を指定することができる。
【０１９０】（１１）被除数が負の場合、被除数のＬＳ
Ｂの重みを持つ１を該被除数から差引く前処理を行うこ
とにより、従来のように部分剰余が０か否かをその都度
判定しなくても符号付のままで除算を行うことができる
ようになる。これにより、除算を高速に実行することが
できる。換言すれば、従来において部分剰余が０か否か
を短いステップ数で判定するための専用的なハードウェ
アを設けて除算を高速化したのと同様若しくはそれ以上
の効果を、ハードウェア量を増大させることなく実現す
ることができる。 （１２）部分剰余が０か否かをその都度判定する従来技
術で多倍長（任意長）符号付き除算を行う場合には部分
剰余のビット数（８ビット、１６ビット、３２ビット、
６４ビットなど）に応じて部分剰余＝０の判定を行う必
要があり、そのビット数に比例してソフトウェア量並び
にハードウェア量が増大する。この点において、本発明
では部分剰余＝０の判定を要しないから、多倍長（任意
長）符号付き除算若しくは任意長任意精度符号付き除算
においても、ソフトウェア量並びにハードウェア量を増
大させることなく容易に対応することができる。 （１３）被除数のＭＳＢである符号ビットを引く操作を
除算の前処理として採用することにより、被除数が正で
あるか負であるかを考慮することなく除算プログラムを
作成することができ、しかもその様な判定動作を要しな
いため除算処理が高速化し、その上、被除数が正である
か負であるかにかかわらず同一の回路を利用して除算を
行うことができるようになる。 （１４）部分剰余に対する除数の引きすぎあるいは足し
すぎの判断や商ビット算出を被除数あるいは部分剰余の
ＭＳＢと除数のＭＳＢのみから行うことができるので、
除算のハードウェアが更に簡単になる。また、部分剰余
に対する除数の引き過ぎ或は足しすぎの判断や、加減算
の判断や、商ビット算出を、被除数あるいは部分剰余の
ＭＳＢと除数のＭＳＢのみから行うことができるので、
この点においても任意長の除算に簡単に応用できる。ま
た、除算ステップにおける加減算の判断、をＭＳＢだけ
できるので、除算の初期化により同一の除算ステップを
符号付きおよび符号無し除算に利用できる。 （１５）商と余りをシフトさせながら両者を単一の被除
数レジスタに保持していくとき、従来のように部分剰余
＝０の判定をするときに判定対象とされる部分剰余の桁
位置を毎回変化させてその判定を行わなければならない
ということに基づいてその処理が繁雑になってしかも処
理に時間がかかるといった制約を受けず、且つ、商と余
りを別々のレジスタに保持させるならばそのために実行
しなければならない転送命令が増えるというような制約
も受けず、これによって、符号付き除算処理を更に高速
化することが容易になる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るマイクロコンピュータ
ＭＣＵを利用したシステムの一例ブロック図である。
【図２】本発明の一実施例に係るマイクロコンピュータ
のブロック図である。
【図３】本実施例に係るマイクロコンピュータのパッケ
ージに対するピン配置の概念的な説明図である。
【図４】本実施例に係るマイクロコンピュータにおける
バス幅に対するデータ語長と命令語長との一例関係説明
図である。
【図５】本実施例のマイクロコンピュータに含まれる中
央処理装置の内部ブロック、特にその命令制御系の一例
を示すブロック図である。
【図６】中央処理装置の実行ユニットの半部の構成を示
すブロック図である。
【図７】中央処理装置の実行ユニットの残り半分の構成
を示すブロック図である。
【図８】中央処理装置によるパイプライン処理のステー
ジの一例説明図である。
【図９】レジスタ競合状態におけるパイプラインシーケ
ンスの一例説明図である。
【図１０】レジスタ競合状態におけるパイプラインシー
ケンスの別の例を示す説明図である。
【図１１】データフェッチと命令フェッチが競合した場
合のパイプ制御シーケンスの一例説明図である。
【図１２】複数サイクル命令を実行するときの一例動作
タイミングチャートである。
【図１３】本実施例のマイクロコンピュータで実行され
るデータ転送命令の半分を示す一覧説明図である。
【図１４】本実施例のマイクロコンピュータで実行され
るデータ転送命令の残りの半分を示す一覧説明図であ
る。
【図１５】本実施例のマイクロコンピュータが実行する
論理演算命令の一覧説明図である。
【図１６】本実施例のマイクロコンピュータが実行する
算術演算命令の半分の一覧説明図である。
【図１７】本実施例のマイクロコンピュータが実行する
算術演算命令の残り半分の一覧説明図である。
【図１８】本実施例のマイクロコンピュータが実行する
命令の一覧説明図である。
【図１９】本実施例のマイクロコンピュータが実行する
分岐命令の一覧説明図である。
【図２０】本実施例のマイクロコンピュータが実行する
システム制御命令の半分の一覧説明図である。
【図２１】本実施例のマイクロコンピュータが実行する
システム制御命令の残り半分の一覧説明図である。
【図２２】図１３乃至図２１の記載形式の説明図であ
る。
【図２３】図１３乃至図２１に記載のニモニック表示中
におけるアドレシングモードの一覧説明図である。
【図２４】ブランチ命令のディスプレースメント長とそ
のディスプレースメント長を有する命令の出現頻度との
関係を示す一例説明図である。
【図２５】ブランチオールウエイズ命令のディスプレー
スメント長とそのディスプレースメント長を有する命令
の出現頻度との関係を示す一例説明図である。
【図２６】サブルーチン呼び出し命令のディスプレース
メント長とそのディスプレースメント長を有する命令の
出現頻度との関係を示す一例説明図である。
【図２７】ジャンプ命令若しくはジャンプサブルーチン
命令のディスプレースメント長とそのディスプレースメ
ント長を有する命令の出現頻度との関係を示す一例説明
図である。
【図２８】プログラマーズモデルとしての一例レジスタ
構成説明図である。
【図２９】本発明に係る符号付き除算における被除数に
対する前処理の原理を示す概念図である。
【図３０】負÷負の場合における符号付き除算処理の原
理的な一例説明図である。
【図３１】負÷正の場合における符号付き除算処理の原
理的な一例説明図である。
【図３２】正÷正の場合における符号付き除算処理の原
理的な一例説明図である。
【図３３】本発明に係る符号付き除算の基本的な約束ご
と若しくは基本的な処理手順の全体を一般的形式で示す
説明図である。
【図３４】（Ａ）は被除数の前補正のやり方についての
説明、（Ｂ）は商の符号予測についての説明図である。
【図３５】負の被除数に対する前補正の一例説明図であ
る。
【図３６】負の被除数に対する１を差し引く前補正後の
部分剰余の表現例を示す説明図である。
【図３７】（Ａ）は符号付き除算過程における加減算指
令の出しかたについての一例説明、（Ｂ）は商ビットの
出しかたについての一例説明図である。
【図３８】商と剰余に対する補正のしかたについての一
例説明図である。
【図３９】−８÷−３の符号付き除算における前補正と
除算処理の具体的な処理手順説明図である。
【図４０】図３９の処理に継続される後処理の具体的な
処理手順説明図である。
【図４１】−８÷３の符号付き除算における前補正と除
算処理の具体的な処理手順説明図である。
【図４２】図４１の処理に継続される後処理の具体的な
処理手順説明図である。
【図４３】−９÷−３の符号付き除算における前補正と
除算処理の具体的な処理手順説明図である。
【図４４】図４３の処理に継続される後処理の具体的な
処理手順説明図である。
【図４５】−９÷３の符号付き除算における前補正と除
算処理の具体的な処理手順説明図である。
【図４６】図４５の処理に継続される後処理の具体的な
処理手順説明図である。
【図４７】８÷３の符号付き除算における前補正と除算
処理の具体的な処理手順説明図である。
【図４８】図４７の処理に継続される後処理の具体的な
処理手順説明図である。
【図４９】８÷−３の符号付き除算における前補正と除
算処理の具体的な処理手順説明図である。
【図５０】図４９の処理に継続される後処理の具体的な
処理手順説明図である。
【図５１】符号付き除算を行うための演算ユニットの一
実施例ブロック図である。
【図５２】図５１に示される算術論理演算回路、演算回
路、及び演算制御回路の一例論理回路図である。
【図５３】符号付き除算のための命令記述の詳細な一例
説明図である。
【図５４】図５３の命令ＥＯＲ Ｒ０，Ｒ０を実行する
ときにおける図５１の回路の動作説明図である。
【図５５】図５３の命令ＳＬ１６ Ｒ１を実行するとき
における図５１の回路の動作説明図である。
【図５６】図５３の命令ＤＩＶ０Ｓ Ｒ０，Ｒ２を実行
するときにおける図５１の回路の動作説明図である。
【図５７】図５３の命令ＭＯＶＴ Ｒ３を実行するとき
における図５１の回路の動作説明図である。
【図５８】図５３の命令ＳＵＢＣ Ｒ０，Ｒ２を実行す
るときにおける図５１の回路の動作説明図である。
【図５９】図５３の命令ＤＩＶ０Ｓ Ｒ１，Ｒ２を実行
するときにおける図５１の回路の動作説明図である。
【図６０】図５３の命令ＤＩＶ１ Ｒ１，Ｒ２を実行す
るときにおける図５１の回路の動作説明図である。
【図６１】図５３の命令ＭＯＶ Ｒ２，Ｒ４を実行する
ときにおける図５１の回路の動作説明図である。
【図６２】図５３の命令ＥＸＴＳ．Ｗ Ｒ２，Ｒ２を実
行するときにおける図５１の回路の動作説明図である。
【図６３】図５３の命令ＲＯＴＣＬ Ｒ２を実行すると
きにおける図５１の回路の動作説明図である。
【図６４】図５３の命令ＡＤＤＣ Ｒ０，Ｒ２を実行す
るときにおける図５１の回路の動作説明図である。
【図６５】図５３の命令ＤＩＶ０Ｓ Ｒ０，Ｒ４を実行
するときにおける図５１の回路の動作説明図である。
【図６６】図５３の命令ＭＯＶＴ Ｒ０を実行するとき
における図５１の回路の動作説明図である。
【図６７】図５３の命令ＥＯＲ Ｒ３，Ｒ０を実行する
ときにおける図５１の回路の動作説明図である。
【図６８】図５３の命令ＲＯＴＣＲ Ｒ０を実行すると
きにおける図５１の回路の動作説明図である。
【図６９】図５３の命令ＤＩＶ０Ｓ Ｒ１，Ｒ４を実行
するときにおける図５１の回路の動作説明図である。
【図７０】図５３の命令ＲＯＴＣＲ Ｒ４を実行すると
きにおける図５１の回路の動作説明図である。
【図７１】図５３の命令ＤＩＶ１ Ｒ１，Ｒ４を実行す
るときにおける図５１の回路の動作説明図である。
【図７２】図５３の命令ＳＲ１６ Ｒ４を実行するとき
における図５１の回路の動作説明図である。
【図７３】図５３の命令ＡＤＤ Ｒ３，Ｒ４を実行する
ときにおける図５１の回路の動作説明図である。
【図７４】図５３の命令ＥＸＴＳ．Ｗ Ｒ４，Ｒ４を実
行するときにおける図５１の回路の動作説明図である。
【図７５】（Ａ）は図５４の動作に対応するレジスタの
状態説明、（Ｂ）は図５５の動作に対応するレジスタの
状態説明、（Ｃ）は図５６の動作に対応するレジスタの
状態説明図である。
【図７６】（Ｄ）は図５７の動作に対応するレジスタの
状態説明、（Ｅ）は図５８の動作に対応するレジスタの
状態説明、（Ｆ）は図５９の動作に対応するレジスタの
状態説明図である。
【図７７】（Ｇ）は図６０の動作に対応するレジスタの
状態説明、（Ｈ）は図６２の動作に対応するレジスタの
状態説明図である。
【図７８】（Ｉ）は図６３の動作に対応するレジスタの
状態説明、（Ｊ）は図６４の動作に対応するレジスタの
状態説明、（Ｋ）は図６５の動作に対応するレジスタの
状態説明図である。
【図７９】（Ｌ）は図６６の動作に対応するレジスタの
状態説明、（Ｍ）は図６７の動作に対応するレジスタの
状態説明、（Ｎ）は図６８の動作に対応するレジスタの
状態説明図である。
【図８０】（Ｏ）は図６９の動作に対応するレジスタの
状態説明、（Ｐ）は図７０の動作に対応するレジスタの
状態説明、（Ｑ）は図７１の動作に対応するレジスタの
状態説明図である。
【図８１】（Ｒ）は図７２の動作に対応するレジスタの
状態説明、（Ｓ）は図７３の動作に対応するレジスタの
状態説明、（Ｔ）は図７４の動作に対応するレジスタの
状態説明図である。
【図８２】図５４〜図７４に亘って説明した符号付き除
算処理をまとめたフローチャートであり、（Ａ）はその
全体を示し、（Ｂ）は前処理の処理を示す。
【図８３】図８２の除算１の詳細を示すフローチャート
であり、（Ａ）は除算１の処理を示し、（Ｂ）は除算ス
テップの処理を示す。
【図８４】図８２の後処理の詳細を示すフローチャート
であり、（Ａ）は後処理の処理をまとめたフローであ
り、（Ｂ）は商補正の処理を示す。
【図８５】図８４の後処理の詳細を示すフローチャート
であり、（Ａ）は第１の剰余補正手段の処理を示し、
（Ｂ）は第２の剰余補正手段の処理を示す。
【図８６】８ビット÷８ビットの符号付き除算のための
命令記述の一例説明図である。
【図８７】６４ビット÷３２ビットの符号付き除算のた
めの命令記述の一例説明図である。
【図８８】３２ビット÷３２ビットの符号付き除算のた
めの命令記述の一例説明図である。
【図８９】１６ビット÷１６ビットの符号付き除算のた
めの命令記述の一例説明図である。
【図９０】１６ビット÷８ビットの符号付き除算のため
の命令記述一例説明図である。
【図９１】３２ビット÷１６ビットの符号付き除算のた
めの命令記述の一例説明図である。
【符号の説明】
ＭＣＵ マイクロコンピュータ ＣＰＵ 中央処理装置 ＩＡＢ２３−０ 内部アドレスバス ＩＤＢ３１−０ 内部データバス ＩＲＨ，ＩＲＬ 命令バッファ ＭＰＸ マルチプレクサ ＩＲ１ インストラクションレジスタ ＩＲ２ インストラクションレジスタ ＩＦ＆ＩＲＣ 命令フェッチ／命令レジスタ制御ブロッ
ク ＨＳＣ−ＲＯＭ 高速制御リードオンリメモリ ＦＯ＆ＰＣＤ フラグ操作及びパイプ制御デコーダ ＳＲ ステータスレジスタ Ｔ トゥルービット ＨＩＲ ハードウェア・シーケンス・コントロール・イ
ンストラクション・レジスタ ＩＤ インストラクションデコーダ ＳＲＤ ソースレジスタデコーダ ＤＲＤ ディスティネーションレジスタデコーダ ＷＢＲＤ ライトバックレジスタデコーダ ＷＢＲ０，ＷＢＲ１ 一時ラッチ ＲＣＣＢ レジスタコンテントチェックブロック ＥＸＥＣ 命令実行ユニット Ｒ０Ｈ，Ｒ０Ｌ〜Ｒ１５Ｈ，Ｒ１５Ｌ 汎用レジスタ Ｒ０ ワークレジスタ Ｒ１ 除数レジスタ Ｒ２ 被除数レジスタ Ｒ４ 剰余レジスタ Ｒ３ 汎用レジスタ（第４の制御ビット格納手段） ３ Ｔビット（第３の制御ビット格納手段） ４ シフタ ５ Ｑビット（第１の制御ビット格納手段） ６ Ｍビット（第２の制御ビット格納手段） ７ 演算制御回路 ８ 算術論理演算回路 ９ 演算回路 １０ 演算回路 １１ 選択回路 １２ 選択回路 １３ 選択回路 １４ 選択回路 １５ 選択回路 １６ 選択回路 １７ 符号拡張回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深田 馨 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 山崎 尊永 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 榊原 栄二 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 倉員 桂一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 赤尾 泰 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 馬場 志朗 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 木原 利昌 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 柏木 有吾 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 藤田 秀哉 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 石田 克彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 澤 典子 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 浅野 陽一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 茶木 英明 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 菅原 正彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 海永 正博 神奈川県川崎市麻生区王禅寺1099 株式 会社日立製作所 システム開発研究所内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪一丁目480番地 株式会社日立製作所 中央研究所内 (72)発明者 渡部 満 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 塚元 卓 東京都小平市上水本町５丁目22番１号 株式会社日立マイコンシステム内 (72)発明者 増村 茂樹 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平３−188526（ＪＰ，Ａ) 特開 平３−194621（ＪＰ，Ａ) 特開 平４−172533（ＪＰ，Ａ) 特開 昭63−192135（ＪＰ，Ａ) 特開 平３−75930（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 - 9/42

Claims (58)

    (57)【特許請求の範囲】
  1. 【請求項１】 １つの半導体チップに形成され、 複数の３２ビット長の汎用レジスタと、 ３２ビット長の命令レジスタとを有し、 １６ビット固定長命令が処理されるものであることを特
    徴とするＲＩＳＣ型の中央処理装置。
  2. 【請求項２】 前記命令レジスタは、２つの前記１６ビ
    ット固定長命令をフェッチするものであることを特徴と
    する請求項１記載の中央処理装置。
  3. 【請求項３】 前記中央処理装置は、更に、前記命令レ
    ジスタから供給された前記１６ビット固定長命令をデコ
    ードする１６ビット長の命令デコーダを有するものであ
    ることを特徴とする請求項２記載の中央処理装置。
  4. 【請求項４】 前記中央処理装置は、更に、３２ビット
    長のプログラムカウンタを有するものであることを特徴
    とする請求項３記載の中央処理装置。
  5. 【請求項５】前記１６ビット固定長命令として、前記プ
    ログラムカウンタ内の第１のアドレスに加算して第２の
    アドレスを示すためのディスプレースメントを有する命
    令が含まれることを特徴とする請求項４記載の中央処理
    装置。
  6. 【請求項６】 前記プログラムカウンタは、前記命令レ
    ジスタにフェッチされた命令のアドレスを格納するもの
    であることを特徴とする請求項５記載の中央処理装置。
  7. 【請求項７】 前記中央処理装置は、パイプライン処理
    を行い、更に、前記パイプライン処理において使用され
    る前記汎用レジスタの競合をチェックする回路を有する
    ものであることを特徴とする請求項６記載の中央処理装
    置。
  8. 【請求項８】 １つの半導体チップに形成され、 複数の３２ビット長の汎用レジスタと、 ３２ビット長の命令レジスタとを有し、 １６ビット固定長命令フォーマットの命令セットの命令
    を処理するものであることを特徴とする中央処理装置。
  9. 【請求項９】 前記命令レジスタは、２つの１６ビット
    固定長命令をフェッチするものであることを特徴とする
    請求項８記載の中央処理装置。
  10. 【請求項１０】 前記中央処理装置は、更に、前記命令
    レジスタから供給された前記１６ビット固定長命令をデ
    コードする１６ビット長の命令デコーダを有するもので
    あることを特徴とする請求項９記載の中央処理装置。
  11. 【請求項１１】 前記中央処理装置は、更に、３２ビッ
    ト長のプログラムカウンタを有するものであることを特
    徴とする請求項１０記載の中央処理装置。
  12. 【請求項１２】 前記命令セットには、前記プログラム
    カウンタ内の第１のアドレスに加算して第２のアドレス
    を示すためのディスプレースメントを有する命令が含ま
    れていることを特徴とする請求項１１記載の中央処理装
    置。
  13. 【請求項１３】 前記プログラムカウンタは、前記命令
    レジスタにフェッチされた命令のアドレスを格納するも
    のであることを特徴とする請求項１２記載の中央処理装
    置。
  14. 【請求項１４】 前記中央処理装置は、パイプライン処
    理を行い、更に、前記パイプライン処理において使用さ
    れる前記汎用レジスタの競合をチェックする回路を有す
    るものであることを特徴とする請求項１３記載の中央処
    理装置。
  15. 【請求項１５】 １つの半導体チップ上に形成され、１
    ６ビット固定長命令が処理されるＲＩＳＣ型の中央処理
    装置であって、 複数の３２ビット長の汎用レジスタと、 ３２ビット長のプログラムカウンタとを有し、 前記１６ビット固定長命令として、前記プログラムカウ
    ンタ内の第１のアドレスに加算して第２のアドレスを示
    すためのディスプレースメントを有する命令が含まれる
    ことを特徴とする中央処理装置。
  16. 【請求項１６】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項１５記
    載の中央処理装置。
  17. 【請求項１７】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項１５記載の中央処理装置。
  18. 【請求項１８】 前記中央処理装置は、更に、前記命令
    をフェッチするための３２ビット長の命令レジスタを有
    し、 前記プログラムカウンタは、前記命令レジスタにフェッ
    チされた命令のアドレスを格納するものであることを特
    徴とする請求項１５記載の中央処理装置。
  19. 【請求項１９】 前記命令レジスタには１６ビット固定
    長命令が２つフェッチされることを特徴とする請求項１
    ８記載の中央処理装置。
  20. 【請求項２０】 前記命令レジスタには、３２ビットデ
    ータバスを介して２つの１６ビット固定長命令が供給さ
    れることを特徴とする請求項１９記載の中央処理装置。
  21. 【請求項２１】 複数の３２ビット長の汎用レジスタ
    と、 ３２ビット長のプログラムカウンタとを有し、 １６ビット固定長命令フォーマットの命令セットの命令
    を処理する、一つの半導体チップ上に形成された中央処
    理装置であって、 前記命令セットには、前記プログラムカウンタ内の第１
    のアドレスに加算して第２のアドレスを示すためのディ
    スプレースメントを有する命令が含まれていることを特
    徴とする中央処理装置。
  22. 【請求項２２】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項２１記
    載の中央処理装置。
  23. 【請求項２３】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項２１記載の中央処理装置。
  24. 【請求項２４】 前記中央処理装置は、更に、前記命令
    をフェッチするための３２ビット長命令レジスタを有
    し、 前記プログラムカウンタは、前記命令レジスタにフェッ
    チされた命令のアドレスを格納するものであることを特
    徴とする請求項２１記載の中央処理装置。
  25. 【請求項２５】 前記命令レジスタには１６ビット固定
    長命令が２つフェッチされるものであることを特徴とす
    る請求項２４記載の中央処理装置。
  26. 【請求項２６】 前記命令レジスタには、３２ビットの
    データバスを介して２つの１６ビット固定長命令が供給
    されるものであることを特徴とする請求項２５記載の中
    央処理装置。
  27. 【請求項２７】 １つの半導体チップ上に形成され、１
    ６ビット固定長命令が処理されるＲＩＳＣ型の中央処理
    装置であって、 複数の３２ビット長の汎用レジスタと、 命令をフェッチするための３２ビット長の命令レジスタ
    と、 ３２ビット長のプログラムカウンタとを有し、 前記１６ビット固定長命令として、前記プログラムカウ
    ンタ内の第１のアドレスに加算して第２のアドレスを示
    すためのディスプレースメントを有する命令が含まれる
    ことを特徴とする中央処理装置。
  28. 【請求項２８】 前記中央処理装置は、更に、前記命令
    レジスタにフェッチされた２つの命令の内の１つをデコ
    ードする１６ビット長の命令デコーダを有するものであ
    ることを特徴とする請求項２７記載の中央処理装置。
  29. 【請求項２９】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項２７記
    載の中央処理装置。
  30. 【請求項３０】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項２７記載の中央処理装置。
  31. 【請求項３１】 複数の３２ビット長の汎用レジスタ
    と、 命令をフェッチするための３２ビット長の命令レジスタ
    と、 ３２ビット長のプログラムカウンタとを有し、 １６ビット固定長命令フォーマットの命令セットの命令
    を処理する、一つの半導体チップ上に形成された中央処
    理装置であって、 前記命令セットには、前記プログラムカウンタ内の第１
    のアドレスに加算して第２のアドレスを示すためのディ
    スプレースメントを有する命令が含まれることを特徴と
    する中央処理装置。
  32. 【請求項３２】 前記中央処理装置は、更に、前記命令
    レジスタにフェッチされた２つの命令の内の１つをデコ
    ードする１６ビット長の命令デコーダを有するものであ
    ることを特徴とする請求項３１記載の中央処理装置。
  33. 【請求項３３】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項３１記
    載の中央処理装置。
  34. 【請求項３４】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項３１記載の中央処理装置。
  35. 【請求項３５】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が１６ビットを示す
    とき、前記ディスプレースメントを１ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項３１記載の中央処理装置。
  36. 【請求項３６】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が３２ビットを示す
    とき、前記ディスプレースメントを２ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項３１記載の中央処理装置。
  37. 【請求項３７】 命令を格納した命令メモリと、 前記命令を処理する中央処理装置と、 前記中央処理装置及び前記命令メモリに結合されたデー
    タバスとを１つの半導体チップに形成し、 前記中央処理装置は、複数の３２ビット汎用レジスタ
    と、３２ビットの命令レジスタを有し、 前記命令メモリには、１６ビット固定長命令が格納され
    て成るものであることを特徴とするＲＩＳＣ型のマイク
    ロコンピュータ。
  38. 【請求項３８】 前記命令レジスタは、２つの前記１６
    ビット固定長命令をフェッチするものであることを特徴
    とする請求項３７記載のマイクロコンピュータ。
  39. 【請求項３９】 前記中央処理装置は、更に、前記命令
    レジスタから供給された１つの前記１６ビット固定長命
    令をデコードする１６ビット長の命令デコーダを有する
    ものであることを特徴とする請求項３８記載のマイクロ
    コンピュータ。
  40. 【請求項４０】 前記中央処理装置は、更に、３２ビッ
    ト長のプログラムカウンタを有するものであることを特
    徴とする請求項３８記載のマイクロコンピュータ。
  41. 【請求項４１】 前記１６ビット固定長命令として、前
    記プログラムカウンタ内の第１のアドレスに加算して第
    ２のアドレスを示すためのディスプレースメント有する
    命令が含まれることを特徴とする請求項４０記載のマイ
    クロコンピュータ。
  42. 【請求項４２】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項４１記
    載のマイクロコンピュータ。
  43. 【請求項４３】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項４１記載のマイクロコンピュータ。
  44. 【請求項４４】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が１６ビットを示す
    とき、前記ディスプレースメントを１ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項４０記載のマイクロコンピュー
    タ。
  45. 【請求項４５】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が３２ビットを示す
    とき、前記ディスプレースメントを２ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項４０記載のマイクロコンピュー
    タ。
  46. 【請求項４６】 前記プログラムカウンタは、前記命令
    レジスタにフェッチされた命令のアドレスを格納するも
    のであることを特徴とする請求項４１記載のマイクロコ
    ンピュータ。
  47. 【請求項４７】 前記中央処理装置は、パイプライン処
    理を行い、更に、前記パイプライン処理において使用さ
    れる前記汎用レジスタの競合をチェックする回路を有す
    るものであることを特徴とする請求項４６記載のマイク
    ロコンピュータ。
  48. 【請求項４８】 前記データバスに結合されたキャッシ
    ュメモリを有するものであることを特徴とする請求項３
    ８記載のマイクロコンピュータ。
  49. 【請求項４９】 前記データバスに結合されたダイレク
    トメモリアクセスコントローラを有するものであること
    を特徴とする請求項４８記載のマイクロコンピュータ。
  50. 【請求項５０】 前記データバスに結合されたランダム
    アクセスメモリを有するものであることを特徴とする請
    求項４９記載のマイクロコンピュータ。
  51. 【請求項５１】 前記データバスは３２ビット幅である
    ことを特徴とする請求項４９記載のマイクロコンピュー
    タ。
  52. 【請求項５２】 前記データバスを介して、前記命令メ
    モリに格納された前記１６ビット固定長命令が前記命令
    レジスタに供給されるものであることを特徴とする請求
    項５１記載のマイクロコンピュータ。
  53. 【請求項５３】 前記データバスを介して、前記１６ビ
    ット固定長命令の内の２命令が前記命令レジスタに供給
    されるものであることを特徴とする請求項５２記載のマ
    イクロコンピュータ。
  54. 【請求項５４】 １６ビット固定長命令を格納した命令
    メモリと、 前記命令を処理する中央処理装置と、 前記中央処理装置及び前記命令メモリに結合されたデー
    タバスとを１つの半導体チップ上に形成し、 前記中央処理装置は、複数の３２ビット長の汎用レジス
    タと、アドレスを格納する３２ビット長のプログラムカ
    ウンタとを有し、 前記１６ビット固定長命令として、前記プログラムカウ
    ンタ内の第１のアドレスに加算して第２のアドレスを示
    すためのディスプレースメントを有する命令が含まれる
    ことを特徴とするＲＩＳＣ型のマイクロコンピュータ。
  55. 【請求項５５】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されている即値を用い
    て演算可能なものであることを特徴とする請求項５４記
    載のマイクロコンピュータ。
  56. 【請求項５６】 前記プログラムカウンタに格納されて
    いる前記第１のアドレスに前記ディスプレースメントを
    加えた前記第２のアドレスに格納されているデータは、
    ジャンプ先を指定するアドレスであることを特徴とする
    請求項５４記載のマイクロコンピュータ。
  57. 【請求項５７】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が１６ビットを示す
    とき、前記ディスプレースメントを１ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項５４記載のマイクロコンピュー
    タ。
  58. 【請求項５８】 前記１６ビット固定長命令として、 前記ディスプレースメントとデータ長を示す情報とを有
    し、更に、前記データ長を示す情報が３２ビットを示す
    とき、前記ディスプレースメントを２ビットシフトさ
    せ、前記プログラムカウンタに格納されているアドレス
    に前記シフトされたディスプレースメントを加えたアド
    レスに格納されているデータを指定する命令が含まれる
    ことを特徴とする請求項５４記載のマイクロコンピュー
    タ。
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