JPS58189739A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本兄明はデータ処理装置に係り、特に命令処理ｋｆＪＬ
数ステージに分割し、各々のステージに独立なハードウ
ェアを設け、各ステージをオーバラップさせたバイクラ
イン処理方式のデータ処理装置に関するものである。

従来のパイプライン処理力式では命令処理を５〜７個の
ステージに分け、各ステージを１マシンサイクル（デー
タ処理装置の基本サイクル）で処理すると同時に各ステ
ージ全オーバシップさせることによって、１命令の実行
を恰も１サイクルで処理しているようにさせる技術を用
いていた。

第１図（Ａ）Ｈバイクライン処理方式による命令処理の
一例を示す。命令処理ｆｌＤ、Ａ、Ｌ、Ｅ。

Ｐの５ステージに分かれている。命令はＤ（［）ｅｃｏ
ｄｅ　）ステージに於いて、テコード芒れオペランドア
ドレスが計１される。オペランドアドレスは、命令のイ
ノチクスフイールドによって指ｋｇれたＧＰＲの値と、
命令のベースフィールドによって指定逼れた（）　Ｐ　
Ｒの値と命令のテイスプレースメントフィールドを加算
することによって求められる。命令によってはインチフ
スレジスタを使用しない場合もある。Ａステージにおい
て求められたオペランドアドレスが物理アドレスに変換
される。Ｌステージにおいて上記物理アドレスに基すき
オペランドをバッファメモリ（キャッシュメモリともい
う）より読出す。必要ならばＧＰＲオペランドも読中す
。Ｅステージにおいてこれらのオペランドを用い演算を
する。Ｐステージにおいて／３１ｔ算結果’１ＧＰＲ又
はメモリへ格納する。第１図（Ａ）では命令■〜■が各
ステージを１サイクルピツチで処理される場合を示して
おり、実効的に１サイクルで１つの命令が処理されてい
る。

し刀）シ、このようなバイブライン処理力式では、命令
系列によっては命令ｋｌサイクルで処理で睡ない場合が
ある。例えば、前の命令の処理結果を用いて、次の命令
のオペランドアドレスが求筐る場合である。例えば、Ｉ
ＢＭ３７０のアーキテクチャ−（こｎによるデータ処理
の動作に関する綾町はＩＢＭシステム参考図誉ＧＡ２２
−７０００ｒＩＢＭシステム１３７０の動作原理」に記
述されているので詳しい説明に省略するうでは、Ｌ（ｌ
ｏａｄ）命令とＡ（Ａｄｄ）　　命令が連続し、Ｌ命令
でオペランドラ拝き込むＧＰＲ（汎用レジスタ）番号と
人命令がオペランドアドレス計薯のために使用するＧＰ
Ｒの番号が一致している場合である。これをインチフス
・ベース（レジスタ）コンフリクトとよぶことにする。

第１図（Ｂｌｆｌ上記で駒間したようにＬ命令■とのＡ
蔀令■でインチフス・ベースコンフリクトが発生し、バ
イブラインが乱れ、性能が劣下したようすを示す。即ち
Ａｉ令■のＤステージにおいてオペランドアドレスの肘
ｉＮケするにはＬ命令σ）のＰステージの終了會またね
ばならない。こ′ｎ−にＬ命令の■）ステージにてＡ命
令■が１史用するＧＰＲが書きかえらハる力・らである
。従って第１図（Ａ）のようにパイプラインがスムーズ
に流れている場合と比べ後続の命令（Ａ）の実行開始は
４サイクル遅れていることがわかる。

本発明の目的はバイブライン制御方式におけるインチフ
ス・ベースレジスタコンフリクト時の性能全改善したデ
ータ処理システムヲ機供することにある。

実用に供爆れているプログラムを解析するとインチフス
・ベースレジスタコンフリクト全おこした命令を調べて
みるとその多く１１、Ｌ命令１人命令のように比較的少
ないＮ路数で構成される演算器で処理される命令である
ことが判明した。

そこで、Ｄステージを司どるハードウェアの近くに上記
の命令の多くの演算を処理できる先行演算益金実装し、
それによる演算結果もＧＰＲＰステージより前のステー
ジで格納できるようにすることにより、この命令結果を
後続の命令が利用できるタイミングを早め、もって上記
インチフス・ベースレジスタコンフリクト時の性能を改
善するものである。

先行演算器で処理できない命令は従来同様、演にユニノ
）　（ＥＵ）で１算処理δれた後で、それによる７ｍｌ
結果をＧＰＩ’ｔへ送る必要がある。

しかしこのような構成ケとった場合、次の問題が発生す
る。

演ｍ粘来が規定の桁をオーバフローしたときはプログラ
ム割込みを起こしてそのプログラム會中断６せる必要が
ある。この場合、その割込みを起こした命令は割込みの
タイプによって抑止、中断。

完了として処理する必要がある。完了とはその命令の実
行が完了して仄の命令位実行されないで終了すること（
割込むこと）であり抑止とはその命令が実行さｎないで
終了すること（割込むこと）であり、中断とはその命令
がどこまで実行されて終了した力為１呆証しないタイプ
である。

仮って従来技術では、児了型割込みがおきた場打、自命
令のＰステージの次のステージ及び次の命令のＰステー
ジを停止させており、抑止／中断型刷込みかぁ・きた場
合、自命令のＰステージ及び次の命令のＥステージを停
止させることにより、上記仕様を実現していた。

し力・るに、ＧＰＲ，の書込みにＰステージより前（例
えばＥステージ）に処理場れるため、例えば完了型割込
みでは次の命令のＥステージ筐でか終了してし１つ（Ｐ
ステージは停止場れる）ので、次の命令のＧＰＲ書込み
が完了してしまう。また、抑止型割込みでは自命令のＥ
ステージまでが終了してし筐う。（Ｐステージは停止さ
れる。）ので自命令の（］ＰＲ書込みが完了してしまい
、結果として上記のソフトウェアとのとりきめを守れな
いという欠点ヶ有していた。

即ちＧＰＲの書込みより１ステージ早くなっているので
、これでは割込みを検出してステージを停止甥せた時点
に於いてｉｃ、ＧＰＲの内容が、ソフトウェアととりき
めた既に述べたような割込みの仕様より最大１命令すれ
てしまっている。

これ全解決するために本発明では２つの方法を開示して
いる。１つの方法はさらにＰステージで書込むＧＰＲ（
ＧＧＰＲと呼ぶ）をＥＵ２に設け、このＧ　（）　Ｐ　
）’Ｌの内容を利用する方法である。

ｏｏｐａｉソフトワエアととりきめた正しい仕様の内容
になっているので、割込み処理のノ・−ドウエア処理の
中でＩＧＰＲの内容ケ全てＧＯＰＲの内容に矢って１き
かえる方法である。もう１つの方法は僅きかえられる前
のＧＰＲの内容を予め退避して、割込み処理のノ・−ド
ウエア処理の中で予め姓避したデータで、ＧＰ）ｔを回
復する方法である。

以下、本発明の一実施例を図により駒間する。

不実施例Ｉｒ１１８Ｍ社のシステム１３７０型電子計算
機に通用可能であり、このシステムの動作は上記会社の
￥ｒｌｊ述した出版刊行物「Ｉ　８Ｍシステム１３７０
の動作原理Ｊ　（Ｃより相間されている。従って以下で
：１、竹に心壁のない限り、上のシステムの動作の説明
は省略することともに、そこに用いら几ている用語？、
特別の場合ケ除き説明を省略して便用する。本発明によ
るデータ処理システムで各ｉｆｆ、１つの命令の実行に
複数のステージに分けて、かつ角なる命令の異なるステ
ージが花々１」に央行芒ｎるいわゆるパイプライン制御
により実行される。本実施例では従来技術で述べたのと
同じ＜Ｄ、Ａ、Ｌ、Ｅ、Ｐのステージが実行される。

第２図は本発明による命令ユニツ）（ＩＵ）１の構成を
示し、第３図は本発明による演算ユニット（ＥＵ）２の
構成を示す。ＩＵＩに従来同様ＧＰＲ６０が設けられ、
ＥＵ２にも新たに、これと同じ数のＧＰＲ４０５０が設
けられている。以下、それぞれのＧＰＲをＩＧＰＲ，Ｇ
ＧＰＲと呼ぶ。

（Ｄステージ） 複数の命令がバッファメモリ９６０から命令バッファ９
００にあらかじめ貯えられる。各命令はそのＤステージ
の始まる前に命令切り出し回路９０１により命令レジス
タ９０２にセットされる。

この命令がインデックスアドレス、ベースアドレス、デ
ィスプレイメントから一万のオペランドのアドレスを発
生する形式（几Ｘ形式）を有するときは、そのＤステー
ジに於いて、Ｘ／Ｂアドレス制御回路９９Ｌｊが、この
命令からインデクスレジスタアドレス（Ｘとす）ペース
レジスタアドレス（Ｂと略す）をそれぞれ線５３．５４
を介してＩＧＰ）ｔ６０に送る。インデックスレジスタ
アドレスＸと、ペースレジスタアドレスＢでそれツレ読
出されたデータＧＦＬ　（Ｘ）、ＧＲ（Ｂ）と、命令の
ディスプレイメントとがアドレス加算器９８０へ込られ
、アペランドアドレスが計算嘔れる。また、命令レジス
タ９０２内の命令の種別に関係なく、その前半スバイト
（その最左端の１バイトｈ命令コードである）は命令キ
ュー９０３にセットされる。先行演算器で処理できる命
令１−ｆｆＬステージ、できない命令ＵＰステージでＩ
ＧＰＲに誉込むのでこの遵い金この命令コードに基づき
判定回船９０２Ａにエリこの命令が先行演算器９８１で
処理できないかどうかが判定逼れ、その結果、即ちＰス
テージでの■ＧＰＲ−４込み要求信号命令の帽子２バイ
トと対にして命令キュー９０３にセットされる。

（Ａステージ） ＲＸ形式の命令の場合、Ｄステージで得られたオペラフ
ドアドレスをアドレス制御９５０が、バッファメモリ用
の物理アドレスに変換し、バックアメモリ９６０からオ
ペランドを読出し、オペランドバッファ９７０にセット
する。同時に、この出力にセレクタ８４０により選択式
れ、先行演算器９８１に入力される。命令キュー９０３
がら出力芒れる命令の先頭２バイトヲワークレジスタ（
ＩＥＲ，）９０４にセットすると同時に、ＧＰＲアドレ
ス制＠９９１により、この命令が使用する１［ｕ方のオ
ペランドを記憶したＩＱＰＲのアドレス（）ｔｌ）’に
この命令のレジスタフィールドより切り出し、＃！５５
経由でＩＧＰＩ（，６０へ送出する。

このアドレスＲＩＫ４づきＩＧＰＲ６０がら絖出芒れた
オペランドＧＲ（Ｒ１）はｄ８２０に送出湯１１．セレ
クタ８５０により選択され先行演算器９８１に入力δれ
命令キュー９０３がら出力された２バイトがＩ（ＪＰＲ
にある２つのレジスタ内のデータ音オペランドとして使
用する形式（ＲＲ形式）の命令のときには、もう−万の
オペランドに対するＩ　Ｑ　Ｐ　Ｒ，アドレス（Ｒ２）
をそこからＧＰＲアドレス制＃９９１が切り出し、１ｗ
５６経由でＩＱＰＲ６０へ送り、これにより読出された
オペランドＧ　ｌ（、（Ｒ２）は耐８３０に送出烙れ、
セレクタ８５０により選択１へ先行偵嘗器９８１に入力
でれる。１だ、Ｅステージを制御するマイクロクログラ
ムの先頭アドレスを指定するために命令キュー９０３争
ら出力−Ａｎる命令のオペコード（１バイト目）ケ出力
線３０により送出する。

１だ、ＧＰＲの読出し曹込みアドレスを含む命令の１バ
イト目は６３１経由でもＥＵ２へ送田芒ｎる。同時にＰ
ステージでのｌ０ＰＲ省込み要求信号を糾３１Ａ経由で
ＥＵ２へ送出する。

（Ｌステージ） Ａステージて読出芒ｎた上記２つのオペランドが先行演
算ぺＪ９８１で演算可能な命令に対すると＠汀、この削
★を実行し、結果をレジスタ９８２にセットする。同時
に線２０．２１経由“て２つのオペランド’ｔｒＥＵ２
へ送出する。Ｉ　ＥＲ，９０４のうち、命令の上位側か
らのビット８〜１１にて指定される１込み用のレジスタ
アドレス１，４ｓｏ。

全弁してレジスタ９０４０にセットする。先行演に而で
にＡｓ、ＴＭ等出現頻度の多い命令が実行できるがＭ、
Ｄ等論理規模の大きい命令は処理できない。

ＥＵ２では先行するＡステージにおいてＩＵＩより線３
０経出で送出芒れたマイクロプログラムの先頭アドレス
レジステージにおいてアドレスレジスタ（ｃｓＡＲ）１
０００にセットし、制御記憶装置１０１０からマイクロ
命令を読出してレジスタ（Ｃ８ＤＲ）１００１に入力す
る。同様にＡステージにおいてＩＵＩより径３１Ｍ由で
送られた命令の１バイト目ｋＬステージにおいてレジス
タ（ＧＥＬ）３１００にセットする。同様にＡステージ
においてＩＵＩより線３１Ａ経由で送られたＰステージ
でのＩＧＰＲ書込み要求信号はＬステージにおいて、７
リツプ７０ツブ５０００にセットされる。

（Ｅステージ） ＩＵＩではレジスタ９０４０の出力５２の書込みアドレ
スを用いてレジスタ９８２の出力５０ｉＩＧＰＲ６０に
書込む。

Ｅ　Ｕ　２では、想２０，２１経由で送られたオペラン
ドをワークレジスタ（ＷＡＲ）４０００、ワークレジス
タ（ＷＢＲ，）４０１０にセットし、演糎器４０３０で
マイクロ命令の制御下で演算し結束ケレジスタ４０４０
にセットする。演算器４０３０はＩＵＩ内の先行清書器
９８１と違い、全ての品会金処理で今る汎用演算器であ
る。Ａステージでセットされたレジスタ（ＧＥＬ）３１
００の内容ＨＬスデージにおいてレジスタ（ＧＥＲ）３
１１０に移され、しかる後ＧＰＲ書込みアドレス制ｉ３
１１０Ａにより書込みアドレスが作られて（ＦＬＸ品令
命令ＧＥＲ，３１１０の上４ビットが書込みアドレスと
なる）侍１１経由でＩＵＩの比ｆ器９０４Ａへ送られ、
ＥステージＩＵＩ内のレジスタ９０４１にセットδれる
。フリラフフロツノ５０００の出力はＥステージにおい
てフリップ７０ツブ５０１０にセットされ、１５０１０
Ａｔ−介してＩＵＩ内のＧＰＲ曹込み制御７０へ送られ
る。Ｌステージで続出ｇｎ、たマイクロ命令は（’　Ｓ
　ｌ）　Ｈ１００１にセットされる。ＥＵＩでの清書が
１マシンサイクルで終了するもののときは、読出芒れた
マイクロ命令内に終了ビット（ＥｏＰ）が設けられてお
り、これが＆１０１１に介して、Ｃ８ＡＲ１００Ｏに、
次の命令に対するマイクロプログラムの先頭アドレス３
０ｔ−セットする。読出でれたマイクロ命令がマイクロ
プログラムの最後のものでない場合は読出でれたマイク
ロ命令の１部が次のマイクロ命令アドレスとして、脚１
０１１Ｍ由でＣ８ＡＲ１０００にセットされる。

こうして複数のマイクロプログラムが順次読出される。

そのマイクロプログラムの最後のマイクロ命令がＣ３Ｐ
Ｒ１ｏｏ１にセットされたときは前の場合と同様にして
、線３ｏ上の、先頭アドレスがＣ８ＡＲ，１０００にセ
ットはれる。ＧＧＰＲの誉込みおよびｌ０ＰＲの書込み
はマイクロ命令で指定される。Ｇ（、）ＰＲ４１−込み
を必要とする命令の場合ｆｄ、ＧＧＰＲ１込みのマイク
ロ命令がマイクロプログラム内に設けられており、その
命令がＣ３ＤＲ１００１の出力線１０１３に一経由して
、デコーダ４１００により解＠されると、フリップフロ
ップ４１０１がセットされる。フリップ７０ツブ４１０
１がセット芒れる。フリップ７０ツブ４１０１；Ｊ線５
８’を経由してＧＧＰＲ１４０５０へ書込み訂ｎＩ色号
を送出する。先行割算器で処理可能な命令でもＧ（）Ｐ
Ｒ−ｉ１込みマイクロ命令ｔＥステージで発行すること
に注意されたい。先竹清書器９８１で処理不能の命令場
合は、１ＧＰＲ曹込みマイクロ命令がマイクロプログラ
ム内に設けられている。ＩＧＰＲ曹込みマイクロ命令が
Ｃ３ＤＦＬ１００１の出力耐１００２（ｒｆＰ由し、て
デコーダ４２００に伝λられフリップフロップ４１０２
ｉセツトしＩ　ＯＰ　Ｒ？込み信号１００をＩＵＩへ送
出する。

（Ｐステージ） ＰステージにおいてＨＥＴＪ　２での演算結果をマイク
ロ命令の制御下でレジスタ４０４０からＷＣＲ４０２０
ｆ・τセットし、結果全＃４０２０Ａ経由でＧ（）ＰＩ
（４０５０へ送出する。先行演算器９８１で浦吟できな
い命令の場合に、曹込むべきテークを＃　１０　Ｍ−由
でＩＵＩへ送出し、ＩＧＰＲ６０に１込む。

さらに、インテクスｅベースレジスタコンフリクトが発
生した場合はＸ／Ｂコンフリクト検出器３により検出芒
れ線３ＡによりＤステージを抑止する。その動作の詳Ｉ
ＩｆＢは第６図で説明する。

以上により、先行演算器を具備した本発明の実施例の動
作のうち、Ｄ、Ａ、Ｌ、Ｅ、Ｐの５ステージの動作の概
要について説明した。

第４図は本発明の特徴である第２図のＩＧＰＲ６０ケさ
らに詳細に示した図である。

既に説明したようにＤステージではインデクスレジスタ
とペースレジスタＡステージではオペランド（Ｒ１）と
オペランド（Ｒ２）ｔ−読出している。ＤステージとＡ
ステージはパイプラインによりオーバラップして動作す
るのでインデクスレジスタ、ペースレジスタ、オペラン
ド（Ｒ１）、オペランド（Ｒ２）の４本のＩＱＰＲ’ｉ
同時に読出している。その詳ｓを第４図で説明する。

ＩＧＰＩＩ−Ｊ１６本（７）ＧＰＲ，８０００〜８０１
５があり（それらをＧＰＲＯ−ＧＰＰＩ５と呼ぶ）それ
ぞれ出力がＭＰＸ、５３Ａ、５３Ｂ、５３Ｃ。

５３Ｄへつながっている。ＭＰＸ、５３Ａは線５３を介
して入力されるインデックスレジスタアドレスＸにより
１本のＧＰＲｋ！択し、勝８００に送出する。同様にＭ
ＰＸ、５３Ｂに紬５４により指雉さｎるベースレジスタ
アドレスＢにより１本の０Ｐ）ｔを選択し、線８１０に
送出し、ＭＰＸ。

５３Ｃｆ１ｍ５５に介して入力きれるレジスタアドレス
Ｒ１により１本のＧＰＲを選択し、線８２０Ｖこ送出し
、ＭＰＸ、５：３Ｄは＃５６を介して入力さｌしるレジ
スタアドレスＲ２により１本のＧＰＲ’に４択し、線８
３０に送出する。このように４つのＧＰＲ金独ｆｆ１Ｋ
読出すことかでさる。

筐た先ｈ０４算器で処理できる命令はＬステージで処理
できない命令はＰステージでＩＧＰＲＫ−ｉ１込む。Ｌ
ステージとＰステージはパイプラインに工りオーバラッ
グして動作するのでＬステージとｐステージで同時にＩ
ＧＰＲを書込む必要がある。

その構成と動作の詳細を次に薄明する。Ｐステージに於
いてＥＵ２からの書込みデータｔｒｌＮ１０Ｍ由で谷Ｇ
ＰＲ８０００〜８ｏ１５へ結肪される。同様に、先行演
算器９８１からの書込みデータも線５０経由で各ＧＰＲ
８０００〜８０１５へ結線される。ＥＵ２カコらのＧＰ
Ｒアドレスは耐５１経由で送られデコーダ６１でデコー
ドされｆＣあと、ｌ０ＰＲ書込み信号１００とアンゲー
トを紅て、線６３０〜線６４５に送出される。Ｌステー
ジは先行演算器での結果を曹込むべきＧＰＲアドレス金
姻５２経出で送り、デコーダ６２でデコードされたあと
、ｌ０ＰＲ書込み許可信号７００とアンゲートを経て線
６５０〜線６６５に送出される。

Ｐステージでの書込み信号６３０とＬステーシテの壷込
み信号６５０はオアゲートを経て緋５３０を送出しＧＰ
Ｒ，８０００へのセット信号全作る。

＃６３１〜輸６４５と線６５１〜瞼６６５も同様にオア
ケートを経て、庫５３１〜５４５を送出しＧＰＩ（８０
０１〜ＧＰＲ８０１５へのセット信号となる。ＧＰＲ８
０００へのデータ入力は＃６３０による。即ち＠６３０
が＠１”の場合、線１０を選び、？ｆＭ６３０が″０”
の場合、線５０を選択する。ＧＰＲ８００１〜（）ＰＲ
，８０１５の場合も同様にＡ康６３１〜線６４５により
データ入力全選択する。以上により、ＬステージとＰス
テージで同時にｌ０ＰＲＩ書込むことが可能となる。

ａＶＣインテクスＯベースレンスタコンフリクトが発生
したときの動作全第２図、第５図、第６図を用いて説明
する。第５図は第２図の命令ユニット内のＸ／Ｂコンフ
リクト検出器３ヶ詳細に示した図である。第６図にその
場合のバイブラインの匪れ凶である。Ｄ、Ａ、Ｌ、Ｅ、
Ｐは各ステージケ次わし、横Ｎは時間をマ／ンサイクル
単位で表わしている。谷マンンサイタルは２つのタロツ
クＶこよってウナ番プら扛、それぞれＴｏ、Ｔ１　、Ｔ
、。

Ｔ、と−ｒる。以下でに、各命令の説明において、める
マンンサイクルＣＩがその６６令のめるステージ、例え
＆−，，Ｉ　Ｄステージに対するものであるときは、て
リサイクルのクロックＴ＋にタロツク（Ｄ。

１１１）の妹くステージと組合せて衣ホする。第６凶の
番号（１）〜■は処理される命令の番号と示してイル。

−ｆ　７’ｍ■？１　Ｌ　（Ｌｏａｄ　）命令、■ｆｌ
Ａ　（Ａｄｄ）命令で、■の書込みレジスタ番号Ｒ１と
■のインデクレジスタ番号Ｘが一致し、いわゆるインデ
クスレジスタコンフリクｌ起こしている場合の本発明に
よるバイブラインの流れを示している。従って第１図Ｃ
Ｂ）の従来技術のバイブラインの流ｎに対応している。

Ｌ命令α）は先行演算器９８１で処理可能なので既に説
明しｔようにＬステージでＩＧＰＲに畳込むことができ
る。従ってＬ命令■のＥステージにオーバラップしてＡ
命令■のＤステージが動作でき、必要なオペランドアド
レスを得ることができる。これにより第１図（Ｂ）に比
べ、人命令■のＤステージを２サイクル早く開始するこ
とができた。それに第１図（Ｈ）ではＬ台令■のＰステ
ージでＧＰＲＫ＊込んだのに比べ、第６図でに２サイク
ル早いＬステージでＧＰＲに書込めることに起因する。

その動作の制御をさらに以下に説明する。Ｌ命令■はＣ
，サイクルのタロツクＴ。（Ｄ。

Ｔｏ　　）で命令レジスタ９０２にセットされる。Ｌ命
令■は先行演洒器９８１で処理０Ｔ能なので、判定回路
９０２Ａで判雉され、出力１０”をＣ，サイクルのクロ
ックＴ。（Ａ、’ｌ’ｏｌで命令キュー９０３にセット
される。また命令レジスタの前半２バイトハ、同じ（（
Ａ、Ｔｏ　　）に命令キュー９０３にセットされる。吻
９０３Ａに（Ａ、ＴＯ）より出力される。Ｃ，サイクル
のタロツクＴ。でｉＡ命令Ｃ）が命令レジスタ９０２に
セットされる。

Ｘ／Ｂアドレス制御回路９９０はＡ番傘（２）のＸ。

Ｂ？線５３．５４”ｋ介してＸ／Ｂコンフリクト検出τ
シ３に送る。同時刻にＬ命令■の書込みレジスタ番号）
′ｔ１が線９０３Ａを介してＸ／Ｂコンフリタト検出器
３　Ｋ送られる。３では第５図に示す比較器１００００
により比較される。この場合アドレスは一致しているの
で、出力はオアゲートを介しＤステージ抑止信号３Ａを
′１”とする。この信号によりＢ令■はＣ２サイクルで
のＤステージの処理を抑止される。

Ｃ，サイタルのクロツタＴ２　　（Ａ、Ｔｔ　　）では
Ｌ命令ｑ）の曹込与アドレスＲ１’に含む前半２・；イ
トがＩ　ＥＲ９０４にセントさ牡る。ＩＥ）（，９０４
の曹込みアドレスＲ，１ヶ含む４ビツト金線８００を介
してＣ，サイクルのタロツクＴ。（Ｌ、Ｔｏ　　）でレ
ジスタ９０４０にセットされる。

Ｃ！プサイルでＡ命令■のＤステージの動作が抑止され
たので０３サイクルのタロツクＴ。で線５３．５４にｔ
ａ　Ａ　ｆｉｓ令■のＸ、Ｂが送出されている。同時刻
にレジスタ９０４０の出力５２はＬ命令０）の着込みア
ドレスＲ１が送出さ扛ているので、Ｘ／Ｂコンフリクト
検出器３では線５３と勝５２を比較器１００１０で比較
する。この場合、アドレスは一致するので、ｍ力はオア
ゲートを介し、Ｄステージ抑止信号３Ａｉ“１”とする
。こｎによりＡ命令■はＣ，サイクルでのＤステージ処
理も抑止さｒる。

ＣｔプサイルのクロックＴ！　　（Ａ、Ｔｔ　　）でＰ
ステージでのＩＱＰＲ＊込み要求信号は３１Ａ経由ＴＥ
ｔＪ２へ送出さｎ、Ｃ，サイクルのタロツクＴｔ　　（
Ｌ、Ｔｔ　）でフリップ７０ツブ５０００にセット−Ｊ
Ｒ１？ｆＭ５０００人ｒ介してＩＵｌへ送らｔＬる。

ＣｚプサイルのクロックＴｃ、（Ａ、Ｔｏ　）でＬ命令
■の書込みアドレスＲ，１が線３１’ｉ＃￥由してＥ（
１２へ込られＣｔプサイルのタロツクＴ、（Ａ。

Ｔｔ）でＧＥＬ３１００にセットされる。Ｃ３サイクル
のタロツク’ｒｏ　　（Ｌ、　’ｒｏ）でＧＥＲ３１０
０にセットされＧＰ）を書込みアドレス制御３１１０Ａ
により、３１００の上４ビット、即ちＬ命令０）のＢ、
１が切り出智れＣ，サイクルのクロックＴ２（■４．Ｔ
、）に１１を介（７てＴ　Ｕ　１へ送られる。

Ｃ１＋ｔイクルでもＡ命令■のＤステージの動作が抑止
さｒたので０４サイクルのタロツクＴ。で籾５３，５４
にはへ命令■のＸ、Ｂが送出されている。

同時刻に悔１１にはＬ命令■の書込みアドレス）ｔｌが
送出されているので、Ｘ／Ｂコンフリクト検出器３でに
＃１１と＠５３を比較器１００２０で比較する。この場
合もアドレスは一致するが、ＰステージでのＩＧＰＲ書
込み要求信号５０００Ａは“０”であるので、アンドゲ
ートで抑止され、Ｄステージ抑ＩＦ信号３ＡはＯ″′と
なる。従ってへ命令■にＣ４サイクルでＤステージの処
理がなされる。

Ｌ命令０）ハ先行演算器９８１で処理可能であるが、命
令０）が先行ｉ１＊！Ｅ器９８１で処理不可能の場合は
、ＰステージでのＩＱＰＲ書込み要求信号５０００Ａが
′１＃となりＣ４サイクルでもＤステージ抑止信号３Ａ
が１”となりＤステージの処理が抑止きｎる。さらにこ
の場合ＣＳサイクルでも、Ｐステージのｌ０ＰＲ書込み
要求信号５０１０Ａが１１Ｎとなり、Ｄステージ抑止信
号３Ａが′１”となることになりＤステージの処理が抑
止される。Ｃ６サイクルではじめて命令■のＤステージ
が処理される。この場合のバイブラインの流ｎ、は第１
図（Ｂ）と同じとなる。

また、ペースレジスタ５４についても同じく比較器１０
０４０〜１００７０によりアドレス比較がなされ必要な
らＤステージ抑止信号３Ａを１１２とする。

このようにして、命令■が先行演算器９８１で処理ＯＴ
能な場合、インデクスレジスタコンフリクト時の性能Ｍ
Ｅ米より２サイクル改善することができた。

次にこのように先行演算器１ｒ構成した場合に生ずる発
明の概略で述べた不都合全解決する方法及び動作につい
て説明する。

命令■で抑止形削込みが起きた場合の命令の流れケ第７
図に示す。命令■でＥＵ２が抑止形削込みヶ検出した場
合、ＥＵ２は命令０）のＰステージ全停止させると同時
に割込み信号（図示せず）をＩ　［Ｊ　１へ次え、Ｄ、
Ａ、Ｌ、　Ｅの各ステージを停止させる。即ちＣ，サイ
クル以降の各ステージが停止する。この場合、命令■の
Ｅステージが児了しているので命令■によるＩＱＰＲ書
込みは完了している。し力・し命令■のＰステージは停
止させられているので、（）ＧＰＲは誉きがゎっていな
いことに注意されたい。

ＥＵ２ではこの谷ステージが停止している間（′、５Ａ
Ｒ１０００’に割込み処理マイクロプログラムの先頭ア
ドレスに強制的にセットし、これをうＨて制ＮＭｅ憶ｉ
ｔ　１０１０　ｋ読ｔ：ｌ：）　Ｌ、Ｃ３Ｄ）ｔｌｏｏ
ｌＶこセットする。しかるのち割込み処理マイクロプロ
グラムが動作する。ここまでの動作に、ＨＩ　’Ｉ’Ａ
（Ｊ４−１８０ような商用機の動作と全く同一である。

本発明の特徴はこの割込み処理マイクロプログラムの中
で次の動作をつげ加えることである。第７図で示される
ようにこの場合、命令■のＥステージが終了しているの
で、ＩＱＰＲが書きかわっている。便って１命令分オー
ツ（ランしている。ＧＯＰＲの内容でＩＱＰＲの内容を
全て書き直すことによってこのオーバランの不都合全解
決することが口」能である。これは次のように動作する
。第３図においてＧＧＰＲ４０５０への読出しアドレス
はマイクロ命令で自由に設定できる。これは通常リテラ
ルとよばれ、Ｃ３ＤＲ１００１の出力縁８８００を経由
してレジスタ（ＧＥＲ）３１１０にセットされる。これ
ｙｏｐｕａ出しアドレス３１１０ＢがＧＯＰＲ４０５０
にアドレスを送るつ絖出さおだデータに、ＷＡＲ４００
０又はＷＢＲ４０１０、演算器４０３０、フリップフロ
ップ４０４０をへてＷＣＲ４０２０にセットされる。

（）ＥＲ，３１１０にセットされた埴はＧＰＲ書込みア
ドレス３１１０ＡによりＩＧＰＲ書込みアドレスを＠１
１経由でＩＵＩへ送る。誉込みデータはＷＣＲ４０２０
の出力線１０紫経由してＩ　Ｕ　１へ送る。Ｉ　（）Ｐ
　Ｒ書込み指令はマイクロ命令で指定され、線１００２
をへて、デコーダ４２００によりフリップフロップ４１
０２にセットされ、Ｎ１Ｊ１００？へてＴＵＩへ送られ
る。これケうげてＩＵＩは既にＰ明したようにＴＯＰＲ
６０に書込まれる。

ＧＰＩ（、アトし／ヌのカウントアツプはカ目算器８８
８を１史い、ＵＰＲアドレスを更新することによって、
上記の動作？くり返すことが可能である。以上によりＧ
　ＯＰ　Ｒ，４０５０の内容全音てＩＧＰＲ６０に書く
ことができる。

命令ｑ）で完了形割込４が起きた場合の命令の流ｔ１を
第８図に示す。図に示すように、命令α）の次の’ｈ　
会Ｃ２）のＰステージ？停正させると同時に割込み信号
音Ｔ　Ｕ　１へ伝えることにより、Ｄ、Ａ、Ｌ。

Ｅの各ステージ全停止トさせる。従ってこの場合、Ｃ６
サイクル以降のステージが停止する。命令■のＥステー
ジが終了巳ているので命令■によりＩ（）ＰＦＬは書き
かわっていることと、命令■のＰステージは停止してい
るのでＧＧＰＨに書きかわっていないことに注意された
い。この場合も抑止形削込みと同様にＧＧＰＲの内容で
ＩＧＰＲの内容を豊さかえる。中断形削込みは上記２つ
のどちらのタイプで処理するので問題ない。

割込みがおきた場合の不都合を解決するもう１つの第２
の実施９０　ｋ次にｄ９明する。既に説明した動作と異
なる動作を中心に曲間する。これは書きかえられる削の
ＧＰＲの内容を予め退避する方法である。この退避は次
のようになされる。第２図に於いて、Ａステージで書き
かわる前のＧＰＲｋ読出すことに動作が新たに加わる。

これは命令の再実行のため例えばＨＩＴＡＣ−Ｍ−１８
０で実施されている周知の技術であり、また第２図の回
路で実現できる。例えばＬ命令を例にするとＡステージ
において、書込みアドレスＲ１金ＧＰ）ｔアドレス制御
９９１が切り出し瞼５５経由でＩＧＰＩ’ｔ６０へ送る
ことにより書込む前のＧＰＲ（Ｒ１）’を線８２０に送
出することができる。筐た、これｔｌ−線２０経由でＥ
Ｕ２へ送ることもできる。ＥＵ２に関しては第３図にか
わり、第９図が必要である。

第９図に於いて、Ｅステージで書込みアドレスを含むレ
ジスタ（ＧＥＲ，１３１１０金ＭＣＥＲ３１１１に退避
する。筐た、１込む前のデータは騨２０絆由でＥＵ２へ
送られレジスタ（ＷＢＦｔ）４０１０にセットされる。

ＥステージにおいてＷ１１４０１０内容’ｋＭｃＤＩ（
４０８１に退避式れる。

従ってＭＣＤＦｔ４０８１には書込まれる前のＧＰＲの
内容が退避されることになる。

このようにして書込む前のデータがＭ　ＣＤ　Ｒ４０８
１に、そのアドレスがＭＣＥＦ！、３１１１に退避式れ
る。

次に命令α）で抑止形削込みがおきた場合の動作につい
て１明する。この場合、ステージが停止するのは第７図
と全く同じであり、割込み処理マイクロフログラムが動
作するまでも全く同じであるが第１の実施例のように割
込み処理マイクロフログラムではＧＧＰＲの内容でＩＱ
ＰＲの内容をかさかえることはせず、ＭＣＥＲ，３１１
１の内容全ＧＥＴ、３１００に読出し、ＧＥＲ３１１０
を経由して、ＧＰＲ誓込書込ドレス制御３１１０Ａによ
り、書込みアドレスを線１「経由でＩＵＩへ送出する。

曹込みデータは、退避データをＭＣＤＲ４０８１より絖
出し、Ｒ）〕５（ＪＬＴ４０４０．ＷＣＲ４０２０゜線
１０を経由してＩＵＩへ送出する。書込み指令はＣ８Ｄ
旧］０１により、Ｍ１００全経由してＩＵＩへ送出する
。このようにして、退避したデータ’ｉ　Ｉ　Ｇ　ＰＲ
，へ書込むことができる。これらの動作はマイクロ命令
により行なわれる。

命令ので完了形割込みが発生した場合も、割込み処理マ
イクロプログラムの動作ｆｌ　（ｍＪじなので説明全省
略する。

以上の２つの実施例により割込みがおきた場合もＧＰＲ
の内容をソフトウェアととりきめた仕様にすることが可
能となった。

本発明によれば、先行演算器で命令処理が可能となり、
ＧＰＲへの曹込みが高速されるので、インチクスペ−ス
レジスタコンフリクト時の性能全改善したデータ処理シ
ステムを提供することができ７こ。本発明の効果の例に
既に第６図に示した。

川」ち命令■がＬ命令、■がＡ命令で、この２命令の間
にインチクスペースレジスタコンフリクトが発生し、バ
イブラインが乱れたようす全第６図に示した。ｃｒｔは
従来技術の同一ケースの第１Ｂ図に拍車する。本発明で
は命令■のＥステージでＧＰＲへの舊込みが可能となる
ため、同一サイクルで命令Ｃ２）のＤステージをオーバ
ラップさせることが可能となる。従って第１Ｂ図と比較
して２サイクル高速化できることがわかる。複たこのよ
うな構成で汀、割込みを横用した時点に於いては、（Ｊ
　Ｐ　）ｔの内容が、ソフトウェアととりきめた割込み
の仕様より最大１分令すれてしまうが、Ｅステージで誓
込むＩＧＰｌ’Ｌに加えＰステージで書込むＧＧＰＲｉ
）：［Ｊ２に設け、割込み処理のハードウェアマイクロ
プログラム処理の中で、ＩＧＰＲの内容′ｆｃ全てＧＯ
ＰＲの内容に従って書きかえる第１の方法、又ｅユ傷き
かえらるろ前のＧＰＲ，の内容を予め退避しておき、こ
の退僻データ金用いてＧＰＲＩ−回復する第２の方法に
より、ソフトウェアととりきめた割込みの仕様を実現す
ることが可能となった。

【図面の簡単な説明】

第１図（Ａ）はバイブライン処理方式による従来技術に
よる命令処理図、第１図（Ｂ）はインデクス・ベースレ
ジスタコンフリクトが発生した場合の従来技術の命令処
理図、第２図は命令ユニット１の詳細図、第３図は演算
ユニット２の詳細図、第４図は第２図のＩＱＰＲ６０の
詳細図、第５図は第２図のＸ／Ｂコンフリクト検出器３
の詳細図、第６〜第８図は本発明の実施例を説明する動
作図である。第９図は本発明の他の実施例を説明するだ
めの図である。 ＝Ｅ 第　１１２］ （八） 一一◆丁 （８） 丁 第　Ｓ　図 第　６　　図

Claims (1)

【特許請求の範囲】
1. １、命令の処理ヲ機数のステージに分け、これらのステ
   ージ対応に独立したハードウェアを備え、複数の命令を
   一度に処理するパイプライン処理方式データ処理システ
   ムに於いて、バイクラインの制御Ｉｊｌヲ司どる命令ユ
   ニットの内部に、多くの命令の演算を処理できる先行１
   ｉｌＩｌ器とＧＰＲ（汎用レジスタ、以降ＩＧＰＲと略
   す）と、全ての命令の演算を処理できる演算ユニット内
   に、上記と別個のＧＰＲ（以降ＧＧＰＲと略す）を備え
   、上記先行演算器で処理し、結果のｌ０ＰＲ書込みは、
   ＧＧＰＲ，書込みよりも少くとも−ステージ前に行われ
   る制御において、割込みが発生した場合、ＧＧＰＲを読
   出す手段とＩＧＰＲを書込む手段と、これら２つのＧＰ
   Ｒの内容を一致嘔せる手段、もしくは演算ステージ又は
   それ以前のステージにおいて、予めＩＧＰＲ’を曹きか
   える前のデータ及びＩＧＰＲアドレスを退避する手段と
   、割込み処理ノ・−ドウエア処理の中で上記退避データ
   ’ｔＩＧＰＲに回復δせる手段を備えることを特徴とす
   るデータ処理システム。