JPS6015746A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6015746A JPS6015746A JP58123246A JP12324683A JPS6015746A JP S6015746 A JPS6015746 A JP S6015746A JP 58123246 A JP58123246 A JP 58123246A JP 12324683 A JP12324683 A JP 12324683A JP S6015746 A JPS6015746 A JP S6015746A
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- 238000000034 method Methods 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 12
- 206010011224 Cough Diseases 0.000 claims 1
- 230000001934 delay Effects 0.000 claims 1
- 238000006073 displacement reaction Methods 0.000 abstract description 4
- 238000007792 addition Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は命令実行に必要なオペランドを格納する記憶装
置をゼするデータ処理方式に係る。
置をゼするデータ処理方式に係る。
第１図のレジスタ１０にＩＢＭ社の３７０ ’／ ＩＪ
−ズの計算機で用いられるＳｔｏｒａｇｅ −ｔｏ −
３ｔＯｒａｇｅ 命令（２つのオペランドデータ〃二と
もにストレジに存在し、演算結果もそのストレジに格納
される形式の命令、以下５Ｓｆｔｒ令と呼ぶ）のフォー
マットを示す。図中ＯＰは命令のオベレーショ／コード
を示し、ＬＩ ｓ Ｌｘは２つのオペランドの長さを示
すレングスコードである。ＢＩ＋Ｂ２はアドレス計算に
用いる汎用レジスタ（ベースレジスタ）の番号で、ＤＩ
＋ Ｂ２は偏位値（ディスプレースメント）である。
−ズの計算機で用いられるＳｔｏｒａｇｅ −ｔｏ −
３ｔＯｒａｇｅ 命令（２つのオペランドデータ〃二と
もにストレジに存在し、演算結果もそのストレジに格納
される形式の命令、以下５Ｓｆｔｒ令と呼ぶ）のフォー
マットを示す。図中ＯＰは命令のオベレーショ／コード
を示し、ＬＩ ｓ Ｌｘは２つのオペランドの長さを示
すレングスコードである。ＢＩ＋Ｂ２はアドレス計算に
用いる汎用レジスタ（ベースレジスタ）の番号で、ＤＩ
＋ Ｂ２は偏位値（ディスプレースメント）である。
第１オペランドの先頭アドレスは（Ｂｌｊ＋ＤＩの和で
められ、後尾のアドレスは（Ｂ ｒ ） ＋Ｄ 】十Ｌ
Ｉの和でめられる。（Ｂ１）はペースレジスタＢ１の
内容を示す。同様に第２オペランドの先頭および後尾の
アドレスは（Ｂ２ ） ＋Ｄｘおよびレスは論理アドレ
スでおる。演算は第１．第２オペランドの間で行われ、
演算結果は第１オペランドの記憶領域に格納される。
められ、後尾のアドレスは（Ｂ ｒ ） ＋Ｄ 】十Ｌ
Ｉの和でめられる。（Ｂ１）はペースレジスタＢ１の
内容を示す。同様に第２オペランドの先頭および後尾の
アドレスは（Ｂ２ ） ＋Ｄｘおよびレスは論理アドレ
スでおる。演算は第１．第２オペランドの間で行われ、
演算結果は第１オペランドの記憶領域に格納される。
第２図（ａ）は、パイプライン制御のコンピュータにお
ける連続するＳＳ命令の動作の流れを示してハる。第２
図（ａ）のり、Ａ、Ｌ、Ｅ、Ｐ、Ｓはそれぞれパイプラ
イン処理の異なるステージを示しておシ、１ザイクル毎
に異なった命令の処理が開始され一複数の命令を並行し
て処理することができる。
ける連続するＳＳ命令の動作の流れを示してハる。第２
図（ａ）のり、Ａ、Ｌ、Ｅ、Ｐ、Ｓはそれぞれパイプラ
イン処理の異なるステージを示しておシ、１ザイクル毎
に異なった命令の処理が開始され一複数の命令を並行し
て処理することができる。
Ｄは命令の解読およびオペランドの論理アドレスをめる
ための加算を行うステージ、Ａは算出されたオペランド
の論理アドレスを実アドレスへ変換するステージ、Ｌは
ノくソファメモリからオペランドデータを読出すステー
ジ、Ｅはめられたオペランドデータを使って演算を行う
ステージ、Ｐは演算結果を格納するための論理アドレス
を実アドレスに変換するステージ、Ｓはノ（ソファメモ
リに演算結果を書き込むステージである。
ための加算を行うステージ、Ａは算出されたオペランド
の論理アドレスを実アドレスへ変換するステージ、Ｌは
ノくソファメモリからオペランドデータを読出すステー
ジ、Ｅはめられたオペランドデータを使って演算を行う
ステージ、Ｐは演算結果を格納するための論理アドレス
を実アドレスに変換するステージ、Ｓはノ（ソファメモ
リに演算結果を書き込むステージである。
ＳＳ命令の場合オペ２ンド長が長かったり、複雑な処理
を必要とする命令が多いため、一般に２サイクルをＥス
テージとして要する。第２図（功はＥステージが２？イ
クルの命令１〜４が連続する場合の動作を示しておシ、
このとき命令の演算は２ｆイクルビツチで処理されてゆ
くことになる。
を必要とする命令が多いため、一般に２サイクルをＥス
テージとして要する。第２図（功はＥステージが２？イ
クルの命令１〜４が連続する場合の動作を示しておシ、
このとき命令の演算は２ｆイクルビツチで処理されてゆ
くことになる。
このようにバイグライン制御方式のデータ処理装置にお
いては、複数の命令がオーバラップして進行する。この
結果後続の命令のオペ２ンド読み出しが先行の命令のオ
ペランド書込みよυも先行する場合、即ち、先行命令（
たとえば命令ｌ）のＳステージよシも後続命令（たとえ
ば命令２）のＬステージが先行する場合が生じてくる。
いては、複数の命令がオーバラップして進行する。この
結果後続の命令のオペ２ンド読み出しが先行の命令のオ
ペランド書込みよυも先行する場合、即ち、先行命令（
たとえば命令ｌ）のＳステージよシも後続命令（たとえ
ば命令２）のＬステージが先行する場合が生じてくる。
命令処理のＪ＠序性が要求されるアーキテクチャのデー
タ処理装置では、先行する実行中または実行待ちの命令
が変更しようとしている記憶領域からその変更前に後続
の命令のオペランド読み出し勿実行しようとする場合、
この矛盾を検出し先行命令による記憶領域の変更が完了
するまでこの後続の命令のオペランド読み出しを遅らせ
ること、即ち先行命令のＳステージ完了まで後続命令の
Ｌステージを遅らせ、この矛盾を解消する必要がある。
タ処理装置では、先行する実行中または実行待ちの命令
が変更しようとしている記憶領域からその変更前に後続
の命令のオペランド読み出し勿実行しようとする場合、
この矛盾を検出し先行命令による記憶領域の変更が完了
するまでこの後続の命令のオペランド読み出しを遅らせ
ること、即ち先行命令のＳステージ完了まで後続命令の
Ｌステージを遅らせ、この矛盾を解消する必要がある。
この処理は一般にＯＳ Ｃ（０ｐｅｒａｎｄ ５ｔｏｒ
ｅ Ｃｏｍｐａｒｅ）と呼ばれている。
ｅ Ｃｏｍｐａｒｅ）と呼ばれている。
Ｏ２０が起った場合上述のごとく後続の命令のオペラン
ド読み出しがＯ８Ｃ解消まで遅らせられるのでパイプラ
インが乱れ、性能が低下することになる。第２図（ｂ）
は第２図（ａ）の命令１〜４のすべてに関してＯ２０が
起った場合、即ち、命令１が変更するストレジデータを
命令２が必要とし、奔命令２が変更するストレジデータ
を命令３が必要とする等の場合の動作を示している。
ド読み出しがＯ８Ｃ解消まで遅らせられるのでパイプラ
インが乱れ、性能が低下することになる。第２図（ｂ）
は第２図（ａ）の命令１〜４のすべてに関してＯ２０が
起った場合、即ち、命令１が変更するストレジデータを
命令２が必要とし、奔命令２が変更するストレジデータ
を命令３が必要とする等の場合の動作を示している。
第２図（ｂ）では、命令は５サイクルピツチで処理され
てゆくことになる。したがって、第２図（ａ）と（ｂ）
の差、即ちＯ２０が生じると３サイクルの性能劣下を生
じるような欠点がめった。
てゆくことになる。したがって、第２図（ａ）と（ｂ）
の差、即ちＯ２０が生じると３サイクルの性能劣下を生
じるような欠点がめった。
本発明の目的は、Ｏ２０が起った場合のバイグラインの
乱れを低減したデータ処理装置、すなわち、先行命令が
変更するストレジデータを、ストレジを介することなく
後続命令へ引き渡すことによ）、先行命令のストレジ書
込みを待たずして後続命令の演算を開始できるようなデ
ータ処理装置を提供することにある。
乱れを低減したデータ処理装置、すなわち、先行命令が
変更するストレジデータを、ストレジを介することなく
後続命令へ引き渡すことによ）、先行命令のストレジ書
込みを待たずして後続命令の演算を開始できるようなデ
ータ処理装置を提供することにある。
上記目的を達成するため、演算に２サイクル以上を必要
とする命令がデコードされると、次命令のデコードを１
？イクル遅らせ、かわシに該命令と次命令及びそれ以前
の命令と次命令との間のＯ２０を検出するためのデコー
ドステージ（Ｄ′）を新たに設け、該デコードステージ
でＯ２０を検出した場合には、（１）従来のＯ８Ｃ検出
回路が上記Ｏ８Ｃを検出しても、後続命令のオペランド
読出しを遅らせないようにし、（１１）演算器に於ては
次命令のオペ２ンドデータとして、ストレジよシ読み出
したデータのかわシに、先行命令の演算結果を使用する
ようにすること。
とする命令がデコードされると、次命令のデコードを１
？イクル遅らせ、かわシに該命令と次命令及びそれ以前
の命令と次命令との間のＯ２０を検出するためのデコー
ドステージ（Ｄ′）を新たに設け、該デコードステージ
でＯ２０を検出した場合には、（１）従来のＯ８Ｃ検出
回路が上記Ｏ８Ｃを検出しても、後続命令のオペランド
読出しを遅らせないようにし、（１１）演算器に於ては
次命令のオペ２ンドデータとして、ストレジよシ読み出
したデータのかわシに、先行命令の演算結果を使用する
ようにすること。
このために、演算器内に先行命令の演算結果を次命令へ
引き渡すだめのデータレジスタを設け、さらに、先行命
令処理の一部として、次命令が必要とすると予測される
データの位置会せを行って該データレジスタにあらかじ
めセットしてＰくことを特徴としている。
引き渡すだめのデータレジスタを設け、さらに、先行命
令処理の一部として、次命令が必要とすると予測される
データの位置会せを行って該データレジスタにあらかじ
めセットしてＰくことを特徴としている。
以下本発明の一実施例を図によｐ説明する。本実施例で
はＳＳ命令の内ｌＯ進演算命令に本発明を適用した場合
について吊乙明する。
はＳＳ命令の内ｌＯ進演算命令に本発明を適用した場合
について吊乙明する。
第２図（Ｃ）は第２図（ｂ）と同様に、命令１〜４のす
べてに関してＯ２０が起った場合の、本実施例のタイム
チャートを示している。以下各ステージに対応して説明
する。
べてに関してＯ２０が起った場合の、本実施例のタイム
チャートを示している。以下各ステージに対応して説明
する。
第１図に於て、命令コードが命令レジスタ１０にセット
されると、Ｄステージの動作として、汎用レジスタ１２
からＢ＋ 、Ｂ２で示されるペースレジスタの内容がそ
れぞれ線１．２Ａ、１２Ｂへ読み出され、線１０Ａ、Ｉ
ＯＢにあるディスプレースメントＤ＋、Ｄｚ とから（
Ｂ＋） ＋ Ｉ）＋ 、（Ｂｚ）十Ｄｚが加算器１４．
１５で行われ、論理アドレスレジスタ１６．１７にセッ
トされ、レングスコードＩＪＩ ＋ Ｌ２は線１０Ｃ，
ＩＯＤを介してレジスタ１８．１９にセットされる。オ
ペコードＯＰは線１０Ｅを介してレジスタ１３にセット
される。
されると、Ｄステージの動作として、汎用レジスタ１２
からＢ＋ 、Ｂ２で示されるペースレジスタの内容がそ
れぞれ線１．２Ａ、１２Ｂへ読み出され、線１０Ａ、Ｉ
ＯＢにあるディスプレースメントＤ＋、Ｄｚ とから（
Ｂ＋） ＋ Ｉ）＋ 、（Ｂｚ）十Ｄｚが加算器１４．
１５で行われ、論理アドレスレジスタ１６．１７にセッ
トされ、レングスコードＩＪＩ ＋ Ｌ２は線１０Ｃ，
ＩＯＤを介してレジスタ１８．１９にセットされる。オ
ペコードＯＰは線１０Ｅを介してレジスタ１３にセット
される。
又、命令レジスタ１０の内容は、本発明の特徴でおるＯ
８Ｃ制御回路１１に送られる。
８Ｃ制御回路１１に送られる。
第７図は、該Ｏ８Ｃ制御回路を示したものである。Ｄス
テージに同期してレジスタ１００には該命令のオペレー
ションコードＯＰ’ 、第１．ｔベジンドのレングスコ
ードＬＩ’、ペースレジスタ番号Ｂ１′、ディスプレー
スメントＤ 、 ／がセットされる。
テージに同期してレジスタ１００には該命令のオペレー
ションコードＯＰ’ 、第１．ｔベジンドのレングスコ
ードＬＩ’、ペースレジスタ番号Ｂ１′、ディスプレー
スメントＤ 、 ／がセットされる。
又、Ｄステージに同期して、以前レジスタ１００にあっ
た内容はレジスタ１１０にセットされる。
た内容はレジスタ１１０にセットされる。
即ち、命令のＤステージ毎に命令レジスタ１０→１００
→１１０と順にその内容がセットされてゆく。
→１１０と順にその内容がセットされてゆく。
もし、該命令が１０進演算命令でおった場合、次サイク
ルでは、次命令のＤステージを開始せず、かわジにＤ′
ステージの動作を起動し、上記ＩＯ進演算命令（以下命
令２と呼ぶ）とその前にデコードされた命令（以下命令
１と呼ぶ）と次にデコードされる命令（以下命令３と呼
ぶ）との間で以下に示す比較が行われる。
ルでは、次命令のＤステージを開始せず、かわジにＤ′
ステージの動作を起動し、上記ＩＯ進演算命令（以下命
令２と呼ぶ）とその前にデコードされた命令（以下命令
１と呼ぶ）と次にデコードされる命令（以下命令３と呼
ぶ）との間で以下に示す比較が行われる。
命令１ 、２ 、３のオペレーションコード等ハそれぞ
れレジスタ１１０，１９０．１０にセットされている。
れレジスタ１１０，１９０．１０にセットされている。
第７図のデコーダ１０２，１１２では、命令３のオペコ
ードＯＰと命令２，１のオペコードＯＰ’。
ードＯＰと命令２，１のオペコードＯＰ’。
ＯＰ“を比較し、演算結果の引き渡しが可能な命令の組
合せかどうかをデコードし、可能であるとき１０２Ａ、
１１２Ａをそれぞれゝ１′にする。
合せかどうかをデコードし、可能であるとき１０２Ａ、
１１２Ａをそれぞれゝ１′にする。
比較器１０４では、Ｌ、／≧Ｌ２ ＋ １３＋’“＝Ｂ
２゜ＬＩ’＋ＤＩ’＝Ｌ２ ＋Ｉｈの比較が行われ全て
の条件が成立するとｉｌ ０４Ａをゝｌ′にする。比較
器１０６，１１４．１１６でも同様の比較が行われ、そ
れぞれ条件が成立すると線１０６Ａ。
２゜ＬＩ’＋ＤＩ’＝Ｌ２ ＋Ｉｈの比較が行われ全て
の条件が成立するとｉｌ ０４Ａをゝｌ′にする。比較
器１０６，１１４．１１６でも同様の比較が行われ、そ
れぞれ条件が成立すると線１０６Ａ。
１１４Ａ、１１６Ａをゝ１／にする。さらに、アンド回
路１０３，１０５，１１３，１１５によシ図の様にアン
ドがとられ、それぞれ線１０３Ａ。
路１０３，１０５，１１３，１１５によシ図の様にアン
ドがとられ、それぞれ線１０３Ａ。
ｔ０５Ａ、１１３Ａ、１ｉ５Ａ＝ゝｌ′ＶＣする。
以上がＤ′ステージの動作である。
上記比較の意味する所を比較回路１０４を例にとシ第８
図によシ説明する。命令２が変更しようとしている記憶
領域（以下領域２と呼ぶ）をハツチングで図示したとき
、命令３との間でＯ２０が生じる場合として第８図（→
〜（ｅ）がある。第８図（ａ）は命令３が必要とする記
憶領域（以下領域３と呼ぶ）が領域２に含まれる場合、
第８図（ｂ）は逆に領域２が領域３に含まれる場合、第
８図（Ｃ）、（ｄ）は領域２と領域３の一部が重複する
場合である。第８図（ｅ）は第８図（ａ）の特殊ケース
であシ、領域３が領域２に含まれかつ、領域２と領域３
の右端が一致する場合を示している。上記比較ではＢ＋
’＝Ｂｚ即ち（Ｂ＋’） ＝ （Ｂ２） （０はレジス
タの内容を示す）であシ、かつＬ＋’＋Ｄ＋’＝Ｌ２＋
Ｄｚゆえ、（Ｂ＋’）十Ｌｌ’ ＋Ｄ＋’ ＝ （Ｂｚ
ｌ ＋Ｉｌｈ ＋Ｌｘ 、さらにり、／≧Ｌ２ゆえ、第
８図（ｅ）の場合であることを示している。
図によシ説明する。命令２が変更しようとしている記憶
領域（以下領域２と呼ぶ）をハツチングで図示したとき
、命令３との間でＯ２０が生じる場合として第８図（→
〜（ｅ）がある。第８図（ａ）は命令３が必要とする記
憶領域（以下領域３と呼ぶ）が領域２に含まれる場合、
第８図（ｂ）は逆に領域２が領域３に含まれる場合、第
８図（Ｃ）、（ｄ）は領域２と領域３の一部が重複する
場合である。第８図（ｅ）は第８図（ａ）の特殊ケース
であシ、領域３が領域２に含まれかつ、領域２と領域３
の右端が一致する場合を示している。上記比較ではＢ＋
’＝Ｂｚ即ち（Ｂ＋’） ＝ （Ｂ２） （０はレジス
タの内容を示す）であシ、かつＬ＋’＋Ｄ＋’＝Ｌ２＋
Ｄｚゆえ、（Ｂ＋’）十Ｌｌ’ ＋Ｄ＋’ ＝ （Ｂｚ
ｌ ＋Ｉｌｈ ＋Ｌｘ 、さらにり、／≧Ｌ２ゆえ、第
８図（ｅ）の場合であることを示している。
線１０３人は命令２の第１オペランドと命令３の第２オ
ペランドの間の比較結果を、他も同様に線１０５Ａは命
令２の第１オペランドと命令３の第１オペランド間、線
１１３Ａは命令１の第１オペランドと命令３の第２オペ
ランド間、１ｌ１５Ａは命令１の第１オペランドと命令
３の第１オペラ・ノド間の比較結果を示している。
ペランドの間の比較結果を、他も同様に線１０５Ａは命
令２の第１オペランドと命令３の第１オペランド間、線
１１３Ａは命令１の第１オペランドと命令３の第２オペ
ランド間、１ｌ１５Ａは命令１の第１オペランドと命令
３の第１オペラ・ノド間の比較結果を示している。
これらの比較結果は、命令３のＤステージに同期して、
レジスタ６１，６０，６３．６２にそれぞれセットされ
る。
レジスタ６１，６０，６３．６２にそれぞれセットされ
る。
Ａステージでは、論理アドレスレジスタ１６゜１７が線
１６Ａ、１７Ａを介し第３図のアドレス変換回路２６０
，２７０に送られ、実アドレスに変換されて実アドレス
レジスタ２６．２７にセットされる。
１６Ａ、１７Ａを介し第３図のアドレス変換回路２６０
，２７０に送られ、実アドレスに変換されて実アドレス
レジスタ２６．２７にセットされる。
アライン制御回路２８０，２９０では、レングスコード
の内容線１８人、１９人とアドレス変換の対象とならな
い下位のアドレス線１６Ａ、１７Ａからアライナ３６．
３７で行うためのシフト数を決定する。シフト数につい
て第５図（→で説明する。
の内容線１８人、１９人とアドレス変換の対象とならな
い下位のアドレス線１６Ａ、１７Ａからアライナ３６．
３７で行うためのシフト数を決定する。シフト数につい
て第５図（→で説明する。
オペランド読出クを斜線で示したとすると、先に説明し
たとおシ右端アドレスは（Ｂｉ）＋Ｄ＋＋ＬＬ （ｉ；
ｌ、２）で示され、その下位３ ｂｉｔで８バイト境界
内のアドレスが示される。この３ｂｉｔの値をＸとする
と７−ｘバイト右にシフトすることによシ第５図（Ｃ）
の下の様に、オペランドの右端が８バイトの右端にあっ
た出力が得られる。
たとおシ右端アドレスは（Ｂｉ）＋Ｄ＋＋ＬＬ （ｉ；
ｌ、２）で示され、その下位３ ｂｉｔで８バイト境界
内のアドレスが示される。この３ｂｉｔの値をＸとする
と７−ｘバイト右にシフトすることによシ第５図（Ｃ）
の下の様に、オペランドの右端が８バイトの右端にあっ
た出力が得られる。
１０進命令の場合小数点位置はデータの右端にあるので
第１．第２オペランドの小数点位置がともにオペランド
の右端が最右に位置する様、アライナ３６．３７にてシ
フトしかつ不要な部分にゼロ埋め込みが行われる（以下
右詰めと呼ぶ）。第１、第２オペランドをともに右詰め
にすることによシ両オペランドの小数点位置が合い演算
が行いやすくなる。
第１．第２オペランドの小数点位置がともにオペランド
の右端が最右に位置する様、アライナ３６．３７にてシ
フトしかつ不要な部分にゼロ埋め込みが行われる（以下
右詰めと呼ぶ）。第１、第２オペランドをともに右詰め
にすることによシ両オペランドの小数点位置が合い演算
が行いやすくなる。
アライン制御回路２８０，２９０で得られたシフト数は
レジスタ２８．２９にセットされる。
レジスタ２８．２９にセットされる。
又、レングスコードや論理アドレスである線１６Ａ−１
９Ａはｏｓｃ検出回路２０に送られ、ここで該命令よシ
も先行する命令が格納しようとしているアドレスとの比
較が行われる。
９Ａはｏｓｃ検出回路２０に送られ、ここで該命令よシ
も先行する命令が格納しようとしているアドレスとの比
較が行われる。
第４図は、Ｏ８Ｃ検出回路の一例である。線１６Ａ−１
９Ａにはそれぞれ（Ｂ＋Ｂ＋Ｄ１゜（ＩｈＢ＋Ｉｈ 、
Ｌｌ、Ｌｘが人力され、加算器２０１．２０２にて加算
される。（Ｈ）＋−１−Ｄｔおよび（Ｂ＋）＋Ｄ＋＋Ｌ
ｔ（ｉ＝１，２）は該命令が読み出そうとしているスト
レジオペランドの先頭および後尾のアドレスを示してい
る。この内（Ｂ１）＋ＤＩ及び（Ｂｔｌ＋Ｄ＋ ＋Ｌ＋
はそれぞれレジスタ２１０−１，２２０−１にＡステー
ジに同期してセットされ、レジスタ２１０−１，２２０
−１の内容は順次Ａステージ同期でレジスタ２１〇−２
，２２０−２，・・・、２１０−ｎ、２２０−ｎにセッ
トされる。したがって、レジスタ２１０−ｎ。
９Ａにはそれぞれ（Ｂ＋Ｂ＋Ｄ１゜（ＩｈＢ＋Ｉｈ 、
Ｌｌ、Ｌｘが人力され、加算器２０１．２０２にて加算
される。（Ｈ）＋−１−Ｄｔおよび（Ｂ＋）＋Ｄ＋＋Ｌ
ｔ（ｉ＝１，２）は該命令が読み出そうとしているスト
レジオペランドの先頭および後尾のアドレスを示してい
る。この内（Ｂ１）＋ＤＩ及び（Ｂｔｌ＋Ｄ＋ ＋Ｌ＋
はそれぞれレジスタ２１０−１，２２０−１にＡステー
ジに同期してセットされ、レジスタ２１０−１，２２０
−１の内容は順次Ａステージ同期でレジスタ２１〇−２
，２２０−２，・・・、２１０−ｎ、２２０−ｎにセッ
トされる。したがって、レジスタ２１０−ｎ。
２２０−ｎには該命令性よＦｒｎ命令前の命令の格納領
域の先頭・後尾アドレスがセットされている。
域の先頭・後尾アドレスがセットされている。
これらの領域が、該命令の読み出し領域の一部又は全部
と重複するか否かを比較器２３０−１−ｎ。
と重複するか否かを比較器２３０−１−ｎ。
２４０−１〜ｎで検出し、もし一部でも重複する所があ
れば線２３０Ａ−１〜ｎ、２４０Ａ−４〜ｎを１１′に
する。ステージ制御回路２５０では線２３０ Ａ −１
〜ｎ 、線２４０−１〜Ｈの１つでも′１′であると該
命令のオペランド読出しが抑止される。
れば線２３０Ａ−１〜ｎ、２４０Ａ−４〜ｎを１１′に
する。ステージ制御回路２５０では線２３０ Ａ −１
〜ｎ 、線２４０−１〜Ｈの１つでも′１′であると該
命令のオペランド読出しが抑止される。
ここで、本発明の特徴としてＯ８Ｃ制御回路１１で、Ｏ
ＳＣが検出された場合には１，１６０Ａ〜６３Ａを介し
て該Ｏ８Ｃ検出回路２０に伝えられ、これによシ比較器
２３０−１，２４０−１゜２３０−２，２４０−２の動
作を抑止し出力をゝ０′にする。Ｏ８Ｃ制御回路１１で
は第８図の（ｅ）の場合を検出するが、Ｏ８Ｃ検出回路
２０では（ａ）〜（ｅ）の全ての場合を検出する。した
がって、Ｏ８Ｃ制御回路１１で検出されたＯＳＣは、Ｏ
８Ｃ検出回路２０でも検出されるが、前者を優先させる
。
ＳＣが検出された場合には１，１６０Ａ〜６３Ａを介し
て該Ｏ８Ｃ検出回路２０に伝えられ、これによシ比較器
２３０−１，２４０−１゜２３０−２，２４０−２の動
作を抑止し出力をゝ０′にする。Ｏ８Ｃ制御回路１１で
は第８図の（ｅ）の場合を検出するが、Ｏ８Ｃ検出回路
２０では（ａ）〜（ｅ）の全ての場合を検出する。した
がって、Ｏ８Ｃ制御回路１１で検出されたＯＳＣは、Ｏ
８Ｃ検出回路２０でも検出されるが、前者を優先させる
。
線６０人〜６３Ａ及び線１３Ａは、Ａステージに同期し
てレジスタ７０〜７３及び２３にセットされる。
てレジスタ７０〜７３及び２３にセットされる。
さて、纂３図に戻ってＬステージでは、実アドレスレジ
スタ２６．２７に得られた央アドレスを用いてバッファ
ストレジ３４．３５からオペランドデータの読み出しが
行われ、読み出されたデータはアライナ３６．３７で演
算に好適な様に右詰めに位置合せされ、又不要なバイト
にはゼロが埋め込まれたのち線３６Ａ、３７Ａτ介して
演算器４０に送られる。
スタ２６．２７に得られた央アドレスを用いてバッファ
ストレジ３４．３５からオペランドデータの読み出しが
行われ、読み出されたデータはアライナ３６．３７で演
算に好適な様に右詰めに位置合せされ、又不要なバイト
にはゼロが埋め込まれたのち線３６Ａ、３７Ａτ介して
演算器４０に送られる。
レジスタ７０〜７３の内容は＃！７０Ａ 〜７３Ａヲ介
シ、又オペコードを納めたレジスタ２３は線２３Ａを介
して演算器４０に送られる。
シ、又オペコードを納めたレジスタ２３は線２３Ａを介
して演算器４０に送られる。
演算器４０の構成の一例を第６図に示す。線２６Ａを介
してレジスタ２６内の先頭アドレス（Ｂ＋）＋Ｄ＋ は
Ａレジスタ４３０にセットされ、線２８Ａを介して、ア
ライナ３６で行った第１オペランドの／フト数と同じ値
がレジスタ４３１にセットされる。線２３Ａを介してレ
ジスタ２８から与えられる動作コードｏＰはマイクロ命
令記憶装置４００に読み出すべきマイクロプログラムの
先頭マイクロ命令アドレスとして入力される。アライｆ
３６．３７から出力された第１．Ｍ２オペランドデータ
は線３６Ａ、３７Ａを介して本発明の特徴の一つである
セレクタ４９０，４９１に送られる。セレクタ４９０で
は線７１Ａ、７３Ａが、共にゝ０′、′０′なら第１オ
ペランドデータである線３６Ａを、 Ｓ６１． ′１／
１らｗ２レジスタ４８１の内容即ち１１Ｍ４８１Ａをゝ
１／、′０／又はゝ１／、′１／ならばＷｌレジスタ４
８０の内容線４８０Ａを線４９０Ａに出力する。同様に
セレクタ４９１では線７０Ａ、７２Ａが′θ′。
してレジスタ２６内の先頭アドレス（Ｂ＋）＋Ｄ＋ は
Ａレジスタ４３０にセットされ、線２８Ａを介して、ア
ライナ３６で行った第１オペランドの／フト数と同じ値
がレジスタ４３１にセットされる。線２３Ａを介してレ
ジスタ２８から与えられる動作コードｏＰはマイクロ命
令記憶装置４００に読み出すべきマイクロプログラムの
先頭マイクロ命令アドレスとして入力される。アライｆ
３６．３７から出力された第１．Ｍ２オペランドデータ
は線３６Ａ、３７Ａを介して本発明の特徴の一つである
セレクタ４９０，４９１に送られる。セレクタ４９０で
は線７１Ａ、７３Ａが、共にゝ０′、′０′なら第１オ
ペランドデータである線３６Ａを、 Ｓ６１． ′１／
１らｗ２レジスタ４８１の内容即ち１１Ｍ４８１Ａをゝ
１／、′０／又はゝ１／、′１／ならばＷｌレジスタ４
８０の内容線４８０Ａを線４９０Ａに出力する。同様に
セレクタ４９１では線７０Ａ、７２Ａが′θ′。
ゝＯ１のとき第２オペランドデータで必る線３７Ａを、
％θ′２％１／のとき線４８１Ａを１１′。
％θ′２％１／のとき線４８１Ａを１１′。
Ｘ□／又はゝ１／、′１／のときＩｆＭ４８１Ａをセレ
クトし線４９１Ａに出力する。線４９０Ａ。
クトし線４９１Ａに出力する。線４９０Ａ。
４９１ＡはＬステージに同期してＸレジスタ４１０゜Ｘ
レジスタ４２０にそれぞれセットされる。上記セレクタ
の意味する所については後述する。
レジスタ４２０にそれぞれセットされる。上記セレクタ
の意味する所については後述する。
たとえば１０進加減算命令はＥステージが２サイクルあ
るが、最初のサイクルでは、Ｘレジスタ４１０およびＸ
レジスタ４２０にある第１．第２オペランドデータに対
して並列加算器４４０で演算が施されその結果はＸレジ
スタ４１０に戻される。並列加算器４４０での演算の実
行（加算か減算）等は全てマイクロ命令４００によシ制
御される。
るが、最初のサイクルでは、Ｘレジスタ４１０およびＸ
レジスタ４２０にある第１．第２オペランドデータに対
して並列加算器４４０で演算が施されその結果はＸレジ
スタ４１０に戻される。並列加算器４４０での演算の実
行（加算か減算）等は全てマイクロ命令４００によシ制
御される。
第２のサイクルでは、シフタ４６０の入力セレクタ４５
０でＸレジスタ４１０がセレクトされ、シック４６０で
はアライナ３６で行ったとは逆のシフト動作が行われる
。即ち第５図（ｂ）に示す様にアライナ３６で右シフト
した分だけ左にシフトする。シフトされた演算結果はＳ
レジスタ４７０にセットされる。シフタ４６０の動作は
マイクロ命令４００及びレジスタ４３１から与えられる
シフト数にムシ制御される。
０でＸレジスタ４１０がセレクトされ、シック４６０で
はアライナ３６で行ったとは逆のシフト動作が行われる
。即ち第５図（ｂ）に示す様にアライナ３６で右シフト
した分だけ左にシフトする。シフトされた演算結果はＳ
レジスタ４７０にセットされる。シフタ４６０の動作は
マイクロ命令４００及びレジスタ４３１から与えられる
シフト数にムシ制御される。
演算器４０を示した第６図では、本発明の特徴のｌっで
あるＷｌレジスタ４８０．Ｗ２レジスタ４８１があり、
Ｅステージの第２サイクルでセレクタ４５０（７）出力
ｍ４５０Ａ７％ＷＩ Ｌ／レジスタ４８０、Ｗｌレジス
タ４８０の内容がＷ２レジスタ４８１にセットされる。
あるＷｌレジスタ４８０．Ｗ２レジスタ４８１があり、
Ｅステージの第２サイクルでセレクタ４５０（７）出力
ｍ４５０Ａ７％ＷＩ Ｌ／レジスタ４８０、Ｗｌレジス
タ４８０の内容がＷ２レジスタ４８１にセットされる。
これらは、マイクロ命令４００によシ制御される。Ｗｌ
レジスタ４８０には、第５図（ｂ）の上側の様な、右詰
めの演算結果が得られる。この様な動作は命令毎に１回
行われるＯ”ｒＷ２レジスタ４８１には、該命令よシさ
らに１命令前の右詰め結果が得られる。
レジスタ４８０には、第５図（ｂ）の上側の様な、右詰
めの演算結果が得られる。この様な動作は命令毎に１回
行われるＯ”ｒＷ２レジスタ４８１には、該命令よシさ
らに１命令前の右詰め結果が得られる。
Ｐステージでは、第１オペランド即ち演算結果の誉き込
みアドレス情報が線４０Ａを介してアドレス変換器５２
に送られ実アドレスに変換されて実アドレスレジスタ５
４にセットされる。一方Ｓレジスタ４７０の演算結果は
線４０Ｂを介してレジスタ５６にセットされる。
みアドレス情報が線４０Ａを介してアドレス変換器５２
に送られ実アドレスに変換されて実アドレスレジスタ５
４にセットされる。一方Ｓレジスタ４７０の演算結果は
線４０Ｂを介してレジスタ５６にセットされる。
Ｓステージでは実アドレス５４を用いてレジスタ５６の
内容がバッファストレジ３４．３５へ書き込まれる。
内容がバッファストレジ３４．３５へ書き込まれる。
命令３のＬステージではＷルジスタ４８０１Ｗ２レジス
タ４８１にはそれぞれ命令２，１の右詰め演算結果がセ
ットされておシ、命令３と２のＯＳＣ検出結果線７０Ａ
、７１Ａ、及び命令３と１の０８０検出結果線７２Ａ、
７３Ａによシ、それぞれセレクタ４９０，４９１で先に
示した動作が行われる。このとき、たとえば線７１Ａと
７３Ａが同時に′１′となった場合即ち、命令１及び２
の演算結果を命令３の第１オペランドデータとして使用
する場合線７１Ａを優先して命令２の演算結果を使用し
て演算する様にしている。
タ４８１にはそれぞれ命令２，１の右詰め演算結果がセ
ットされておシ、命令３と２のＯＳＣ検出結果線７０Ａ
、７１Ａ、及び命令３と１の０８０検出結果線７２Ａ、
７３Ａによシ、それぞれセレクタ４９０，４９１で先に
示した動作が行われる。このとき、たとえば線７１Ａと
７３Ａが同時に′１′となった場合即ち、命令１及び２
の演算結果を命令３の第１オペランドデータとして使用
する場合線７１Ａを優先して命令２の演算結果を使用し
て演算する様にしている。
例えば線７１Ａが１１′となった場合、命令３と２の第
１オペランドがＯ２０を生じたことを意味する。このと
き線３６Ａにはバッファストレジ３４から読み出されア
ライナ３６で右詰めにされた命令３の第１オペランドデ
ータが入力されるが、これは命令２の演算結果が格納さ
れる前の値であふため、正しい演算ができない。正しい
演算を行うためには命令２の演算結果を命令３の第１オ
ペランドデータとする必要があるので、セレクタ４９０
でＷルジスタ４８０の出力線４８０Ａにおきかえる。こ
のとき、アライナ３６で行ったと同等の操作を施す必要
があるため、Ｗルジスタ４８０には右詰めの演算結果を
入れ、また、セレクタ４８０では不要なオペランド位置
にゼロがうめ込まれる。
１オペランドがＯ２０を生じたことを意味する。このと
き線３６Ａにはバッファストレジ３４から読み出されア
ライナ３６で右詰めにされた命令３の第１オペランドデ
ータが入力されるが、これは命令２の演算結果が格納さ
れる前の値であふため、正しい演算ができない。正しい
演算を行うためには命令２の演算結果を命令３の第１オ
ペランドデータとする必要があるので、セレクタ４９０
でＷルジスタ４８０の出力線４８０Ａにおきかえる。こ
のとき、アライナ３６で行ったと同等の操作を施す必要
があるため、Ｗルジスタ４８０には右詰めの演算結果を
入れ、また、セレクタ４８０では不要なオペランド位置
にゼロがうめ込まれる。
このようにして、命令２及び１の演算結果を命令３の演
算に使用することができる。命令３０Ｅステージでも同
様に右づめの演算結果をＷルジスタ４８０にセットして
おくことによシ、命令３と次の命令（命令４）の間でも
連続して上記演算結果の引き渡しを行うことができる。
算に使用することができる。命令３０Ｅステージでも同
様に右づめの演算結果をＷルジスタ４８０にセットして
おくことによシ、命令３と次の命令（命令４）の間でも
連続して上記演算結果の引き渡しを行うことができる。
以上述べた実施例の動作ステージは第２図（ｅ）の様で
ある。命令１，２．３が１０進加減算命令であった場合
の図であシ、このとき命令２，３．４のＤステージの開
始はｌサイクル遅らされ、代わシにＤ′ステージが起動
されてＯ８Ｃ制御回路１１が動作する。命令２，３．４
のＤステージを１サイクル遅らせても、演算結果は２サ
イクルピツチに得られ、従来方式でＯ２０が無い場合の
第２図（→と同じ性能が出ることも、特徴のひとつであ
る。
ある。命令１，２．３が１０進加減算命令であった場合
の図であシ、このとき命令２，３．４のＤステージの開
始はｌサイクル遅らされ、代わシにＤ′ステージが起動
されてＯ８Ｃ制御回路１１が動作する。命令２，３．４
のＤステージを１サイクル遅らせても、演算結果は２サ
イクルピツチに得られ、従来方式でＯ２０が無い場合の
第２図（→と同じ性能が出ることも、特徴のひとつであ
る。
従来の回路ではＯ８Ｃ制御回路１１がないため線６０Ａ
〜６３ＡもなくＯ８Ｃ検出回路２０で検出されたＯ２０
は抑止されず、ステージ制御回路によって次命令のオペ
ランド読出しが遅らされるため、第２図（ｂ）の様なタ
イムチャートになる。
〜６３ＡもなくＯ８Ｃ検出回路２０で検出されたＯ２０
は抑止されず、ステージ制御回路によって次命令のオペ
ランド読出しが遅らされるため、第２図（ｂ）の様なタ
イムチャートになる。
本実施例は１０進演算命令に限定して説明したが、少な
くとも右詰めで演算する命令に適用可能であシ、また、
その他のＳＳ命令についても応用ができる。
くとも右詰めで演算する命令に適用可能であシ、また、
その他のＳＳ命令についても応用ができる。
本発明によれば、先行する命令が変更しようとする記憶
領域の一部又は全部を後続の命令がオペランドデータと
して使用する場合、ストレジを介すことなく演算器内で
先行の命令の演算結果を後続の命令に引き渡すことがで
きるので、後続命令の処理が早期に開始でき、従来生じ
ていたパイプラインの乱れをなくして処理の高速化が行
える効果がある。
領域の一部又は全部を後続の命令がオペランドデータと
して使用する場合、ストレジを介すことなく演算器内で
先行の命令の演算結果を後続の命令に引き渡すことがで
きるので、後続命令の処理が早期に開始でき、従来生じ
ていたパイプラインの乱れをなくして処理の高速化が行
える効果がある。
第１図及び第３図は本発明による実施例のデータ処理装
置のブロック図、第２図（ａ）および（ｂ）はそれぞれ
Ｏ２０がない場合とある場合の従来の動作を示す図、第
２図（ｅ）は本発明における動作を示す図、第４図は、
第３図のＯ８Ｃ検出回路２０の一例、第５図（ａ）は第
３図のアライナ３６．３７の動作を説明するための図、
第５図（ｂ）は第６図のシフタ４６０の動作を説明する
ための図、第６図は第３図の演算器４０の一例、第７図
は第３図のα℃制御回路１１の一例、第８図（ａ）〜（
ｅ）は、ＯＳＣ制御回路１１の動作を説明するための図
である。
置のブロック図、第２図（ａ）および（ｂ）はそれぞれ
Ｏ２０がない場合とある場合の従来の動作を示す図、第
２図（ｅ）は本発明における動作を示す図、第４図は、
第３図のＯ８Ｃ検出回路２０の一例、第５図（ａ）は第
３図のアライナ３６．３７の動作を説明するための図、
第５図（ｂ）は第６図のシフタ４６０の動作を説明する
ための図、第６図は第３図の演算器４０の一例、第７図
は第３図のα℃制御回路１１の一例、第８図（ａ）〜（
ｅ）は、ＯＳＣ制御回路１１の動作を説明するための図
である。
Claims (1)
- 【特許請求の範囲】 １、ストレジから読み出した１つ又は複数のオペランド
データに対し演算を施し、その演算結果をストレジに格
納する様な形式の命令処理機能を有する処理装置におい
て、 該形式の命令が格納した記憶領域の一部又は全部を、後
続の命令がオペランドデータとして使用する場合、これ
を検出して、該形式の命令のストレジへの格納を待たず
して、該演算結果を後続の命令のオペランドデータとし
て使用する機能を有することを特徴とするデータ処理装
置。 ２、該形式の命令処理を行う演算器内に、演算結果を後
続の命令に引き渡すためのデータレジスタを設け、該形
式の命令が格納しようとする記憶領域の一部又は全部を
後続の命令がオペ２ンドデータとして使用する場合に、
該データレジスタの内容を該後続の命令のオペランドデ
ータとして使用することを特徴とする第１項のデータ処
理装置。 ３、該形式の命令がデコードされた場合、次にデコード
する命令との間で、命令コード、オペランドの長さおよ
びオペランドのアドレス情報によシ、次命令がオペラン
ドとして使用する記憶領域が該形式の命令の格納しよう
とする記憶領域に含まれるか否かを検出する回路を設け
、該検出回路が咳条件を検出した場合には上記次命令の
該記憶領域からのオペランド読み出しを中止するか又は
該形式の命令の該記憶領域への薔き込みよシも先に実行
し、一方、該演算器において法データレジスタの内容を
上記次命令のオペ２ンドデータとして使用せしめること
を特徴とする第２項のデータ処理装置。 ４、該形式の命令がデコードされた場合、次命令のデコ
ードの開始を遅らせてかわシに、上記検出回路が該条件
を検出するためのデコードを行うことを特徴とする第３
項のデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123246A JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
| DE3424962A DE3424962A1 (de) | 1983-07-08 | 1984-07-06 | Datenverarbeitungsverfahren und vorrichtung zur durchfuehrung desselben |
| US07/075,528 US4916606A (en) | 1983-07-08 | 1987-07-20 | Pipelined parallel data processing apparatus for directly transferring operand data between preceding and succeeding instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123246A JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015746A true JPS6015746A (ja) | 1985-01-26 |
| JPH0545985B2 JPH0545985B2 (ja) | 1993-07-12 |
Family
ID=14855821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123246A Granted JPS6015746A (ja) | 1983-07-08 | 1983-07-08 | デ−タ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916606A (ja) |
| JP (1) | JPS6015746A (ja) |
| DE (1) | DE3424962A1 (ja) |
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|---|---|---|---|---|
| JPS6339036A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | パイプライン処理方式 |
| JPS6386033A (ja) * | 1986-09-30 | 1988-04-16 | Fujitsu Ltd | パイプライン処理方式 |
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| JP2810068B2 (ja) | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
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|---|---|---|---|---|
| JPS5621240A (en) * | 1979-07-27 | 1981-02-27 | Hitachi Ltd | Information processor |
| JPS6028015B2 (ja) * | 1980-08-28 | 1985-07-02 | 日本電気株式会社 | 情報処理装置 |
| JPS58189739A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| JPH063584B2 (ja) * | 1983-12-19 | 1994-01-12 | 株式会社日立製作所 | 情報処理装置 |
-
1983
- 1983-07-08 JP JP58123246A patent/JPS6015746A/ja active Granted
-
1984
- 1984-07-06 DE DE3424962A patent/DE3424962A1/de active Granted
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1987
- 1987-07-20 US US07/075,528 patent/US4916606A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPS5858653A (ja) * | 1981-10-02 | 1983-04-07 | Hitachi Ltd | デ−タ処理装置 |
Cited By (2)
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|---|---|---|---|---|
| JPS6339036A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | パイプライン処理方式 |
| JPS6386033A (ja) * | 1986-09-30 | 1988-04-16 | Fujitsu Ltd | パイプライン処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3424962A1 (de) | 1985-01-17 |
| DE3424962C2 (ja) | 1988-09-22 |
| US4916606A (en) | 1990-04-10 |
| JPH0545985B2 (ja) | 1993-07-12 |
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