JPS5858653A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5858653A JPS5858653A JP56156267A JP15626781A JPS5858653A JP S5858653 A JPS5858653 A JP S5858653A JP 56156267 A JP56156267 A JP 56156267A JP 15626781 A JP15626781 A JP 15626781A JP S5858653 A JPS5858653 A JP S5858653A
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- 230000003111 delayed effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 8
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- 101150022075 ADR1 gene Proteins 0.000 description 1
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- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に演算に関与するオペランドが記憶装置に
ある命令の高速処理を計ったデータ処理装置に関する。
ある命令の高速処理を計ったデータ処理装置に関する。
従来のデータ処理装置では、記憶装置内にあるオペラン
ド間の演算を行う命令（以降ＳＳ形式命令と呼ぶ）を処
理する方法として、記憶装置より第１オペランドの一部
と第２オペランドの一部を読出し、処理装置が一度にア
クセスできる長さを処理単位としてデータ処理を行い、
その処理単位の結果を記１装置の第１オペランド位置へ
書込み、その後アクセスするアドレスを更新して後続の
第１オペランドの一部を読出すという動作サイクルを、
指定された長さの処理が完了するまで繰返してい友。
ド間の演算を行う命令（以降ＳＳ形式命令と呼ぶ）を処
理する方法として、記憶装置より第１オペランドの一部
と第２オペランドの一部を読出し、処理装置が一度にア
クセスできる長さを処理単位としてデータ処理を行い、
その処理単位の結果を記１装置の第１オペランド位置へ
書込み、その後アクセスするアドレスを更新して後続の
第１オペランドの一部を読出すという動作サイクルを、
指定された長さの処理が完了するまで繰返してい友。
従って、結果の書込みが完了するまで、後続する第１オ
ペ２ンドの続出しは待比されており。
ペ２ンドの続出しは待比されており。
処理すべきデータが無いためデータ処理を中断しなけれ
ばならず、ＳＳ形式命令の実行時間が長くなる反意があ
った。
ばならず、ＳＳ形式命令の実行時間が長くなる反意があ
った。
そこで本発明の目的は、ＳＳ形式命令の実行時間を短縮
することＫＴｏる。
することＫＴｏる。
本発明では、結果の書込みを行なう前に後続のオペラン
ドの続出しを行ない、結果の書込みと後続の処理とを時
間的にオーバラップさせることにより、ＳＳ形式命令の
実行時間を短縮するものである。
ドの続出しを行ない、結果の書込みと後続の処理とを時
間的にオーバラップさせることにより、ＳＳ形式命令の
実行時間を短縮するものである。
まずＳＳ形式命令の一例を第１図忙示す。
ＯＰは８ビツト長であり、命令コードである。
このＯＰにより、どのような演算をオペランドに対して
行うかを指定する。
行うかを指定する。
Ｌけ８ビツト長であり、演算を行うオペランド長より１
だけ少ない数が２進数で指定されも従って指定可能なオ
ペランド長Ｆｉ１〜２５６バイト（１バイトｔ１８ビツ
トにより構成される）である。
だけ少ない数が２進数で指定されも従って指定可能なオ
ペランド長Ｆｉ１〜２５６バイト（１バイトｔ１８ビツ
トにより構成される）である。
ＡＤＲｌ、ａＲ２はそれぞれ１６ビツト長であり、第１
オペランドおよび第２オペ２ンドの先頭アドレスを指定
する。従って演算に関与するオペランドは、それぞれＡ
ＤＨ１〜、ωＲ＋＋ＬとＡＩ）Ｒ２−ＡＤＲ２＋Ｌの範
囲であり、オペランドはアドレスの上昇順に処理される
。演算結果は第１オペランドの位置に書込まれる。
オペランドおよび第２オペ２ンドの先頭アドレスを指定
する。従って演算に関与するオペランドは、それぞれＡ
ＤＨ１〜、ωＲ＋＋ＬとＡＩ）Ｒ２−ＡＤＲ２＋Ｌの範
囲であり、オペランドはアドレスの上昇順に処理される
。演算結果は第１オペランドの位置に書込まれる。
以下、本発明の一実施例を第２図〜第７図により説明す
る。
る。
第２図に本発明に従りたデータ処理装置のプ。
ロック図を示す。１１ｆｉ主記憶装置（ＭＳ ）であり
、ＳＳ形式命令のオペランドおよび命令が格納されてい
る。
、ＳＳ形式命令のオペランドおよび命令が格納されてい
る。
・「Ｓｌより読出したＳＳ形式命令は、各種選択回路お
よびデータ線を経由して、それぞれ命令コード書レジス
タ（Ｆ）５０．未処理バイト数レジスタ（ＥＣＮＴ）
４０．第１ 、ｔ ヘ？ ／ ）’・アドレス・レジス
Ｉり（ＦＭＳＡＲ） ５０ 、第１オペ２ンド・バイト
・ポインタ（ＦＢＰ） １４１ 第２オペランド・ア
ドレス、レジスタ（ＳＭＥＡＲ）５ ｆへ、第２オペｙ
６ンド・バイトポインタ（ＳＥＰ）２４１部５形式命令
のｏｐ部、Ｌ部、ＡＤＲ１部、０８２部が転送゛され命
令の処理が開始可能となる。これらデータのセット手順
の詳細についての説明は省略する。
よびデータ線を経由して、それぞれ命令コード書レジス
タ（Ｆ）５０．未処理バイト数レジスタ（ＥＣＮＴ）
４０．第１ 、ｔ ヘ？ ／ ）’・アドレス・レジス
Ｉり（ＦＭＳＡＲ） ５０ 、第１オペ２ンド・バイト
・ポインタ（ＦＢＰ） １４１ 第２オペランド・ア
ドレス、レジスタ（ＳＭＥＡＲ）５ ｆへ、第２オペｙ
６ンド・バイトポインタ（ＳＥＰ）２４１部５形式命令
のｏｐ部、Ｌ部、ＡＤＲ１部、０８２部が転送゛され命
令の処理が開始可能となる。これらデータのセット手順
の詳細についての説明は省略する。
ＭＳｌは、 ＭＳアドレス母線５３により８バイト境界
率位のアクセスが可能であり、読出しデータは、８バイ
トの読出し母線２を経由して８バイト長の続出しデータ
ーレジスタ（ＭＳＲＤＲ） ５にセットされる。８バイ
トの書込みデータは、書込みデータ拳レジスタ（ＭＷＤ
Ｒ）４から書込み母線５を経由してＭＳｌへ送られる。
率位のアクセスが可能であり、読出しデータは、８バイ
トの読出し母線２を経由して８バイト長の続出しデータ
ーレジスタ（ＭＳＲＤＲ） ５にセットされる。８バイ
トの書込みデータは、書込みデータ拳レジスタ（ＭＷＤ
Ｒ）４から書込み母線５を経由してＭＳｌへ送られる。
ＦＯＰＲｌｏは８バイト長の第１オペ２ンド・レジスタ
であり、オペランドのセット時は、 ＭＳＲＤＲ５の各
バイトがＭＳＲＤＲ出力線１０１〜１０８ 、ＦＯＰＨ
の各バイト毎に用意されているＦＯＰＲ人力切替えスイ
ッチ１１１〜１１８、さらにその切替え後のデータ線１
２１〜１２８を経由してＦＯＰＲｌｏへ転送される。
であり、オペランドのセット時は、 ＭＳＲＤＲ５の各
バイトがＭＳＲＤＲ出力線１０１〜１０８ 、ＦＯＰＨ
の各バイト毎に用意されているＦＯＰＲ人力切替えスイ
ッチ１１１〜１１８、さらにその切替え後のデータ線１
２１〜１２８を経由してＦＯＰＲｌｏへ転送される。
これに対して、５ＯＰＲ２０Ｆ１８バイト長の第２オペ
ランド・レジスタであり１Ｍ５ＲＢＲｓから８バイト巾
のＭＳＲＩ）Ｒデータ母＠２１を経由して８バイト単位
の転送が行われる。
ランド・レジスタであり１Ｍ５ＲＢＲｓから８バイト巾
のＭＳＲＩ）Ｒデータ母＠２１を経由して８バイト単位
の転送が行われる。
ＦＯＰＲｌｏ ′ｊ？よび５ＯＰＲ２ｏにセットされ次
オペランドは、それぞれ、８バイト巾レジスタから１バ
イトを選択する切替えスイッチ５２および５５を経由し
て、１人力幅が１バイト巾の演算器ＡＬＵ５１の入力と
なる。
オペランドは、それぞれ、８バイト巾レジスタから１バ
イトを選択する切替えスイッチ５２および５５を経由し
て、１人力幅が１バイト巾の演算器ＡＬＵ５１の入力と
なる。
ＡＩＤ５１は命令コード・レジスタｖ？）ｓｏにより。
命令に応じた所定の演算をその入力データに対して行い
、１バイトのＡ１１ｌ出カ線３４へ出力する６・、４ｆ
ｆ１５１１７）出力は、ＦＯＰＲｌｏ （７） Ａ、ｒ
Ｅ８人力なったバイト位置に対して、 ＦＯＰＲ入力切
替えスイッチ１１１〜１１８およびデータ線１２１〜１
２８を経由して送り込まれ、該バイト位置に対してだけ
セクト信号が出される。
、１バイトのＡ１１ｌ出カ線３４へ出力する６・、４ｆ
ｆ１５１１７）出力は、ＦＯＰＲｌｏ （７） Ａ、ｒ
Ｅ８人力なったバイト位置に対して、 ＦＯＰＲ入力切
替えスイッチ１１１〜１１８およびデータ線１２１〜１
２８を経由して送り込まれ、該バイト位置に対してだけ
セクト信号が出される。
このようにして、ＦＯＰＲｌｏにセットされ九オペラン
ドＦｉ１バイトずつＡｌｌＢ１の入力データとなり、ま
たＡｕｌ出力が１バイトずつ該バイト位置忙書込まれる
。結果の書込みが終了すると、ＦＯＰＲｌｏおよび５Ｏ
ＰＲ２０のバイト位置指定を行うバイト・ポインターＦ
ＢＰ１４１と５ＢＰ２４１に、１を加える。
ドＦｉ１バイトずつＡｌｌＢ１の入力データとなり、ま
たＡｕｌ出力が１バイトずつ該バイト位置忙書込まれる
。結果の書込みが終了すると、ＦＯＰＲｌｏおよび５Ｏ
ＰＲ２０のバイト位置指定を行うバイト・ポインターＦ
ＢＰ１４１と５ＢＰ２４１に、１を加える。
（ＦＢＰ１４１と５ＢＰ２４１の動作は後述する）また
１バイトの処理が終るつど、未処理パーイト数しジスタ
（ＢＣＮ′ｒ）４０ハ減算回路４１トＢＣＮＴ入力選択
スイッ４−４２を減算回路出力線４５を選ぶように制御
されて１０減算が行われる。
１バイトの処理が終るつど、未処理パーイト数しジスタ
（ＢＣＮ′ｒ）４０ハ減算回路４１トＢＣＮＴ入力選択
スイッ４−４２を減算回路出力線４５を選ぶように制御
されて１０減算が行われる。
ＭＳｌをアクセスするアドレスは、アドレス切替えスイ
ッチ５２により、第１オペ２ンドの続出し、書込みの場
合には、ＦＭＳＡＲ５０を選び、その内容をＭＳアドレ
ス母線５３へ送出するよう制御する。またＭＳアドレス
母線５５はＭＳアクセス・アドレスを更新する丸めのア
ドレス演算器（ＪＬ４）５４０入力ともなっている。同
様にして、第２オペランドの読出しの場合には、 ５Ｍ
５ＡＲ５１の内容をＭＳｌのアクセス・アドレスとして
使用する。
ッチ５２により、第１オペ２ンドの続出し、書込みの場
合には、ＦＭＳＡＲ５０を選び、その内容をＭＳアドレ
ス母線５３へ送出するよう制御する。またＭＳアドレス
母線５５はＭＳアクセス・アドレスを更新する丸めのア
ドレス演算器（ＪＬ４）５４０入力ともなっている。同
様にして、第２オペランドの読出しの場合には、 ５Ｍ
５ＡＲ５１の内容をＭＳｌのアクセス・アドレスとして
使用する。
ＪＬ４５４Ｏ一方Ｏ入力１４ ＦＭＳＡＲ５０ｈ ６
イ１４５Ｍ５ＡＲ５１なるアドレスレジスタであり、他
方は定数発生器（（’）５８より与えられる定数（Ｏ１
８あるいは１６等）である。ｆｉ次、４Ａ５４は加算と
減算とが可能であり、演算の種類は他の制御回路（開示
せず）より指定される。
イ１４５Ｍ５ＡＲ５１なるアドレスレジスタであり、他
方は定数発生器（（’）５８より与えられる定数（Ｏ１
８あるいは１６等）である。ｆｉ次、４Ａ５４は加算と
減算とが可能であり、演算の種類は他の制御回路（開示
せず）より指定される。
Ａｌ５４の出力は〃出力線５５、アドレス・レジスタ入
力切替えスイッチ５６．アドレス・レジスタ入力線５７
を経由して１，４Ｊ５４の入力となり九アト。
力切替えスイッチ５６．アドレス・レジスタ入力線５７
を経由して１，４Ｊ５４の入力となり九アト。
レス−レジスタに戻され、アドレス−レジスタの更新が
行われる。
行われる。
第５図は第２図におけるＭＳＲＤＲ５およびＦＯｐＲｌ
ｏ−の周辺の詳細回路図である。
ｏ−の周辺の詳細回路図である。
ＡＬＵ５１の入力となる１バイトを選択する切替えスイ
ッチ３２を１ｉｌＪ御しているのはＦＢｐ１４１で６４
ＦＢＰ１４１には命令の処理開始時に第１オペ２ンド・
アドレスつまりＦＭＳＡＲ５０の下５ビットと同じ内容
がセットされ、その内容をデコードし比信号が出力され
るＦＢＰ１４１の内容が２進数で０００ならばＦＯＰＲ
ｌｏの第１バイト目、つまり最左バイト位置（最も小さ
いアドレスのデータが入る位１ｉｔ）を指定し、０１０
なうば、第３バイト目、１１１ならば第８バイト目、つ
鷹り最古バイト位置を指定する。
ッチ３２を１ｉｌＪ御しているのはＦＢｐ１４１で６４
ＦＢＰ１４１には命令の処理開始時に第１オペ２ンド・
アドレスつまりＦＭＳＡＲ５０の下５ビットと同じ内容
がセットされ、その内容をデコードし比信号が出力され
るＦＢＰ１４１の内容が２進数で０００ならばＦＯＰＲ
ｌｏの第１バイト目、つまり最左バイト位置（最も小さ
いアドレスのデータが入る位１ｉｔ）を指定し、０１０
なうば、第３バイト目、１１１ならば第８バイト目、つ
鷹り最古バイト位置を指定する。
ま九ＦＢＰ１４１の出力１４０はＦＯＰＲ入力切替えス
イッチ１１１〜１１８にも送られており、Ａｍ出力をＦ
ＯＰＲｌｏの所定の位置（ＡＬＵ５１の入力として指定
されたバイト位置と同じ）１２書込むためにも使用して
いる。− ＦＯＰＲ八カ切へえスイッチ１１１〜１１Ｂは、 ＭＳ
ＲＤＲ５よりの８バイトを同時に選択する時には、８／
＜イトセット信号１３２を出し、１バイトセット信号１
５１ヲ禁止することＫ ！ リ１Ｍ５ＲＤＲ５−、ＦＯ
ＰＲｌ ０の転送を行う。一方、Ａｌｌｌ３１からの１
バイトの書込み時には、ＦＢＰ１４１（Ｄ出力１４０と
Ａｌｌｌ５１ （Ｄ出力５４とさらに１バイトセット信
号１５１とのアンド・ゲート群により、ＦＥＰ１４１に
より指定された１バイトに対してのみ書込みが行われる
。
イッチ１１１〜１１８にも送られており、Ａｍ出力をＦ
ＯＰＲｌｏの所定の位置（ＡＬＵ５１の入力として指定
されたバイト位置と同じ）１２書込むためにも使用して
いる。− ＦＯＰＲ八カ切へえスイッチ１１１〜１１Ｂは、 ＭＳ
ＲＤＲ５よりの８バイトを同時に選択する時には、８／
＜イトセット信号１３２を出し、１バイトセット信号１
５１ヲ禁止することＫ ！ リ１Ｍ５ＲＤＲ５−、ＦＯ
ＰＲｌ ０の転送を行う。一方、Ａｌｌｌ３１からの１
バイトの書込み時には、ＦＢＰ１４１（Ｄ出力１４０と
Ａｌｌｌ５１ （Ｄ出力５４とさらに１バイトセット信
号１５１とのアンド・ゲート群により、ＦＥＰ１４１に
より指定された１バイトに対してのみ書込みが行われる
。
ＦＢＰ１４１は１バイトの処理が終るごとに加算回路１
４２により１ずつ加算され、２進数の１１１か。
４２により１ずつ加算され、２進数の１１１か。
らは０００へラップアラウンドするようになりている。
５ＯＰＲ２０１１Ｃ対してもＦＯＰＲｌｏと同様に第２
オペランドの５ＢＰ２４１が用意されている。動作につ
いては、Ａｕ１５１からの１バイトの書込みが行われる
ことがない点を除いてＦＯＰＲｌｏと同様であり、詳細
の説明は省略する。
オペランドの５ＢＰ２４１が用意されている。動作につ
いては、Ａｕ１５１からの１バイトの書込みが行われる
ことがない点を除いてＦＯＰＲｌｏと同様であり、詳細
の説明は省略する。
第４図に従来方法による動作手順を示す。各ステップは
条件文（テスト）がなければ次のステップへ進む。また
条件が不成立でありても次のステップへ進む。これらの
ステップは論理的な動作を示すものであり、処理装置の
１サイクルあるいは１マイクロステツプと対応するもの
ではない。
条件文（テスト）がなければ次のステップへ進む。また
条件が不成立でありても次のステップへ進む。これらの
ステップは論理的な動作を示すものであり、処理装置の
１サイクルあるいは１マイクロステツプと対応するもの
ではない。
ここで、 ＦＭＳＡＲ５ｏの更新は第１オペランド位置
への結果の書込み指定時、ま−ｇ ５Ｍ５ＡＲ５１の更
新は第２オペランドの続出し指定時に行われる。
への結果の書込み指定時、ま−ｇ ５Ｍ５ＡＲ５１の更
新は第２オペランドの続出し指定時に行われる。
両者の場合とも、 Ｊ４Ａ５４では加算が行われる。
第５図に本発明による動作手順を第４図と同様な方法で
示す。本発明の特徴を良く示しているのがステップ１お
よびステップ１０〜１５までの動作である。具体的には
１時間のかか、る結果の書込みに先立ち１次の８バイト
境界内にある第１オペランドの読出しを先に行い、更に
第２オペランドも後続したデータが必要であれば読出し
を行い、その後に結果の書込みを行うように順序付けら
れている。
示す。本発明の特徴を良く示しているのがステップ１お
よびステップ１０〜１５までの動作である。具体的には
１時間のかか、る結果の書込みに先立ち１次の８バイト
境界内にある第１オペランドの読出しを先に行い、更に
第２オペランドも後続したデータが必要であれば読出し
を行い、その後に結果の書込みを行うように順序付けら
れている。
ここで、 ＦＭＳＡＲ５０の更新は第１オペランドの続
出し指定時、及び第１オペランド位置への結果の書込み
指定時に行なわれる。これらの場合Ａｌ４Ｓ４では加算
あるいは減算が行なわれる。ま几。
出し指定時、及び第１オペランド位置への結果の書込み
指定時に行なわれる。これらの場合Ａｌ４Ｓ４では加算
あるいは減算が行なわれる。ま几。
５Ｍ５ＡＲ５１の更新は、従来と同様、第２オペランド
の読出し指定時に行なわれ、Ａｌ２Ｓ３では加算が行な
われる。
の読出し指定時に行なわれ、Ａｌ２Ｓ３では加算が行な
われる。
ＭＳｌが読出しに２サイクルを必要とし、書込みに６サ
イクルを必要としＡｗ３１は１サイクルに１バイトの処
理か可能でおり、命令の１部が７（つまり８バイトの処
理） 、ＡＤＲｌの下５ビットが２進数で１１０ 、Ａ
ＤＲ２の下３ビットが２進数で０００の場合を具体例に
して、従来方法と本角明による方法とを第６図および第
７図により説明する。
イクルを必要としＡｗ３１は１サイクルに１バイトの処
理か可能でおり、命令の１部が７（つまり８バイトの処
理） 、ＡＤＲｌの下５ビットが２進数で１１０ 、Ａ
ＤＲ２の下３ビットが２進数で０００の場合を具体例に
して、従来方法と本角明による方法とを第６図および第
７図により説明する。
第６図に従来方法忙よる処理のタイム・チャートを示す
。これによれば、初めの両オペランド続出しに４サイク
ルかかり、セして２サイクルのＡＬＵ演算後にＦＢＰ
１４１が２進数で０００となる。
。これによれば、初めの両オペランド続出しに４サイク
ルかかり、セして２サイクルのＡＬＵ演算後にＦＢＰ
１４１が２進数で０００となる。
次にＦＢＰ−ＯＫよる結果の書込みが６サイクル、２回
目の第１オペランドの読出しが２サイクルそれぞれかか
り、セして６サイクルのＡｕｌ演算によりＢＣＮｒ ４
０がゼロになる。最後にＢＣＴｒ−ｏ ＶＣよる結果の
書込みが６サイクルかかりて計２６サイクルが所要サイ
クルである。
目の第１オペランドの読出しが２サイクルそれぞれかか
り、セして６サイクルのＡｕｌ演算によりＢＣＮｒ ４
０がゼロになる。最後にＢＣＴｒ−ｏ ＶＣよる結果の
書込みが６サイクルかかりて計２６サイクルが所要サイ
クルである。
第７図に本発明による処理のタイム・チャートを示す。
これ忙よれば、初めの両オペランドの読出しに４サイク
ル、Ａｕｌ演算に２サイクルそれぞれかかる。ここでＦ
ＢＰ＝０による結果の書込みが可能になるが、これを行
う前に第２回目の第１オペランドの続出しを２サイクル
で行な５゜？−（Ｄ時点テＦＯＰＲ１０ト５ＯＰＲ２０
ＶＣＦｉＡＩＩＪ演算を行うに必要なデータがそろった
ことになり〆Ｗ演算を再開する。Ａｕｌ演算は６サイク
ルかかる。
ル、Ａｕｌ演算に２サイクルそれぞれかかる。ここでＦ
ＢＰ＝０による結果の書込みが可能になるが、これを行
う前に第２回目の第１オペランドの続出しを２サイクル
で行な５゜？−（Ｄ時点テＦＯＰＲ１０ト５ＯＰＲ２０
ＶＣＦｉＡＩＩＪ演算を行うに必要なデータがそろった
ことになり〆Ｗ演算を再開する。Ａｕｌ演算は６サイク
ルかかる。
ＦＢＰ−０による結果の書込みは、このＡＩＩＪ演算と
並行して行ない、ＡＩＤ、演算と−同じく６サイクルか
かる。ＡＬＵ演算が終るとＢＣＮＴ４０がゼロになり。
並行して行ない、ＡＩＤ、演算と−同じく６サイクルか
かる。ＡＬＵ演算が終るとＢＣＮＴ４０がゼロになり。
最後にＢＣＮＴ−０による結果の書込みに６サイクルか
かって計２０サイクルが所要サイクルとなる。
かって計２０サイクルが所要サイクルとなる。
なお、本発明で使用する記憶装置は、牛導体メモリある
いはディスク装置等のように磁気お □よび静電気、
光学を使用した記憶装置でもよく、。
いはディスク装置等のように磁気お □よび静電気、
光学を使用した記憶装置でもよく、。
本発明は、特に読出し時間に比べて書込み時間が長い場
合に非線に有効である。
合に非線に有効である。
以上の如き本発明忙よれば、前述のように書込みと後続
する演算とが同時に処理が可能となり、例えば実施例で
は、従来の方法に比べて命令の実行サイクルが６サイク
ル短縮で龜、ＳＳ形式命令処理の高速化に効果がある。
する演算とが同時に処理が可能となり、例えば実施例で
は、従来の方法に比べて命令の実行サイクルが６サイク
ル短縮で龜、ＳＳ形式命令処理の高速化に効果がある。
第１図はＳＳ形式命令の）す−マットを示す図第２図は
本発明忙従りたデータ処理装置のプロ ５ツク図、第５
図は第２図における続出しデータレジスタおよび＠１オ
ペランド・レジスタ周辺の詳細図、第４図は従来方法に
よる処理手順を示す図、第５図は本発明忙よる処理手順
を示す図、第６図は従来方法による処理のタイムチャー
ト、第７図は本発明による処理のタイムチャートである
。 図において １・・・主記憶装置（ＪｆＳ） 、 ２・・・続出し母
線。 ３・・・書込み母線。 ５・・・続出しデータ・レジスタ（ＭＥＲＤＲ）、１０
・・・第１オペランド・レジスタ（ｐｏｐＲ）、２０・
・・第２オペランド・レジスタ（ＳＯｐＲ）、３０・・
・命令コード・レジスタ（ト）。 ５１・・・演算器（ＡｕＪ）。 ３２・・・ＦＯＰＲ出力切替えスイッチ。 ３３・・・５ＯｐＲ出力切替えスイッチ。 ４０・・・未処理バイト数レジスタ（ＢＣＮ２′）。 ４１・・・減算回路、 ４２・・・ＢＣＮＩ入力選択スイッチ。 ５０・・・第１オペランド・アドレス・レジムタ（ＦＭ
Ｓ、４Ｒ）、 ５１・・・第２オペランド−アドレス・レジスタ（ＳＭ
ＳＡＲ） 。 ５２・・・アドレス切替えスイッチ。 ５５・・・ＭＳアドレス４母線、 ５４・・・アドレス演算器（ＡＡ）、 ５６・・・アドレス・レジス゛り入力切替えスイッチ、
。 ５８・・・定数発生回路０゜ １３１・・・１バイト・セット信号、 ＩＳ２・・・８バイト・セット信号、 １４１・・・第１オペランド・バイト・ポインタ（ＦＥ
Ｐ）轡１４２・・・加算回路。 ２４１・・・第２オペランド・ノ（イト・ポインタ（Ｓ
ＥＰ）。 代理人弁理士 薄 １）利 ７町、２ ２几 ｔ す １ 図 ′１−２ 図 ′″；Ｊ＝３ 図 す４ 口 ＋ ４：ＡＬυ１こぶも１バイドブ寅算、躬１里−ｆ
−ＯＦ尺’ Ｍ ： ＦＢＦ４−（−ＦＢ
Ｆ、ＳＢＰ＋１−３ＢＰ”６：８ＣＮ丁二〇 ｔビ１謬
゛ステ１．）’ １５へ壽 ７ ： ＢＣＮＴ−
１−ＢＣＮＴ・ ８ ： ＦＢ／）へＯかつ５１
３Ｐへ０ 乍らｌ寥パステ・ソア３へ’ ９ ：
ＦＢＰ％Ｄ ｌ）’ｚつ５ＢＰ＝Ｏ’、ｔ５１寥
”ステ゛ソア２へ・ ／Ｑ ： ｆＯＦＲ−ＭＳＷ
ρ尺ｔ４； ステ１ソ７°３へ ｔｓ ： ＦｏＦＦｅ−＋ＭＳＷＤ尺オ ５ 口 ・ ３ ： ＦＢＰ、５５Ｆにようへ゛イト」（り４
：ＡＬＬＩｌ＝よＳ ＩＡ’４’ト漬算、粘県−ＦＤＰ
Ｒ５： ＦＢＰ＋ ＋ −ＦＢＰ、 、５ＦＳＰ ＋ｆ
−５ＢＰ６ ： ＢＣＮ丁＝ ０ ’Ｊ？ＳＩ；
Ｌ′ステ・ンフ” １５へ７： Ｆ５ＣＮＴ−ｆ −
Ｆ３ＣＮＴ ８：ＦＢＰ〜Ｏかつ５８Ｆ４０なら＋Ｓ″°ス７ツ７°
３へ９：ＦＢＰ％０か”） Ｓ’ＢＰ −Ｏｙ）’ｓｌ
ｉ”ステ′ン７°２へｆＯ： ＦＤＰＲ−ＭＳＷＤ尺 ＦＭＳＡＦニーｔ−ｔ６→ＦＭＳＡ尺 ｆ４： ステソ７′３へ １５コ ＦＤＰＲ−＋ＭＳＷＤｆｅ 、 Ｆノー’
ｆＭ ノ式ｅ−＋５− ＦＭＳＡＩ喝；；：１７二 ４
−ピミン、／） 終了 矛６肥 オフ肥
本発明忙従りたデータ処理装置のプロ ５ツク図、第５
図は第２図における続出しデータレジスタおよび＠１オ
ペランド・レジスタ周辺の詳細図、第４図は従来方法に
よる処理手順を示す図、第５図は本発明忙よる処理手順
を示す図、第６図は従来方法による処理のタイムチャー
ト、第７図は本発明による処理のタイムチャートである
。 図において １・・・主記憶装置（ＪｆＳ） 、 ２・・・続出し母
線。 ３・・・書込み母線。 ５・・・続出しデータ・レジスタ（ＭＥＲＤＲ）、１０
・・・第１オペランド・レジスタ（ｐｏｐＲ）、２０・
・・第２オペランド・レジスタ（ＳＯｐＲ）、３０・・
・命令コード・レジスタ（ト）。 ５１・・・演算器（ＡｕＪ）。 ３２・・・ＦＯＰＲ出力切替えスイッチ。 ３３・・・５ＯｐＲ出力切替えスイッチ。 ４０・・・未処理バイト数レジスタ（ＢＣＮ２′）。 ４１・・・減算回路、 ４２・・・ＢＣＮＩ入力選択スイッチ。 ５０・・・第１オペランド・アドレス・レジムタ（ＦＭ
Ｓ、４Ｒ）、 ５１・・・第２オペランド−アドレス・レジスタ（ＳＭ
ＳＡＲ） 。 ５２・・・アドレス切替えスイッチ。 ５５・・・ＭＳアドレス４母線、 ５４・・・アドレス演算器（ＡＡ）、 ５６・・・アドレス・レジス゛り入力切替えスイッチ、
。 ５８・・・定数発生回路０゜ １３１・・・１バイト・セット信号、 ＩＳ２・・・８バイト・セット信号、 １４１・・・第１オペランド・バイト・ポインタ（ＦＥ
Ｐ）轡１４２・・・加算回路。 ２４１・・・第２オペランド・ノ（イト・ポインタ（Ｓ
ＥＰ）。 代理人弁理士 薄 １）利 ７町、２ ２几 ｔ す １ 図 ′１−２ 図 ′″；Ｊ＝３ 図 す４ 口 ＋ ４：ＡＬυ１こぶも１バイドブ寅算、躬１里−ｆ
−ＯＦ尺’ Ｍ ： ＦＢＦ４−（−ＦＢ
Ｆ、ＳＢＰ＋１−３ＢＰ”６：８ＣＮ丁二〇 ｔビ１謬
゛ステ１．）’ １５へ壽 ７ ： ＢＣＮＴ−
１−ＢＣＮＴ・ ８ ： ＦＢ／）へＯかつ５１
３Ｐへ０ 乍らｌ寥パステ・ソア３へ’ ９ ：
ＦＢＰ％Ｄ ｌ）’ｚつ５ＢＰ＝Ｏ’、ｔ５１寥
”ステ゛ソア２へ・ ／Ｑ ： ｆＯＦＲ−ＭＳＷ
ρ尺ｔ４； ステ１ソ７°３へ ｔｓ ： ＦｏＦＦｅ−＋ＭＳＷＤ尺オ ５ 口 ・ ３ ： ＦＢＰ、５５Ｆにようへ゛イト」（り４
：ＡＬＬＩｌ＝よＳ ＩＡ’４’ト漬算、粘県−ＦＤＰ
Ｒ５： ＦＢＰ＋ ＋ −ＦＢＰ、 、５ＦＳＰ ＋ｆ
−５ＢＰ６ ： ＢＣＮ丁＝ ０ ’Ｊ？ＳＩ；
Ｌ′ステ・ンフ” １５へ７： Ｆ５ＣＮＴ−ｆ −
Ｆ３ＣＮＴ ８：ＦＢＰ〜Ｏかつ５８Ｆ４０なら＋Ｓ″°ス７ツ７°
３へ９：ＦＢＰ％０か”） Ｓ’ＢＰ −Ｏｙ）’ｓｌ
ｉ”ステ′ン７°２へｆＯ： ＦＤＰＲ−ＭＳＷＤ尺 ＦＭＳＡＦニーｔ−ｔ６→ＦＭＳＡ尺 ｆ４： ステソ７′３へ １５コ ＦＤＰＲ−＋ＭＳＷＤｆｅ 、 Ｆノー’
ｆＭ ノ式ｅ−＋５− ＦＭＳＡＩ喝；；：１７二 ４
−ピミン、／） 終了 矛６肥 オフ肥
Claims (1)
- 【特許請求の範囲】 １、 記憶装置内に第１のオペランドと第２のオペラン
ドがあり、前記の第１オペラシドと第２オペランドとの
演算を行い、その結果を第１オペランド位置あるいは第
５のオペランド位置に書込む命令を具備するデータ処理
装置において、演算に関与するオペ２ンド長より短い長
さを処理単位上してその処理単位の結果を順次前記記憶
装置に書込む場合、前記処理単位の結果の書込みに浚先
して後続する処理単位で使用するオペランドの読出しを
賀い、その後一時的に待比された前記処理単位の結果の
書込みを行うことを特徴とするデータ処理装置。 ζ・特許請求の範囲第１項記載の゛データ処理装置にお
いて、前記記憶装置は、読出し時間が書込み時間に比べ
て速いことを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156267A JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
| GB08219810A GB2123995B (en) | 1981-10-02 | 1982-07-08 | Arithmetic operating system |
| DE19823226214 DE3226214A1 (de) | 1981-10-02 | 1982-07-13 | Arithmetisches betriebssystem |
| US06/397,992 US4580238A (en) | 1981-10-02 | 1982-07-14 | Arithmetic operating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156267A JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858653A true JPS5858653A (ja) | 1983-04-07 |
| JPH0363092B2 JPH0363092B2 (ja) | 1991-09-30 |
Family
ID=15624069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156267A Granted JPS5858653A (ja) | 1981-10-02 | 1981-10-02 | デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4580238A (ja) |
| JP (1) | JPS5858653A (ja) |
| DE (1) | DE3226214A1 (ja) |
| GB (1) | GB2123995B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| EP0184791A1 (en) * | 1984-12-07 | 1986-06-18 | Nec Corporation | Information processing device capable of rapidly processing instructions of different groups |
| JPH0752390B2 (ja) * | 1985-05-07 | 1995-06-05 | 株式会社日立製作所 | 命令処理装置 |
| JPH0743648B2 (ja) * | 1985-11-15 | 1995-05-15 | 株式会社日立製作所 | 情報処理装置 |
| JPS62159274A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 条件分岐の分割・複写によるベクトル化方式 |
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| JPS5621240A (en) * | 1979-07-27 | 1981-02-27 | Hitachi Ltd | Information processor |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| NL136146C (ja) * | 1957-12-09 | |||
| USRE26087E (en) * | 1959-12-30 | 1966-09-20 | Multi-computer system including multiplexed memories. lookahead, and address interleaving features | |
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| CA1127315A (en) * | 1978-10-27 | 1982-07-06 | Shigeyuki Unagami | Digital signal processing system with overlap processings |
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-
1981
- 1981-10-02 JP JP56156267A patent/JPS5858653A/ja active Granted
-
1982
- 1982-07-08 GB GB08219810A patent/GB2123995B/en not_active Expired
- 1982-07-13 DE DE19823226214 patent/DE3226214A1/de active Granted
- 1982-07-14 US US06/397,992 patent/US4580238A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPH0545985B2 (ja) * | 1983-07-08 | 1993-07-12 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| US4580238A (en) | 1986-04-01 |
| GB2123995B (en) | 1985-11-13 |
| DE3226214C2 (ja) | 1987-04-23 |
| JPH0363092B2 (ja) | 1991-09-30 |
| DE3226214A1 (de) | 1983-04-21 |
| GB2123995A (en) | 1984-02-08 |
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