JPS59123936A - 移動制御方式 - Google Patents
移動制御方式Info
- Publication number
- JPS59123936A JPS59123936A JP57232783A JP23278382A JPS59123936A JP S59123936 A JPS59123936 A JP S59123936A JP 57232783 A JP57232783 A JP 57232783A JP 23278382 A JP23278382 A JP 23278382A JP S59123936 A JPS59123936 A JP S59123936A
- Authority
- JP
- Japan
- Prior art keywords
- read
- amount
- circuit
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明け、移動（ＭＯＶＥ）命令を実行する際のメモリ
・アクセス制御を全てマイクロプログラムで行うように
なりだマイクロプログラム制御の計算機において、マイ
クロプログラムが無駄な動作を行わないようにしたもの
である。
・アクセス制御を全てマイクロプログラムで行うように
なりだマイクロプログラム制御の計算機において、マイ
クロプログラムが無駄な動作を行わないようにしたもの
である。
従来のマイク四゛プログラム制御の計算機においては、
ＭＯＶＢ命令を高速に行うときにはメモリ・アクセス制
御回路を設け、マイクロプログラムがメモリ・アクセス
制御回路を起動してＭＯＶＥ命令を行っていた。しかし
、この種の従来方式は、ハードウェア量が大きく、また
、マイクロプログラムがメモリ・アクセス制御回路から
終了を通知してもられないので、実際のメモリ・アクセ
ス時間より多くの時間を必要としていた。
ＭＯＶＢ命令を高速に行うときにはメモリ・アクセス制
御回路を設け、マイクロプログラムがメモリ・アクセス
制御回路を起動してＭＯＶＥ命令を行っていた。しかし
、この種の従来方式は、ハードウェア量が大きく、また
、マイクロプログラムがメモリ・アクセス制御回路から
終了を通知してもられないので、実際のメモリ・アクセ
ス時間より多くの時間を必要としていた。
本発明は１上記の考察に基づくものであって、ハードウ
ェア量を減少できると共に効率よくＭＯＶＥ命令を行い
得るようになった移動制御方式を提供することを目的と
している。
ェア量を減少できると共に効率よくＭＯＶＥ命令を行い
得るようになった移動制御方式を提供することを目的と
している。
そしてそのため、本発明の移動制御方式は、主メモリか
ら読出されたデータをアラインするリード・アライン回
路と、該リード・アライン回路からのアライン・データ
を格納する２個のデータ・レジスタと、制御信号に応じ
て上記２個のデータ・レジスタのいずれか一方の内容を
出力するセレクタと、該セレクタの出力をアラインする
ライト・アライン回路と、上記リード・アライン回路に
対するリード・アライン量を指定するリード・アライン
量指定回路と、上記ライト・アライン回路に対するライ
ト・アライン量を指定するライト・アライン量指定回路
と、移動命令の実行過程における残り書込みデータ量を
保持するレングス・レジスタと、移動命令を実行する際
の主メモリ・リード・アドレスを指定する第１オペラン
ド・アドレス・レジスタと、移動命令を実行する際の主
メモリ・ライト・アドレスを指定する第１オペランド・
アドレス・レジスタと、上記リード・アライン量指定回
路のリード・アライン指定量および主メモリのバス幅で
定まる先取りデータ量と上記レングス・レジスタの内容
とを比較する比較回路とを具備し、且つ上記比較回路の
比較結果をマイクロプログラムが読取れるようにしたこ
とを特徴とするものである。
ら読出されたデータをアラインするリード・アライン回
路と、該リード・アライン回路からのアライン・データ
を格納する２個のデータ・レジスタと、制御信号に応じ
て上記２個のデータ・レジスタのいずれか一方の内容を
出力するセレクタと、該セレクタの出力をアラインする
ライト・アライン回路と、上記リード・アライン回路に
対するリード・アライン量を指定するリード・アライン
量指定回路と、上記ライト・アライン回路に対するライ
ト・アライン量を指定するライト・アライン量指定回路
と、移動命令の実行過程における残り書込みデータ量を
保持するレングス・レジスタと、移動命令を実行する際
の主メモリ・リード・アドレスを指定する第１オペラン
ド・アドレス・レジスタと、移動命令を実行する際の主
メモリ・ライト・アドレスを指定する第１オペランド・
アドレス・レジスタと、上記リード・アライン量指定回
路のリード・アライン指定量および主メモリのバス幅で
定まる先取りデータ量と上記レングス・レジスタの内容
とを比較する比較回路とを具備し、且つ上記比較回路の
比較結果をマイクロプログラムが読取れるようにしたこ
とを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例のブロック図、第２図はＭＯ
ＶＥ命令を説明するための図、第３図は本発明における
ＭＯＶＥ命令を実行するためのマイクロプログラムの一
部を示す図である。
ＶＥ命令を説明するための図、第３図は本発明における
ＭＯＶＥ命令を実行するためのマイクロプログラムの一
部を示す図である。
第１図において、１は主メモリ、２はリード・アライン
回路、３はライト・アライン回路、４−Ａと４−Ｂはレ
ジスタ％ ５Ｆｉセレクタ、６Ｆ１制御回路、７は第１
オペランド・アドレス・レジスタ、８はオペランド・ア
ドレス・レジスタ、９はレングス・レジスタ、１０は８
バイト内アドレス・レジスタ、１１けリード・アライン
量指定回路、１２はライト・アライン量指定回路、１３
Ｆｉ比較回路をそれぞれ示している。
回路、３はライト・アライン回路、４−Ａと４−Ｂはレ
ジスタ％ ５Ｆｉセレクタ、６Ｆ１制御回路、７は第１
オペランド・アドレス・レジスタ、８はオペランド・ア
ドレス・レジスタ、９はレングス・レジスタ、１０は８
バイト内アドレス・レジスタ、１１けリード・アライン
量指定回路、１２はライト・アライン量指定回路、１３
Ｆｉ比較回路をそれぞれ示している。
主メモリ１のバス幅は８バイト幅のものである。
リード・アライン回路２は、指定されたリード・アライ
ン量だけ主メモリ１から読出されたデータをラウンド・
シフトするものである。リード・アライン回路２の出力
は先ずレジスタ４−Ａ 、 ４−ＢＫ書込まれる。セレ
クタ５は、制御信号に応じてレジスタ４−Ａ又は４−Ｂ
の内容を出力するものである。ライト・アライン回路３
は、指定されたライト・アライン量だけセレクタ５の出
力をラウンド・シフトする。ライト・アライン回路３の
出力は主メモリ１に送られる。制御回路６は１リード・
アライン量指定回路１１、ライト・アライン量指定回路
１２および比較回路１３を有している。比較回路１３は
、リード・アライン量指定回路１１の内容およびメモリ
のバス幅で定まる先取りデータ量とレングス・レジスタ
９の内容を比較し、後者が前者以下になったとき信号５
ＡＩ−オンとする０例えば、メそすのバス幅が８バイト
ｔリード・アライン量が左６バイトとすると、先取りデ
ータ量は２バイトになる。第１オペランド・アドレス・
レジスタ７の内容は第１オペランドが主メモリ１から読
出される毎に読出し量だけ更新されｔ第２オペランド・
アドレス・レジスタの内容は第２オペランドが主メモリ
１に書込まれる度に書込み量だけ更新される。レングス
−レジスタ９の内容は、第２オペランドが主メモリ１に
書込まれる度にその書込み量だけ減少させられる。８バ
イト内アドレス・レジスタ１０には第１オペランド・ア
ドレス・レジスタ７又は第２オペランド・アドレス・レ
ジスタ８の８バイト内アドレスがセットされる。第２オ
ペランド・アドレス・レジスタ８の８バイト内アドレス
によってリード・アライン量が決定され、第１オペラン
ド・アドレス・レジスタ８の８バイト内アドレスによっ
てライト・アライン量が決定される。
ン量だけ主メモリ１から読出されたデータをラウンド・
シフトするものである。リード・アライン回路２の出力
は先ずレジスタ４−Ａ 、 ４−ＢＫ書込まれる。セレ
クタ５は、制御信号に応じてレジスタ４−Ａ又は４−Ｂ
の内容を出力するものである。ライト・アライン回路３
は、指定されたライト・アライン量だけセレクタ５の出
力をラウンド・シフトする。ライト・アライン回路３の
出力は主メモリ１に送られる。制御回路６は１リード・
アライン量指定回路１１、ライト・アライン量指定回路
１２および比較回路１３を有している。比較回路１３は
、リード・アライン量指定回路１１の内容およびメモリ
のバス幅で定まる先取りデータ量とレングス・レジスタ
９の内容を比較し、後者が前者以下になったとき信号５
ＡＩ−オンとする０例えば、メそすのバス幅が８バイト
ｔリード・アライン量が左６バイトとすると、先取りデ
ータ量は２バイトになる。第１オペランド・アドレス・
レジスタ７の内容は第１オペランドが主メモリ１から読
出される毎に読出し量だけ更新されｔ第２オペランド・
アドレス・レジスタの内容は第２オペランドが主メモリ
１に書込まれる度に書込み量だけ更新される。レングス
−レジスタ９の内容は、第２オペランドが主メモリ１に
書込まれる度にその書込み量だけ減少させられる。８バ
イト内アドレス・レジスタ１０には第１オペランド・ア
ドレス・レジスタ７又は第２オペランド・アドレス・レ
ジスタ８の８バイト内アドレスがセットされる。第２オ
ペランド・アドレス・レジスタ８の８バイト内アドレス
によってリード・アライン量が決定され、第１オペラン
ド・アドレス・レジスタ８の８バイト内アドレスによっ
てライト・アライン量が決定される。
第２図はＭＯＶＥ命令を説明するための図である。
ＭＯＶＥ命令は、
という形式２有しており、０ＰＣｉｉ’オペレーシヨン
・コード、Ｌはレングス、ＯＰｌは第１オペランド・ア
ドレス、ＯＦ２は第２オペランド・アドレスを意味して
いる。第２図の例では、第２オペランド・アドレスＯＰ
２が４番地、第１オペランド・アドレスＯＰＩが８０６
０６番地を示しており、ＭＯｖＥ命令が実行されると、
４番地以降のレングスＬで指定されたデータが第８０６
番地以降で移される。
・コード、Ｌはレングス、ＯＰｌは第１オペランド・ア
ドレス、ＯＦ２は第２オペランド・アドレスを意味して
いる。第２図の例では、第２オペランド・アドレスＯＰ
２が４番地、第１オペランド・アドレスＯＰＩが８０６
０６番地を示しており、ＭＯｖＥ命令が実行されると、
４番地以降のレングスＬで指定されたデータが第８０６
番地以降で移される。
次に、本発明を第１図および第２図を参照しつつ説明す
る。先ず主メモリ１からデータＡ、Ｂが読出され、リー
ド・アライン回路２によって左４バイト・シフトされる
。４バイト・シフトされたデータはライト・アライン回
路３によって右６バイト・シフトされ、主メモリの第８
０６番地に書込まれる。そして、レングス・レジスタ９
の内容は−２され、第２オペランド・レジスタ８の内容
は＋２され、第１オペランド・アドレス・レジスタ７の
内容も＋２される。次に、第２オペランド・アドレス・
レジスタ８で指定された領域から１０バイトのデータを
読出す。主メモリ１は８バイト幅であるので、この読出
しは２回に分けて行われる。先ず、０ないし７番地のデ
ータが主メモリ１から読出され、左６バイト・シフトさ
れてレジスタ４−Ａにセットされ、次に８ないし１５番
地のデータが主メモリ１から読出され、左６バイト・シ
フトされ、レジスタ４−Ａ、４−Ｂに書込まれる。この
際、レジスタ４−Ａに既に書込まれていたデータは破壊
されないようにされる。なお、これ以後、リード・アラ
イン量は６バイト、ライト・アライン量はＯバイトに固
定される。レジスタ４−ＡのデータＣ％Ｄ１・・・Ｊは
、セレクタ５を介して主メモリ１に送られ、主メモリ１
の８０８番地以降に８バイト・ライトされる。そして、
レングス・レジスタ９の内容は−８され、第２オペラン
ド・アドレス・レジスタ８の内容は＋１０され、第１オ
ペランド・アドレス・レジスタ７の内容は＋８される。
る。先ず主メモリ１からデータＡ、Ｂが読出され、リー
ド・アライン回路２によって左４バイト・シフトされる
。４バイト・シフトされたデータはライト・アライン回
路３によって右６バイト・シフトされ、主メモリの第８
０６番地に書込まれる。そして、レングス・レジスタ９
の内容は−２され、第２オペランド・レジスタ８の内容
は＋２され、第１オペランド・アドレス・レジスタ７の
内容も＋２される。次に、第２オペランド・アドレス・
レジスタ８で指定された領域から１０バイトのデータを
読出す。主メモリ１は８バイト幅であるので、この読出
しは２回に分けて行われる。先ず、０ないし７番地のデ
ータが主メモリ１から読出され、左６バイト・シフトさ
れてレジスタ４−Ａにセットされ、次に８ないし１５番
地のデータが主メモリ１から読出され、左６バイト・シ
フトされ、レジスタ４−Ａ、４−Ｂに書込まれる。この
際、レジスタ４−Ａに既に書込まれていたデータは破壊
されないようにされる。なお、これ以後、リード・アラ
イン量は６バイト、ライト・アライン量はＯバイトに固
定される。レジスタ４−ＡのデータＣ％Ｄ１・・・Ｊは
、セレクタ５を介して主メモリ１に送られ、主メモリ１
の８０８番地以降に８バイト・ライトされる。そして、
レングス・レジスタ９の内容は−８され、第２オペラン
ド・アドレス・レジスタ８の内容は＋１０され、第１オ
ペランド・アドレス・レジスタ７の内容は＋８される。
この段階においては、読出されたデータはＡ％Ｂ・−Ｌ
であり、書込まれたデータはＡ。
であり、書込まれたデータはＡ。
Ｂ、・・・Ｊである。これから判るように２バイトだけ
データが先取りされている０次に、１６ないし２３番地
のデータが主メモリ１から読出され、左６バイト・シフ
トされ、レジスタ４−Ａ、４−Ｂに書込まれる。この際
、レジスタ４−Ｂに既に書込まれているデータのうち先
頭２バイトは破壊されないようにされる。レジスタ４−
ＢのデータＫ。
データが先取りされている０次に、１６ないし２３番地
のデータが主メモリ１から読出され、左６バイト・シフ
トされ、レジスタ４−Ａ、４−Ｂに書込まれる。この際
、レジスタ４−Ｂに既に書込まれているデータのうち先
頭２バイトは破壊されないようにされる。レジスタ４−
ＢのデータＫ。
Ｌ、・・・Ｒがセレクタ５およびライト・アライン回路
３を介して主メモリ１に送られ、主メモリ１０８１６番
地以降に８バイト・ライトされる。以下、同様な処理が
繰返される。レングス・レジスタ９の内容が８バイト未
清になると、信号ＳＡがオンであるか否かが調べられ、
信号ＳＡがオンであると、レジスタ４−Ａ又は４−Ｈの
中に存在する先取りデータの全部又は一部が主メモリ１
にライトされ、信号ＳＡがＯＦＦであると、主メモリ１
からデータが８バイト・リードされ、左６バイト・シフ
トされ、先に述べたようにしてレジスタ４−Ａ、４−Ｈ
に書込まれ、レジスタ４−Ａ又は４−Ｂのデータの全部
又は一部が主メモリ１にライトされる。
３を介して主メモリ１に送られ、主メモリ１０８１６番
地以降に８バイト・ライトされる。以下、同様な処理が
繰返される。レングス・レジスタ９の内容が８バイト未
清になると、信号ＳＡがオンであるか否かが調べられ、
信号ＳＡがオンであると、レジスタ４−Ａ又は４−Ｈの
中に存在する先取りデータの全部又は一部が主メモリ１
にライトされ、信号ＳＡがＯＦＦであると、主メモリ１
からデータが８バイト・リードされ、左６バイト・シフ
トされ、先に述べたようにしてレジスタ４−Ａ、４−Ｈ
に書込まれ、レジスタ４−Ａ又は４−Ｂのデータの全部
又は一部が主メモリ１にライトされる。
第３図は本発明におけるＭＯＶＥ命令を実行するための
マイクロプログラムの一部を示すものである。なお、第
３図において、ＭＳは主メモリを意味している。マイク
ロプログラムは、下記のような処理を行う。
マイクロプログラムの一部を示すものである。なお、第
３図において、ＭＳは主メモリを意味している。マイク
ロプログラムは、下記のような処理を行う。
■ ＭＳリードを行う。
■ ＭＳライトを行う。
■ レングス・レジスタの内容が８バイト未満であるか
、否かを調べる。Ｙｅｓのときは■の処理を行い％ Ｎ
ｏであるときは■の処理を行う。
、否かを調べる。Ｙｅｓのときは■の処理を行い％ Ｎ
ｏであるときは■の処理を行う。
■ 信号ＳＡがオンか、或はオフかを調べる。オンのと
きには■の処理を行い、オフのときには、■の処理を行
う。
きには■の処理を行い、オフのときには、■の処理を行
う。
■ ＭＳリードを行う。
■ ＭＳライトを行う。
以上の説明から明らかなように、本発明によれば、少な
いハードウェア量で効率よ（ＭＯＶＥ命令を実行するこ
とが出来る。
いハードウェア量で効率よ（ＭＯＶＥ命令を実行するこ
とが出来る。
第１図は本発明の１実施例のブロック図、第２図はＭＯ
ＶＥ命令を説明するための図、第３図は本発明における
ＭＯＶＥ命令を実行するためのマイクロプログラムの一
部を示す図である。 １・・・主メモリ、２・・・リード・アライン回路％３
・・・ライト・アライン回路、４−Ａと４−Ｂ・・・レ
ジスタ％５・・・セレクタ、６・・・制御回路、７・・
・第１オペランド・アドレス・レジスタ、８−・・第２
オペランド・アドレス・レジスタ、９・・・レングス・
レジスタ、１０−・・８バイト内アドレス・レジスタ、
１１・・・リード・アライン量指定回路、１２−・・ラ
イト・アライン量指定回路、１３−・・比較回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ｏ １ 山、、、伽
ＶＥ命令を説明するための図、第３図は本発明における
ＭＯＶＥ命令を実行するためのマイクロプログラムの一
部を示す図である。 １・・・主メモリ、２・・・リード・アライン回路％３
・・・ライト・アライン回路、４−Ａと４−Ｂ・・・レ
ジスタ％５・・・セレクタ、６・・・制御回路、７・・
・第１オペランド・アドレス・レジスタ、８−・・第２
オペランド・アドレス・レジスタ、９・・・レングス・
レジスタ、１０−・・８バイト内アドレス・レジスタ、
１１・・・リード・アライン量指定回路、１２−・・ラ
イト・アライン量指定回路、１３−・・比較回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ｏ １ 山、、、伽
Claims (1)
- 主メモリから読出されたデータをアラインするリード・
アライン回路と、該リード・アライン回路からのアライ
ン・データを格納する２個のデータ・レジスタと、制御
信号に応じて上記２個のデータ・レジスタのいずれか一
方の内容を出力するセレクタと、該セレクタの出力をア
ラインするライト・アライン回路と、上記リード・アラ
イン回路に対するリード・アライン量を指定するリード
・アライン量指定回路と、上記ライト・アライン回路に
対するライト・アライン量を指定するライト・アライン
量指定回路と、移動命令の実行過程における残り書込み
データ量を保持するレングス・レジスタと、移動命令を
実行する際の主メモリ・リード・アドレスを指定する第
１オペランド・アドレス・レジスタと、移動命令を実行
する際の主メモリ・ライト・アドレスを指定する第１オ
ペランド・アドレス・レジスタと、上記リード・アライ
ン量指定回路のリード・アライン指定量および主メモリ
のバス幅で定まる先取りデータ量と上記レングス・レジ
スタの内容とを比較する比較回路とを具備し、且つ上記
比較回路の比較結果をマイクロプログラムが読取れるよ
うＫしたことを特徴とする移動制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232783A JPS59123936A (ja) | 1982-12-29 | 1982-12-29 | 移動制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232783A JPS59123936A (ja) | 1982-12-29 | 1982-12-29 | 移動制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123936A true JPS59123936A (ja) | 1984-07-17 |
| JPS6226728B2 JPS6226728B2 (ja) | 1987-06-10 |
Family
ID=16944667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232783A Granted JPS59123936A (ja) | 1982-12-29 | 1982-12-29 | 移動制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123936A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239347A (ja) * | 1985-04-16 | 1986-10-24 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS6432368A (en) * | 1987-07-29 | 1989-02-02 | Fujitsu Ltd | Information transfer device |
| JPH03259337A (ja) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | 命令分岐制御方式及び方法 |
| JPH04139535A (ja) * | 1990-10-01 | 1992-05-13 | Fujitsu Ltd | オペランドデータアクセス方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979138A (ja) * | 1972-12-01 | 1974-07-31 | ||
| JPS51101435A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
| JPS54129934A (en) * | 1978-03-31 | 1979-10-08 | Fujitsu Ltd | Data access control system |
-
1982
- 1982-12-29 JP JP57232783A patent/JPS59123936A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979138A (ja) * | 1972-12-01 | 1974-07-31 | ||
| JPS51101435A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
| JPS54129934A (en) * | 1978-03-31 | 1979-10-08 | Fujitsu Ltd | Data access control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239347A (ja) * | 1985-04-16 | 1986-10-24 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS6432368A (en) * | 1987-07-29 | 1989-02-02 | Fujitsu Ltd | Information transfer device |
| JPH03259337A (ja) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | 命令分岐制御方式及び方法 |
| JPH04139535A (ja) * | 1990-10-01 | 1992-05-13 | Fujitsu Ltd | オペランドデータアクセス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226728B2 (ja) | 1987-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5168571A (en) | System for aligning bytes of variable multi-bytes length operand based on alu byte length and a number of unprocessed byte data | |
| JPS6217252B2 (ja) | ||
| US4833640A (en) | Register bank change including register to register transfer in a data processing system | |
| JPH0248931B2 (ja) | ||
| JPS59123936A (ja) | 移動制御方式 | |
| EP0240606A2 (en) | Pipe-line processing system and microprocessor using the system | |
| US5483566A (en) | Method and apparatus for modifying the contents of a register via a command bit | |
| JPH0363092B2 (ja) | ||
| US5819081A (en) | Method of executing a branch instruction of jumping to a subroutine in a pipeline control system | |
| JPS63163929A (ja) | マイクロプロセツサ | |
| JPS622332B2 (ja) | ||
| JPS595354A (ja) | デ−タ処理装置 | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| JP2583614B2 (ja) | ベクトル演算装置 | |
| JPS5999552A (ja) | マイクロコンピユ−タ | |
| JP2860395B2 (ja) | チャネルコマンド先取り制御装置 | |
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 | |
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPS6142076A (ja) | ベクトルマスク情報制御装置 | |
| JPS6217840A (ja) | 属性フラグによるマイクロプログラム制御方式 | |
| JPS6131894B2 (ja) | ||
| JPH0381844A (ja) | マイクロプロセッサ | |
| JPS645333B2 (ja) | ||
| JPS62219128A (ja) | デ−タ処理装置 | |
| JPH04182750A (ja) | データ処理装置 |