JPH0248931B2 - - Google Patents

Info

Publication number
JPH0248931B2
JPH0248931B2 JP59163061A JP16306184A JPH0248931B2 JP H0248931 B2 JPH0248931 B2 JP H0248931B2 JP 59163061 A JP59163061 A JP 59163061A JP 16306184 A JP16306184 A JP 16306184A JP H0248931 B2 JPH0248931 B2 JP H0248931B2
Authority
JP
Japan
Prior art keywords
register
bank
signal
instruction
microcomputer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59163061A
Other languages
English (en)
Other versions
JPS6140650A (ja
Inventor
Yoshitaka Kitada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP16306184A priority Critical patent/JPS6140650A/ja
Priority to EP85109697A priority patent/EP0170284B1/en
Priority to US06/761,892 priority patent/US5093783A/en
Priority to DE8585109697T priority patent/DE3583080D1/de
Publication of JPS6140650A publication Critical patent/JPS6140650A/ja
Publication of JPH0248931B2 publication Critical patent/JPH0248931B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30138—Extension of register space, e.g. register cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/461—Saving or restoring of program or task context
    • G06F9/462—Saving or restoring of program or task context with multiple register sets

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
〔技術分野〕 本発明は、複数のレジスタバンクの中から１つ
のレジスタバンクを指定するバンク指定レジスタ
を有するレジスタバンク構成のマイクロコンピユ
ータに関する。 〔従来技術〕 マイクロコンピユータにおいて汎用レジスタは
演算処理や比較処理に多用されており、種々の演
算処理の結果を格納しておくために数多くの汎用
レジスタが必要である。 そこで、一連の汎用レジスタ群を１バンクとし
て複数のレジスタバンクを備え、バンク指定レジ
スタによりそのうちの１つのレジスタバンクを指
定するようにして、汎用レジスタの数を増加させ
ている。このようなマイクロコンピユータにおい
て、例えば、レジスタバンク０のＡレジスタの内
容としてレジスタバンク０のＢレジスタの内容を
加算してレジスタバンク０のＡレジスタに結果を
格納する場合は、バンク指定レジスタによつてレ
ジスタバンク０を指定してＡレジスタとＢレジス
タの加算命令を実行するだけでよいが、レジスタ
バンク０のＡレジスタの内容とレジスタバンク１
のＢレジスタの内容を加算してレジスタバンク０
のＡレジスタに結果を格納する場合などには、１
命令実行中に異るレジスタバンクは指定できない
ため、まず、バンク指定レジスタにレジスタバン
ク１を設定する命令を実行することによりレジス
タバンク１を指定して、Ｂレジスタの内容を一度
メモリに転送する命令を実行し、次に、バンク指
定レジスタにレジスタバンク０を設定する命令を
実行することによりレジスタバンク０を指定し
て、Ａレジスタとメモリのデータを加算する命令
を実行するという複数の命令による処理を実行し
なければならなかつた。 このような欠点は加算処理に限らず、ごく頻繁
に使用されるデータの転送処理に関しても全く同
様で、異るレジスタバンク間では必ず一度メモリ
を介してデータを転送しなければならなかつた。 したがつて、異るレジスタバンク間でのデータ
処理は、処理が複雑で、プログラムステツプ数が
増加し、処理の実行時間が増加するという重大な
欠点があつた。 〔発明の目的〕 本発明の目的は、レジスタバンク間でのデータ
処理を高速に実行することができるマイクロコン
ピユータを提供することにある。 〔発明の構成〕 本発明は、バンク指定レジスタの所定ビツトと
マイクロコンピユータの実行する特定命令の命令
コードの所定ビツトとを入力する論理ゲート回路
と、バンク指定レジスタの所定ビツトと論理ゲー
ト回路の出力を入力とし、これら２入力の一方を
選択してレジスタバンクを指定するレジスタバン
ク指定信号を出力する選択回路を備え、論理ゲー
ト回路によつてバンク指定レジスタのバンク指定
情報を修飾し、特定命令の実行タイミングに従つ
て選択回路の選択を変更することによつて、１つ
の特定命令実行時に異なる２つのレジスタバンク
を指定することができるようにしたものである。 〔実施例〕 以下、図面を参照しながら本発明の実施例を説
明する。 第１図は本発明の第１の実施例に係るマイクロ
コンピユータの要部回路図である。 レジスタバンク０はＡレジスタA0、Ｂレジス
タB0、ＣレジスタC0、ＤレジスタD0からなり、
レジスタバンク１はＡレジスタA1、Ｂレジスタ
B1、ＣレジスタC1、ＤレジスタD1からなり、レ
ジスタバンク２はＡレジスタA2、ＢレジスタB2、
ＣレジスタC2、ＤレジスタD2からなり、レジス
タバンク３はＡレジスタA3、ＢレジスタB3、Ｃ
レジスタC3、ＤレジスタD3からなる。 バンク指定回路５はバンク指定記号S0，S1を入
力し、表−１に示すように、両者の組合せに応じ
てレジスタバンク０〜３のいずれかを選択する。
【表】 バンク指定レジスタ６は２で構成され、レジス
タバンク０を指定する場合には“00”、レジスタ
バンク１を指定する場合には“01”、レジスタバ
ンク２を指定する場合には“10”、レジスタバン
ク３を指定する場合には“11”を設定する。 命令レジスタ７はマイクロコンピユータの実行
する特定命令の命令コードを記憶する記憶回路
で、本実施例においては命令の語長は８ビツトで
あるので命令レジスタ７は８ビツト長である。本
実施例においては、同一レジスタバンク内でＢレ
ジスタのデータをＡレジスタに転送する第１の転
送命令の命令コードは“10011000”で、同一また
は異なるレジスタバンク間でＢレジスタのデータ
をＡレジスタに転送する第２の転送命令の命令コ
ードは“1001101”である。すなわち、第２の転
送命令の命令コードは第１の転送命令の命令コー
ドの最下位ビツトを“１”にしたものである。 論理和回路８は、命令レジスタ７のビツト０の
内容b0、すなわち信号S4とバンク指定レジスタ３
のビツト０の内容b0、すなわち信号S2とを入力と
し、これらの論理和をとり、論理和信号S5を出力
する。論理和回路９は、命令レジスタ７のビツト
０の内容b0、すなわち信号S4とバンク指定レジス
タ６のビツト１の内容b1、すなわち信号S3とを入
力とし、これらの論理和をとり論理和信号S6を出
力する。 選択回路１０は、バンク指定レジスタ６のビツ
ト０の内容b0、すなわち信号S2と論理和信号S5と
を入力とし、タイミング信号Ｔが“１”（Ｂレジ
スタのデータを読出す）のとき論理和信号S5を、
タイミング信号Ｔが“０”（読出したＢレジスタ
のデータをＡレジスタに書込む）のとき信号S2を
選択してバンク指定信号S0として出力する。選択
回路１１はバンク指定レジスタ６のビツト１の内
容b1、すなわち信号S3と論理和信号S6とを入力と
し、タイミング信号Ｔが“１”の時には論理和信
号S6を、タイミング信号Ｔが“０”の時には信号
S3を選択してバンク指定信号S1として出力する。 以上のタイミング信号Ｔとバンク指定信号S0，
S1の関係をまとめると表−２のようになる。
〔発明の効果〕
本発明によれば、異るレジスタバンク間のデー
タ転送、演算が実行できるので、プログラムステ
ツプ数が大幅に減少し、高速でデータ処理ができ
るマイクロコンピユータが実現できる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るマイクロ
コンピユータの要部回路図、第２図は本発明の第
２の実施例に係るマイクロコンピユータの要部回
路図、第３図は本発明の第３の実施例に係るマイ
クロコンピユータの要部回路図である。 ０，１，２，３…レジスタバンク、５…バンク
指定回路、６…バンク指定レジスタ、７…命令レ
ジスタ、８，９…論理和回路、１０，１１…選択
回路、１２…排他的論理和回路、S0，S1…バンク
指定信号、S2，S3…バンク指令レジスタ６の出力
信号、S4…命令レジスタ７のビツト０の出力信
号、S5，S6…論理和信号、S5′…排他的論理和信
号、Ｔ…タイミング信号、A0，A1，A2，A3…Ａ
レジスタ、B0，B1，B2，B3…Ｂレジスタ、C0，
C1，C2，C3…Ｃレジスタ、D0，D1，D2，D3…Ｄ
レジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のレジスタバンクの中から１つのレジス
    タバンクを指定するバンク指定レジスタを有する
    レジスタバンク構成のマイクロコンピユータにお
    いて、 バンク指定レジスタの所定ビツトとマイクロコ
    ンピユータの実行する特定命令の命令コードの所
    定ビツトとを入力する論理ゲート回路と、 バンク指定レジスタの所定ビツトと論理ゲート
    回路の出力を入力とし、これら２入力の一方を選
    択してレジスタバンクを指定するレジスタバンク
    指定信号を出力する選択回路を備えることを特徴
    とするマイクロコンピユータ。
JP16306184A 1984-08-02 1984-08-02 マイクロコンピユ−タ Granted JPS6140650A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP16306184A JPS6140650A (ja) 1984-08-02 1984-08-02 マイクロコンピユ−タ
EP85109697A EP0170284B1 (en) 1984-08-02 1985-08-02 Microcomputer
US06/761,892 US5093783A (en) 1984-08-02 1985-08-02 Microcomputer register bank accessing
DE8585109697T DE3583080D1 (de) 1984-08-02 1985-08-02 Mikrorechner.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16306184A JPS6140650A (ja) 1984-08-02 1984-08-02 マイクロコンピユ−タ

Publications (2)

Publication Number Publication Date
JPS6140650A JPS6140650A (ja) 1986-02-26
JPH0248931B2 true JPH0248931B2 (ja) 1990-10-26

Family

ID=15766431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16306184A Granted JPS6140650A (ja) 1984-08-02 1984-08-02 マイクロコンピユ−タ

Country Status (4)

Country Link
US (1) US5093783A (ja)
EP (1) EP0170284B1 (ja)
JP (1) JPS6140650A (ja)
DE (1) DE3583080D1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777588A (en) * 1985-08-30 1988-10-11 Advanced Micro Devices, Inc. General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance
JPS6298434A (ja) * 1985-10-25 1987-05-07 Hitachi Ltd デ−タ処理システム
JPS63156236A (ja) * 1986-12-19 1988-06-29 Toshiba Corp レジスタ装置
DE3870807D1 (de) * 1987-10-27 1992-06-11 Siemens Nixdorf Inf Syst Schaltungsanordnung fuer verarbeitungseinheiten einer zentraleinheit mit einer reihe von mehrzweckregistern.
JPH0454652A (ja) * 1990-06-25 1992-02-21 Nec Corp マイクロコンピュータ
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
JP2970821B2 (ja) * 1991-08-21 1999-11-02 松下電器産業株式会社 データ処理装置
US5557766A (en) * 1991-10-21 1996-09-17 Kabushiki Kaisha Toshiba High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank
JPH05113929A (ja) * 1991-10-22 1993-05-07 Mitsubishi Electric Corp マイクロコンピユータ
US5404474A (en) * 1992-01-10 1995-04-04 Digital Equipment Corporation Apparatus and method for addressing a variable sized block of memory
US5386523A (en) * 1992-01-10 1995-01-31 Digital Equipment Corporation Addressing scheme for accessing a portion of a large memory space
JP3730252B2 (ja) * 1992-03-31 2005-12-21 トランスメタ コーポレイション レジスタ名称変更方法及び名称変更システム
JP3637920B2 (ja) * 1992-05-01 2005-04-13 セイコーエプソン株式会社 スーパースケーラマイクロプロセサに於て命令をリタイアさせるシステム及び方法
US5640582A (en) * 1992-05-21 1997-06-17 Intel Corporation Register stacking in a computer system
DE69320991T2 (de) 1992-12-31 1999-01-28 Seiko Epson Corp System und verfahren zur änderung der namen von registern
US5628021A (en) * 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
EP0626641B1 (en) 1993-05-27 2003-04-09 Matsushita Electric Industrial Co., Ltd. Processor improved in address management
GB2286265B (en) * 1994-01-26 1998-02-18 Advanced Risc Mach Ltd selectable processing registers
JPH1011352A (ja) * 1996-06-19 1998-01-16 Hitachi Ltd データ処理装置およびそのレジスタアドレス変換方法
US5903919A (en) * 1997-10-07 1999-05-11 Motorola, Inc. Method and apparatus for selecting a register bank
TWI301270B (en) * 2006-06-30 2008-09-21 Winbond Electronics Corp Semiconductor memory and circuit and method of decoding address for the same
JP5711889B2 (ja) * 2010-01-27 2015-05-07 スパンション エルエルシー リコンフィギュラブル回路および半導体集積回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3380034A (en) * 1963-07-17 1968-04-23 Vyzk Ustav Matemat Stroju Addressing system for computer memories
US3395392A (en) * 1965-10-22 1968-07-30 Ibm Expanded memory system
US3866182A (en) * 1968-10-17 1975-02-11 Fujitsu Ltd System for transferring information between memory banks
US3737860A (en) * 1972-04-13 1973-06-05 Honeywell Inf Systems Memory bank addressing
US3946366A (en) * 1973-01-26 1976-03-23 Sanders Associates, Inc. Addressing technique employing both direct and indirect register addressing
US4124891A (en) * 1976-11-18 1978-11-07 Honeywell Information Systems Inc. Memory access system
US4223381A (en) * 1978-06-30 1980-09-16 Harris Corporation Lookahead memory address control system
JPS5619150A (en) * 1979-07-25 1981-02-23 Fujitsu Ltd Microprogram control system
US4383296A (en) * 1980-05-16 1983-05-10 Apple Computer, Inc. Computer with a memory system for remapping a memory having two memory output buses for high resolution display with scrolling of the displayed characters
EP0072373B1 (en) * 1981-08-19 1986-03-19 International Business Machines Corporation Improved microprocessor
JPS58137047A (ja) * 1982-02-09 1983-08-15 Toshiba Corp コンピユ−タの省略命令制御装置
JPS58142464A (ja) * 1982-02-19 1983-08-24 Hitachi Ltd マイクロプロセツサ
US4615018A (en) * 1983-03-24 1986-09-30 Ricoh Company, Ltd. Method for writing data into a memory
US4573116A (en) * 1983-12-20 1986-02-25 Honeywell Information Systems Inc. Multiword data register array having simultaneous read-write capability
JPS60136870A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd ベクトル処理装置

Also Published As

Publication number Publication date
EP0170284A3 (en) 1988-04-20
EP0170284B1 (en) 1991-06-05
EP0170284A2 (en) 1986-02-05
US5093783A (en) 1992-03-03
DE3583080D1 (de) 1991-07-11
JPS6140650A (ja) 1986-02-26

Similar Documents

Publication Publication Date Title
JPH0248931B2 (ja)
JPH0374434B2 (ja)
JPH0241053B2 (ja)
JPH0346850B2 (ja)
JPH0414385B2 (ja)
KR920004279B1 (ko) 포인터레지스터를 구비한 마이크로프로세서
JPS623461B2 (ja)
JPS6212529B2 (ja)
US4812970A (en) Microprogram control system
EP0240606A2 (en) Pipe-line processing system and microprocessor using the system
JPH034936B2 (ja)
JPS6137654B2 (ja)
JP2619425B2 (ja) シーケンスコントローラ
JPH02126321A (ja) 命令コードのデコード装置
JP2576589B2 (ja) 仮想記憶アクセス制御方式
JPS59106047A (ja) マイクロコンピユ−タ
JPS6028014B2 (ja) マイクロプロセツサ
JPS628231A (ja) 論理型デ−タ処理装置
JPS60263246A (ja) メモリ・システム
JPS6047617B2 (ja) 情報処理装置
JPH0319570B2 (ja)
JPS6320631A (ja) レジスタ選択方式
JPS63317857A (ja) メモリアクセス回路
JPS6224338A (ja) メモリ・アクセス方式
JPS6036614B2 (ja) 情報処理装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term