JPS6137654B2 - - Google Patents
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- JPS6137654B2 JPS6137654B2 JP52131365A JP13136577A JPS6137654B2 JP S6137654 B2 JPS6137654 B2 JP S6137654B2 JP 52131365 A JP52131365 A JP 52131365A JP 13136577 A JP13136577 A JP 13136577A JP S6137654 B2 JPS6137654 B2 JP S6137654B2
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- JP
- Japan
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- register
- general
- instruction
- bit
- address
- Prior art date
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- 238000000034 method Methods 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 15
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明は１語（ワード）がｎビツトで構成さ
れ、従つてそのままではｎビツトで指定できる最
大２nアドレス以内に主記憶の実装容量が制限さ
れている計算機の主記憶拡張に関するものであ
る。
れ、従つてそのままではｎビツトで指定できる最
大２nアドレス以内に主記憶の実装容量が制限さ
れている計算機の主記憶拡張に関するものであ
る。
従来１ワードがｎビツトで構成され、ｎビツト
で指定できる最大２nアドレス（アドレスの単位
としてはワードまたはバイトが採られている）以
内に主記憶の実装容量が制限されている計算機の
主記憶容量を２m倍に拡張する方式には、ベース
レジスタ方式とバンク方式があつた。
で指定できる最大２nアドレス（アドレスの単位
としてはワードまたはバイトが採られている）以
内に主記憶の実装容量が制限されている計算機の
主記憶容量を２m倍に拡張する方式には、ベース
レジスタ方式とバンク方式があつた。
ベースレジスタ方式はｎビツトの汎用レジスタ
のほかに（ｎ＋ｍ）ビツトのベースレジスタを別
に設け、命令カウントレジスタを（ｎ＋ｍ）ビツ
トに拡張し、ベースレジスタを操作する命令を設
け、物理アドレスは命令で指定された論理アドレ
ス、インデツクスレジスタとして用いられる汎用
レジスタの内容、ベースレジスタの内容の３者を
演算論理回路で一度の加算で求め（命令実行時間
を短かくするため２者の加算を２度行う方法は採
らない）、主記憶の実装容量を２m倍に拡張できる
ようにした方式である。このベースレジスタ方式
では（ｎ＋ｍ）ビツトのベースレジスタを別に設
けなければならなぬ欠点と、アドレス計算用の演
算論理回路を３入力に拡張しなければならぬ欠点
があつた。
のほかに（ｎ＋ｍ）ビツトのベースレジスタを別
に設け、命令カウントレジスタを（ｎ＋ｍ）ビツ
トに拡張し、ベースレジスタを操作する命令を設
け、物理アドレスは命令で指定された論理アドレ
ス、インデツクスレジスタとして用いられる汎用
レジスタの内容、ベースレジスタの内容の３者を
演算論理回路で一度の加算で求め（命令実行時間
を短かくするため２者の加算を２度行う方法は採
らない）、主記憶の実装容量を２m倍に拡張できる
ようにした方式である。このベースレジスタ方式
では（ｎ＋ｍ）ビツトのベースレジスタを別に設
けなければならなぬ欠点と、アドレス計算用の演
算論理回路を３入力に拡張しなければならぬ欠点
があつた。
バンク方式はｎビツトの汎用レジスタのほかに
ｍビツトのバンクレジスタを別に設け、命令カウ
ントレジスタを（ｎ＋ｍ）ビツトに拡張し、バン
クレジスタを操作する命令を設け、物理アドレス
は命令で指定される論理アドレスとインデツクス
レジスタとして用いられる汎用レジスタ内容の加
算出力の頭にバンクレジスタの内容を連結して求
め、主記憶の実装容量を２m倍に拡張できるよう
にした方式である。このバンク方式では物理アド
レスがバンクレジスタ内容を連結して求められる
ので利用者のプログラムは主記憶装置を２nの単
位でしか使用することができない欠点があつた。
ｍビツトのバンクレジスタを別に設け、命令カウ
ントレジスタを（ｎ＋ｍ）ビツトに拡張し、バン
クレジスタを操作する命令を設け、物理アドレス
は命令で指定される論理アドレスとインデツクス
レジスタとして用いられる汎用レジスタ内容の加
算出力の頭にバンクレジスタの内容を連結して求
め、主記憶の実装容量を２m倍に拡張できるよう
にした方式である。このバンク方式では物理アド
レスがバンクレジスタ内容を連結して求められる
ので利用者のプログラムは主記憶装置を２nの単
位でしか使用することができない欠点があつた。
この発明は以上の欠点を除くためのものであ
り、（ｎ＋ｍ）ビツトの汎用レジスタと（ｎ＋
ｍ）ビツトの命令カウントレジスタを設け、（ｎ
＋ｍ）ビツトの汎用レジスタを操作する命令を設
け、一般命令に関して汎用レジスタは下位ｎビツ
トで動作させ物理アドレスは命令で指定される論
理アドレスと（ｎ＋ｍ）ビツトの汎用レジスタ内
容を加算して求め主記憶の実装容量を２m倍に拡
張できるようにした方式である。この方式では演
算論理回路を３入力に拡張する必要がなく、利用
者プログラムは実装された主記憶装置全体を自由
に使用することができる。
り、（ｎ＋ｍ）ビツトの汎用レジスタと（ｎ＋
ｍ）ビツトの命令カウントレジスタを設け、（ｎ
＋ｍ）ビツトの汎用レジスタを操作する命令を設
け、一般命令に関して汎用レジスタは下位ｎビツ
トで動作させ物理アドレスは命令で指定される論
理アドレスと（ｎ＋ｍ）ビツトの汎用レジスタ内
容を加算して求め主記憶の実装容量を２m倍に拡
張できるようにした方式である。この方式では演
算論理回路を３入力に拡張する必要がなく、利用
者プログラムは実装された主記憶装置全体を自由
に使用することができる。
以下この発明を図により詳しく説明する。
第１図は従来のベースレジスタ方式の説明図、
第２図は従来のバンク方式の説明図、第３図はこ
の発明による主記憶拡張方式の説明図、第４図は
この発明による主記憶拡張方式でのサブルーチン
リンク命令の一実施例を示す説明図、第５図はこ
の発明の一実施例構成図である。
第２図は従来のバンク方式の説明図、第３図はこ
の発明による主記憶拡張方式の説明図、第４図は
この発明による主記憶拡張方式でのサブルーチン
リンク命令の一実施例を示す説明図、第５図はこ
の発明の一実施例構成図である。
第１図、第２図、第３図、第４図において、
１，１１，２１は（ｎ＋ｍ）ビツトで構成された
命令カウントレジスタ；２，１２，２２は２m倍
に拡張された主記憶装置；３，１３，２３は命令
中の論理アドレス；４，１４はｎビツトの汎用レ
ジスタ；２４は（ｎ＋ｍ）ビツトの汎用レジス
タ；５はベースレジスタ；１５はバンクレジス
タ；６，１６，２６は物理アドレス；７，１７，
２７は主記憶中の一命令；２８は一サブルーチン
リンク命令；２９は復帰アレレス格納を指定され
た汎用レジスタ；３０は主記憶中の命令２８を展
開したもの；３１はサブルーチンを示す。第５図
において４１は命令カウントレジスタ、４２は汎
用レジスタ、４３は命令読出しレジスタ、４４は
論理アドレスレジスタ、４５はアドレス演算回
路、４６は論理アドレスレジスタ、４７は命令実
行レジスタ、４９は記憶装置、５１は演算論理バ
ス、５２は記憶装置バス、６１は汎用レジスタ番
号、６２は汎用レジスタの上位ｍビツトの書込み
線、６３は汎用レジスタの下位ｎビツトの書込み
線、６４，６６は汎用レジスタからの（ｎ＋ｍ）
ビツトのアドレス読出し線、６６は汎用レジスタ
の下位ｎビツトの読出し線である。
１，１１，２１は（ｎ＋ｍ）ビツトで構成された
命令カウントレジスタ；２，１２，２２は２m倍
に拡張された主記憶装置；３，１３，２３は命令
中の論理アドレス；４，１４はｎビツトの汎用レ
ジスタ；２４は（ｎ＋ｍ）ビツトの汎用レジス
タ；５はベースレジスタ；１５はバンクレジス
タ；６，１６，２６は物理アドレス；７，１７，
２７は主記憶中の一命令；２８は一サブルーチン
リンク命令；２９は復帰アレレス格納を指定され
た汎用レジスタ；３０は主記憶中の命令２８を展
開したもの；３１はサブルーチンを示す。第５図
において４１は命令カウントレジスタ、４２は汎
用レジスタ、４３は命令読出しレジスタ、４４は
論理アドレスレジスタ、４５はアドレス演算回
路、４６は論理アドレスレジスタ、４７は命令実
行レジスタ、４９は記憶装置、５１は演算論理バ
ス、５２は記憶装置バス、６１は汎用レジスタ番
号、６２は汎用レジスタの上位ｍビツトの書込み
線、６３は汎用レジスタの下位ｎビツトの書込み
線、６４，６６は汎用レジスタからの（ｎ＋ｍ）
ビツトのアドレス読出し線、６６は汎用レジスタ
の下位ｎビツトの読出し線である。
第１図は従来のベースレジスタ方式の説明図で
あり、（ｎ＋ｍ）ビツトの命令カウントレジスタ
１で示す番地の命令７で使用する物理アドレス６
が、その命令７で指定されるｎビツトの論理アド
レス３と、ｎビツトの汎用レジスタ４の値と、
（ｎ＋ｍ）ビツトのベースレジスタ５の値を加算
して求められる。このベースレジスタ方式では
（ｎ＋ｍ）ビツトのベースレジスタを別に設けな
ければならぬ欠点と、論理アドレス、汎用レジス
タの値、ベースレジスタの値の３者を同時に加算
するためアドレスの演算論理回路を（ｎ＋ｍ）ビ
ツトでかつ３入力に拡張しなければならない欠点
があつた。
あり、（ｎ＋ｍ）ビツトの命令カウントレジスタ
１で示す番地の命令７で使用する物理アドレス６
が、その命令７で指定されるｎビツトの論理アド
レス３と、ｎビツトの汎用レジスタ４の値と、
（ｎ＋ｍ）ビツトのベースレジスタ５の値を加算
して求められる。このベースレジスタ方式では
（ｎ＋ｍ）ビツトのベースレジスタを別に設けな
ければならぬ欠点と、論理アドレス、汎用レジス
タの値、ベースレジスタの値の３者を同時に加算
するためアドレスの演算論理回路を（ｎ＋ｍ）ビ
ツトでかつ３入力に拡張しなければならない欠点
があつた。
第２図は従来のバンク方式の説明図であり、
（ｎ＋ｍ）ビツトの命令カウントレジスタ１１で
示す番地１７で使用する物理アドレス１６が、そ
の命令１７のｎビツトの論理アドレス１３と、ｎ
ビツトの汎用レジスタ１４の値を加算しその結果
にｍビツトのバンクレジスタ１５の値を頭に連結
して求められる。このバンクレジスタ方式では、
物理アドレスを決定するときバンクレジスタの値
を単に連結するだけであるため利用される主記憶
領域が２nワードのバンク単位で与えられる欠点
があつた。
（ｎ＋ｍ）ビツトの命令カウントレジスタ１１で
示す番地１７で使用する物理アドレス１６が、そ
の命令１７のｎビツトの論理アドレス１３と、ｎ
ビツトの汎用レジスタ１４の値を加算しその結果
にｍビツトのバンクレジスタ１５の値を頭に連結
して求められる。このバンクレジスタ方式では、
物理アドレスを決定するときバンクレジスタの値
を単に連結するだけであるため利用される主記憶
領域が２nワードのバンク単位で与えられる欠点
があつた。
第３図はこの発明に基づく主記憶拡張方式の一
実施例説明図であり、（ｎ＋ｍ）ビツトの命令カ
ウントレジスタ２１で示す命令２７で使用する物
理アドレス２６が、その命令２７で指定されるｎ
ビツトの論理アドレス２３と（ｎ＋ｍ）ビツトの
汎用レジスタ２４の値を加算して求められる。
実施例説明図であり、（ｎ＋ｍ）ビツトの命令カ
ウントレジスタ２１で示す命令２７で使用する物
理アドレス２６が、その命令２７で指定されるｎ
ビツトの論理アドレス２３と（ｎ＋ｍ）ビツトの
汎用レジスタ２４の値を加算して求められる。
本方式においては、従来例のごとくの２重修
飾、即ちインデクス修飾とベースレジスタ修飾又
はインデクス修飾とバンクレジスタ修飾は行わな
いため、従来例におけるインデクスレジスタの値
とベースレジスタの値との和に相当する値を別途
作成するためのステツプを、プログラム中につい
かする必要が生じ、プログラム作成が若干煩雑に
なる。しかし、このような欠点や汎用レジスタを
アドレス修飾用レジスタと共用することにより、
あまり金物を増やさなないでアドレス修飾用レジ
スタを多数回使用することで充分補うことができ
る。
飾、即ちインデクス修飾とベースレジスタ修飾又
はインデクス修飾とバンクレジスタ修飾は行わな
いため、従来例におけるインデクスレジスタの値
とベースレジスタの値との和に相当する値を別途
作成するためのステツプを、プログラム中につい
かする必要が生じ、プログラム作成が若干煩雑に
なる。しかし、このような欠点や汎用レジスタを
アドレス修飾用レジスタと共用することにより、
あまり金物を増やさなないでアドレス修飾用レジ
スタを多数回使用することで充分補うことができ
る。
即ち、一旦作成したインデクスとベースとの和
をレジスタ上に保持させておけば、後に必要にな
つたときには即時使用出来るので、特に同じイン
デクス値を多数回使用する場合には上記欠点は殆
ど問題とはならない。
をレジスタ上に保持させておけば、後に必要にな
つたときには即時使用出来るので、特に同じイン
デクス値を多数回使用する場合には上記欠点は殆
ど問題とはならない。
第４図はこの発明に基づく主記憶拡張方式での
サブルーチン・リンク命令の一実施例説明図であ
り、サブルーチン・リンク命令２８によりサブル
ーチン３１にジヤンプする処理を示す。まず（ｎ
＋ｍ）ビツトの命令カウントレジスタ２１が現在
指している主記憶装置上のサブルーチン・リンク
命令２８が読出される。命令２８の汎用レジスタ
番号で示された汎用レジスタ２９には命令２８の
次の命令物理アドレスを格納する。命令２８の別
の汎用レジスタ番号で示された汎用レジスタ２４
に格納されているサブルーチン３１の先頭アドレ
スと命令２８で指定されるサブルーチン３１の入
口からの相対的な論理アドレス２３が加えられ、
ジヤンプ先の物理アドレス２６が算出される。物
理アドレス２６は命令カウントレジスタ２１に格
納され、サブルーチン３１内の命令が順次実行さ
れる。
サブルーチン・リンク命令の一実施例説明図であ
り、サブルーチン・リンク命令２８によりサブル
ーチン３１にジヤンプする処理を示す。まず（ｎ
＋ｍ）ビツトの命令カウントレジスタ２１が現在
指している主記憶装置上のサブルーチン・リンク
命令２８が読出される。命令２８の汎用レジスタ
番号で示された汎用レジスタ２９には命令２８の
次の命令物理アドレスを格納する。命令２８の別
の汎用レジスタ番号で示された汎用レジスタ２４
に格納されているサブルーチン３１の先頭アドレ
スと命令２８で指定されるサブルーチン３１の入
口からの相対的な論理アドレス２３が加えられ、
ジヤンプ先の物理アドレス２６が算出される。物
理アドレス２６は命令カウントレジスタ２１に格
納され、サブルーチン３１内の命令が順次実行さ
れる。
この場合、汎用レジスタ２４の内容は、上記サ
ブルーチン・リンク２８よりも前の命令によつて
予め容易されることは従来方式と同様であるが、
その際従来例におけるベースレジスタの内容に相
当する値（これは主記憶装置上における現に実行
中のプログラムの先頭番地と考えて良い。）を従
来例におけるインデクスレジスタの内容に相当す
る値（これは現に実行中のプログラムの先頭から
相当的に数えたサブルーチンの先頭番地と考えて
良い）に加える処理を施す必要がある。しかし一
旦この処理を施した後は、その値は汎用レジスタ
２４に保存しておき、再び当該サブルーチンが必
要となつたときは直接使用することができる。そ
の間他のサブルーチンが必要になれば他の汎用レ
ジスタを用いて同様の処理を行えば良い。
ブルーチン・リンク２８よりも前の命令によつて
予め容易されることは従来方式と同様であるが、
その際従来例におけるベースレジスタの内容に相
当する値（これは主記憶装置上における現に実行
中のプログラムの先頭番地と考えて良い。）を従
来例におけるインデクスレジスタの内容に相当す
る値（これは現に実行中のプログラムの先頭から
相当的に数えたサブルーチンの先頭番地と考えて
良い）に加える処理を施す必要がある。しかし一
旦この処理を施した後は、その値は汎用レジスタ
２４に保存しておき、再び当該サブルーチンが必
要となつたときは直接使用することができる。そ
の間他のサブルーチンが必要になれば他の汎用レ
ジスタを用いて同様の処理を行えば良い。
第５図はこの発明に基づく主記憶拡張方式の一
実施例構成図であり、命令が論理アドレス指定部
を持ち、汎用レジスタでアドレス修飾される場合
の処理を示す。命令カウントレジスタ４１の示す
記憶装置４９の命令が記憶装置バス５２経由で命
令読出しレジスタ４３に読出され、その命令中の
ｎビツトの論理アドレスが論理アドレスレジスタ
４４に格納され、アドレス演算回路４５に入る。
一方命令読出しレジスタ４３中の汎用レジスタ番
号６１に従いアドレス修飾のための汎用レジスタ
が抽出され、その（ｎ＋ｍ）ビツトが論理アドレ
スと同時にアドレス読出し線６４経由でアドレス
演算回路４５に入る。アドレス演算回路４５の出
力は物理アドレスレジスタ４６に入り命令実行カ
ウンタ４７の物理アドレス部にセツトされる。命
令実行カウンタ４７の指令により、記憶装置バス
５２を経由した上記物理アドレスを持つ記憶装置
４９の内容や、汎用レジスタ読出し線６５を経由
したｎビツトの汎用レジスタのｎビツト部分の内
容や、汎用レジスタ読出し線６６を経由した（ｎ
＋ｍ）ビツトの汎用レジスタの内容が、演算論理
バス５１経由で演算論理回路４８にて処理され
る。演算論理回路４８の出力は演算論理バス５１
と汎用レジスタの下位ｎビツト書込み線６３、ま
たは汎用レジスタ上位ｍビツト書込み線６２経由
で各々汎用レジスタ下位ｎビツト、または上位ｍ
ビツトに書込まれる。また、この演算論理回路４
８の出力は記憶装置バス線５２経由で記憶装置４
９や命令カウントレジスタ４１にも書込まれる。
実施例構成図であり、命令が論理アドレス指定部
を持ち、汎用レジスタでアドレス修飾される場合
の処理を示す。命令カウントレジスタ４１の示す
記憶装置４９の命令が記憶装置バス５２経由で命
令読出しレジスタ４３に読出され、その命令中の
ｎビツトの論理アドレスが論理アドレスレジスタ
４４に格納され、アドレス演算回路４５に入る。
一方命令読出しレジスタ４３中の汎用レジスタ番
号６１に従いアドレス修飾のための汎用レジスタ
が抽出され、その（ｎ＋ｍ）ビツトが論理アドレ
スと同時にアドレス読出し線６４経由でアドレス
演算回路４５に入る。アドレス演算回路４５の出
力は物理アドレスレジスタ４６に入り命令実行カ
ウンタ４７の物理アドレス部にセツトされる。命
令実行カウンタ４７の指令により、記憶装置バス
５２を経由した上記物理アドレスを持つ記憶装置
４９の内容や、汎用レジスタ読出し線６５を経由
したｎビツトの汎用レジスタのｎビツト部分の内
容や、汎用レジスタ読出し線６６を経由した（ｎ
＋ｍ）ビツトの汎用レジスタの内容が、演算論理
バス５１経由で演算論理回路４８にて処理され
る。演算論理回路４８の出力は演算論理バス５１
と汎用レジスタの下位ｎビツト書込み線６３、ま
たは汎用レジスタ上位ｍビツト書込み線６２経由
で各々汎用レジスタ下位ｎビツト、または上位ｍ
ビツトに書込まれる。また、この演算論理回路４
８の出力は記憶装置バス線５２経由で記憶装置４
９や命令カウントレジスタ４１にも書込まれる。
ここで演算論理回路４８には下位ｎビツトの加
算桁上げが上位ｍビツト部へ操上げられる構成と
する必要がある。
算桁上げが上位ｍビツト部へ操上げられる構成と
する必要がある。
また拡張された汎用レジスタを操作する命令と
しては主記憶の内容を（ｎ＋ｍ）ビツトの汎用レ
ジスタへ読出す命令と、（ｎ＋ｍ）ビツトの汎用
レジスタの内容を主記憶へ書込む命令を用意する
必要がある。この場合主記憶中に２語（2nビツ
ト）分の領域を要することは勿論である。
しては主記憶の内容を（ｎ＋ｍ）ビツトの汎用レ
ジスタへ読出す命令と、（ｎ＋ｍ）ビツトの汎用
レジスタの内容を主記憶へ書込む命令を用意する
必要がある。この場合主記憶中に２語（2nビツ
ト）分の領域を要することは勿論である。
以上説明したように、１ワードがｎビツトで構
成されｎビツトで指定できる最大２nアドレス以
内に主記憶の実装容量が制限されていた計算機に
おいて、（ｎ＋ｍ）ビツトで構成される各汎用レ
ジスタと命令カウントレジスタを設け、（ｎ＋
ｍ）ビツトの汎用レジスタの値を操作する命令を
設け一般命令に関して汎用レジスタは下位ｎビツ
トで動作させ物理アドレスだけは命令で指定され
た論理アドレスと（ｎ＋ｍ）ビツトの汎用レジス
タ内容を加算して求めることにより、指定できる
アドレスの最大値を２(n+m)とし２m倍の主記憶容
量の実装が可能となる。また演算論理回路はほと
んど拡張する必要がなく、しかも実装された全記
憶装置を自由に利用することができる。
成されｎビツトで指定できる最大２nアドレス以
内に主記憶の実装容量が制限されていた計算機に
おいて、（ｎ＋ｍ）ビツトで構成される各汎用レ
ジスタと命令カウントレジスタを設け、（ｎ＋
ｍ）ビツトの汎用レジスタの値を操作する命令を
設け一般命令に関して汎用レジスタは下位ｎビツ
トで動作させ物理アドレスだけは命令で指定され
た論理アドレスと（ｎ＋ｍ）ビツトの汎用レジス
タ内容を加算して求めることにより、指定できる
アドレスの最大値を２(n+m)とし２m倍の主記憶容
量の実装が可能となる。また演算論理回路はほと
んど拡張する必要がなく、しかも実装された全記
憶装置を自由に利用することができる。
（ｎ＋ｍ）ビツトの汎用レジスタは物理アドレ
スとして指定した時以外は下位ｎビツトの汎用レ
ジスタとして動作するため、従来のｎビツトの機
種から本発明採用の機種に移行する場合、利用者
プログラムは僅かの修正しか必要でない。
スとして指定した時以外は下位ｎビツトの汎用レ
ジスタとして動作するため、従来のｎビツトの機
種から本発明採用の機種に移行する場合、利用者
プログラムは僅かの修正しか必要でない。
第１図は従来の主記憶を拡張するベースレジス
タ方式の説明図、第２図は従来の主記憶を拡張す
るバンク方式の説明図、第３図はこの発明に基づ
く主記憶拡張方式の説明図、第４図はこの発明に
基づく主記憶拡張方式でのサブルーチンリンク命
令の一実施例を示す説明図、第５図はこの発明の
一実施例構成図である。第１図、第２図、第３
図、第４図において、１，１１，２１は命令カウ
ントレジスタ；２，１２，２２，３０は主記憶装
置；３，１３，２３は論理アドレス；４，１４，
２４，２９は汎用レジスタ；５はベースレジス
タ；１５はバンクレジスタ；６，１６，２６は物
理アドレス；７，１７，２７，２８は命令；３１
はサブルーチンである。第５図において、４１は
命令カウントレジスタ；４２は拡張された汎用レ
ジスタ；４３は命令読出しレジスタ；４４は論理
アドレスレジスタ；４５はアドレス演算回路；４
６は物理アドレス；４７は命令実行レジスタ；４
８は演算論理回路；４９は記憶装置；５１〜５２
はバス；６２〜６３は書込み線；６４〜６６は読
出し線である。
タ方式の説明図、第２図は従来の主記憶を拡張す
るバンク方式の説明図、第３図はこの発明に基づ
く主記憶拡張方式の説明図、第４図はこの発明に
基づく主記憶拡張方式でのサブルーチンリンク命
令の一実施例を示す説明図、第５図はこの発明の
一実施例構成図である。第１図、第２図、第３
図、第４図において、１，１１，２１は命令カウ
ントレジスタ；２，１２，２２，３０は主記憶装
置；３，１３，２３は論理アドレス；４，１４，
２４，２９は汎用レジスタ；５はベースレジス
タ；１５はバンクレジスタ；６，１６，２６は物
理アドレス；７，１７，２７，２８は命令；３１
はサブルーチンである。第５図において、４１は
命令カウントレジスタ；４２は拡張された汎用レ
ジスタ；４３は命令読出しレジスタ；４４は論理
アドレスレジスタ；４５はアドレス演算回路；４
６は物理アドレス；４７は命令実行レジスタ；４
８は演算論理回路；４９は記憶装置；５１〜５２
はバス；６２〜６３は書込み線；６４〜６６は読
出し線である。
Claims (1)
- １ 最大ｎビツトの論理アドレスを、ｎ＋ｍビツ
トの物理アドレスに変換して記憶装置をアクセス
する計算機において、複数個の汎用レジスタをｎ
＋ｍビツトで構成し、アクセス変換時には、上記
汎用レジスタの１つを指定して、指定された汎用
レジスタのｎ＋ｍビツトの内容と、上記論理アド
レスを加算してｎ＋ｍビツトの物理アドレスを得
るようにし、アドレス変換に関する処理以外で
は、上記汎用レジスタのｎ＋ｍビツトの中ｎビツ
トのみを使用するよう構成したことを特徴とする
計算機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13136577A JPS5464933A (en) | 1977-11-01 | 1977-11-01 | Main storage extension system |
| CA315,047A CA1115425A (en) | 1977-11-01 | 1978-10-31 | Data processor with address extension |
| US06/685,613 US4602330A (en) | 1977-10-01 | 1984-12-28 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13136577A JPS5464933A (en) | 1977-11-01 | 1977-11-01 | Main storage extension system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5464933A JPS5464933A (en) | 1979-05-25 |
| JPS6137654B2 true JPS6137654B2 (ja) | 1986-08-25 |
Family
ID=15056213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13136577A Granted JPS5464933A (en) | 1977-10-01 | 1977-11-01 | Main storage extension system |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4602330A (ja) |
| JP (1) | JPS5464933A (ja) |
| CA (1) | CA1115425A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779191A (en) * | 1985-04-12 | 1988-10-18 | Gigamos Systems, Inc. | Method and apparatus for expanding the address space of computers |
| GB2211326B (en) * | 1987-10-16 | 1991-12-11 | Hitachi Ltd | Address bus control apparatus |
| JPH02242355A (ja) * | 1989-03-16 | 1990-09-26 | Fujitsu Ltd | 拡張アドレス空間を持つマイクロプロセシングシステム |
| US5179691A (en) * | 1989-04-12 | 1993-01-12 | Unisys Corporation | N-byte stack-oriented CPU using a byte-selecting control for enhancing a dual-operation with an M-byte instruction word user program where M<N<2M |
| US5249280A (en) * | 1990-07-05 | 1993-09-28 | Motorola, Inc. | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| US5423013A (en) * | 1991-09-04 | 1995-06-06 | International Business Machines Corporation | System for addressing a very large memory with real or virtual addresses using address mode registers |
| US5388233A (en) * | 1993-04-30 | 1995-02-07 | Intel Corporation | Method and apparatus for counting instruction types using bit masks and a programmable bit map |
| EP1229440B1 (en) * | 1993-05-27 | 2007-05-02 | Matsushita Electric Industrial Co., Ltd. | Program converting unit and processor improved in address management |
| US6266756B1 (en) * | 1995-07-17 | 2001-07-24 | Ricoh Company, Ltd. | Central processing unit compatible with bank register CPU |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3461433A (en) * | 1967-01-27 | 1969-08-12 | Sperry Rand Corp | Relative addressing system for memories |
| BE758027R (fr) * | 1970-02-16 | 1971-04-26 | Burroughs Corp | Circuit de manipulation d'adresses pour un calculateur |
| US3614741A (en) * | 1970-03-23 | 1971-10-19 | Digital Equipment Corp | Data processing system with instruction addresses identifying one of a plurality of registers including the program counter |
| US3754218A (en) * | 1970-05-29 | 1973-08-21 | Nippon Electric Co | Data handling system with relocation capability comprising operand registers adapted therefor |
| US4109310A (en) * | 1973-08-06 | 1978-08-22 | Xerox Corporation | Variable field length addressing system having data byte interchange |
| FR111574A (ja) * | 1973-12-13 | 1900-01-01 | ||
| FR122199A (ja) * | 1973-12-17 | |||
| JPS5161749A (en) * | 1974-11-26 | 1976-05-28 | Fujitsu Ltd | Deetashorisochino shoriringuseigyohoshiki |
| US3949378A (en) * | 1974-12-09 | 1976-04-06 | The United States Of America As Represented By The Secretary Of The Navy | Computer memory addressing employing base and index registers |
| US4047247A (en) * | 1976-04-07 | 1977-09-06 | Honeywell Information Systems Inc. | Address formation in a microprogrammed data processing system |
| US4079451A (en) * | 1976-04-07 | 1978-03-14 | Honeywell Information Systems Inc. | Word, byte and bit indexed addressing in a data processing system |
-
1977
- 1977-11-01 JP JP13136577A patent/JPS5464933A/ja active Granted
-
1978
- 1978-10-31 CA CA315,047A patent/CA1115425A/en not_active Expired
-
1984
- 1984-12-28 US US06/685,613 patent/US4602330A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4602330A (en) | 1986-07-22 |
| CA1115425A (en) | 1981-12-29 |
| JPS5464933A (en) | 1979-05-25 |
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