JPH028331B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は移動命令論理比較命令処理方式、特に
１サイクルパイプライン制御方式を採用する処理
装置における命令処理方式であつて、移動命令／
論理比較命令におけるフエツチ／ストアを各１サ
イクルごとに連続して処理できるようにすると共
に、効率的なフロー展開を可能とした移動命令論
理比較命令処理方式に関するものである。

〔従来の技術と問題点〕

第３図は２サイクルパイプラインと１サイクル
パイプラインとの比較を示す図、第４図は移動命
令におけるフローの展開パターンの例、第５図は
従来の２サイクルパイプラインによるフローチヤ
ートを示す。

従来のパイプライン制御を行う処理装置では、
第３図イ図示のような２サイクルに１回命令が投
入される２サイクルパイプラインが多く採用され
ている。２サイクルパイプラインにおける１フロ
ーは、命令をデコードするＤステージと、インデ
ツクス・ベース等を読み出すＲステージと、実効
アドレスを生成するＡステージと、生成アドレス
によりバツフアを検索するB1ステージおよびB2
ステージと、オペランドデータを用いて演算を実
行するE1ステージおよびE2ステージと、結果を
チエツクするCKステージと、レジスタへの書き
込みを行うＷステージとからなる。

このような２サイクルパイプラインに対して、
パイプラインの密度を濃くし、性能を向上させる
ため、各サイクル毎に命令を投入できる１サイク
ルパイプラインが考えられている。１サイクルパ
イプラインの１フローは、第３図ロ図示のよう
に、命令をデコードするＤステージと、実効アド
レスを生成するＡステージと、アドレス変換を行
うＴステージと、バツフアを検索するＢステージ
と、オペランドデータを用いて演算を実行するＥ
ステージと、レジスタへの書き込みを行うＷステ
ージとからなる。本発明は、この１サイクルパイ
プライン制御を採用する処理装置を対象としてい
るものである。

ところで、長いバイト数を１命令で処理するい
わゆる割込み可能な移動（Move Long）命令や
論理比較（Compare Logical Long）命令は、
最近オペレーテイング・システム等における使用
頻度が増え、特に移動命令においては、その処理
速度が性能に大きく影響するようになつている。
そのため、第４図イに示すように、通常のフエツ
チ／ストア・シーケンスでフローを展開するだけ
でなく、適当なバウンダリ条件のもとに、第４図
ロ図示のように、８バイトのフエツチを２回繰り
返して、その後16バイトのストアを実行し、３フ
ローで16バイトの移動を可能としたり、また第２
オペランドが短く第１オペランドの領域に埋め込
み（パデイング）文字を詰めるときには、第４図
ハ図示のようにストアのみの連続処理を行つて高
速化を図ることが考慮されている。

従来の２サイクルパイプラインを採用する処理
装置においては、第５図に示すように、移動命令
または論理比較命令の処理がなされている。オペ
ランドの実効アドレスを求めるために、Ａステー
ジでアドレス生成回路（EAG：Effective
Address Generator）６が使用される。なお、こ
のアドレス生成回路６は、周知の如く加算器によ
つて構成されている。２サイクルパイプライン制
御では、上述のように２サイクルに一度しか命令
が入つてこないので、アドレス生成回路６は、実
効アドレスの計算用として、通常２サイクルに一
度しか使用されない。そのため各B1ステージで
は、アドレス生成回路６は空いており、これを用
いて従来、移動／論理比較命令の処理における未
処理のデータ長の演算が行われている。即ち、第
５図からわかるように、B1ステージでアドレス
生成回路６の加算器を用いて、現在の残りバイト
数（OP２Ｌ，OP１Ｌ）から処理バイト数（Ｌ
２，Ｌ１）を減じて、新たな残りバイト数を求め
るようにされている。

しかし、本発明が前提とする１サイクルパイプ
ライン制御では、アドレス生成回路６の空きサイ
クルがないので、これを利用して残りバイト数を
求めることができないという問題がある。また、
第４図で説明したような各種フロー展開を実現す
る場合、その処理はパイプラインの構造によつて
異なることになり、１サイクル毎にアクセス可能
なパイプラインにおいても、いろいろなフロー展
開パターンを可能にする手段が望まれている。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、１サイクル
パイプライン制御のもとにおいて、移動または論
理比較命令の処理における次フローの処理バイト
数決定のために、残りバイト数をＡステージで求
めることを可能とする。また、各種フロー展開パ
ターンを選択できるようにして効率的に命令を処
理することを可能とする。そのため、本発明の移
動命令論理比較命令処理方式は、移動命令または
論理比較命令における記憶装置にアクセスすべき
第１オペランドアドレスと第２オペランドアドレ
スとをそれぞれ保持しておく２つのレジスタと、
処理されるべき各オペランドの残りデータ長を保
持する２つのレジスタとを備え、１サイクルパイ
プライン制御により、移動命令または論理比較命
令を処理する処理装置における移動命令論理比較
命令処理方式であつて、各処理毎に実効アドレス
を求める加算器と、移動または論理比較されるバ
イト数分だけ各オペランドの残りデータ長から減
算する加算器と、オペランドのアドレスバウンダ
リ条件を決定する演算を行う加算器と、上記各加
算器の出力結果に基づいて次の移動または論理比
較されるバイト数を生成するとともにフローの展
開条件を決定する回路とを備えたことを特徴とし
ている。以下、実施例を参照しつつ、実施例に従
つて説明する。

〔実施例〕

第１図は本発明の一実施例構成、第２図は第１
図図示実施例における移動命令の処理動作説明図
を示す。

第１図において、１および２は作業用アドレス
レジスタ、３はベースレジスタ、４はインデツク
スレジスタ、５はデイスプレイスメントレジス
タ、６はレジスタ１〜５の内容にもとづいてオペ
ランドの実効アドレスを生成するアドレス生成回
路、７はオペランドアドレスレジスタ、８はバツ
フア、９はオペランド語レジスタ、１１は命令を
実行する実行ユニツト（Ｅ unit）、１２は実行
結果が格納される結果レジスタを表す。

また、１３は第１オペランドの処理対象となつ
ているアドレスを保持するレジスタ、１４は第２
オペランドの処理対象となつているアドレスを保
持するレジスタ、１５はＡステージにおいて残り
バイト数の演算を行う加算器、１６は第１オペラ
ンドの残りバイト数を保持するレジスタ、１７は
第２オペランドの残りバイト数を保持するレジス
タ、１８は処理すべきバイト長を決定するレング
ス生成器、１９は第１オペランドの処理バイト数
を保持するレジスタ、２０は第２オペランドの処
理バイト数を保持するレジスタ、２１はアドレス
バウンダリ条件を決定するために使用する加算
器、２２は第１オペランドについての例えば第26
ビツトから第31ビツトまでの６ビツトを保持する
レジスタ、２３はレジスタ１９の内容の退避レジ
スタを表す。

命令処理においては、Ａステージにおいてアド
レス生成回路６により実効アドレスが演算され、
オペランドアドレスレジスタ７にオペランドアド
レスが格納される。このアドレスにもとづいてア
ドレス変換がなされ、オペランドがフエツチされ
て、実行ユニツト１１により演算が実行され、結
果が結果レジスタ１２に格納される。

上記処理では、まずＤステージで汎用レジスタ
の読み出しが行われ、ベースレジスタ３またはイ
ンデツクスレジスタ４を経由して、Ａステージで
アドレス生成回路６から、第１オペランドまたは
第２オペランドのアドレスとバイト数とが出力さ
れる。ここで、第１オペランドの処理対象となる
オペランドアドレスは、レジスタ１３に格納さ
れ、第１オペランドの処理データ長は、レジスタ
１６にセツトされる。同様に第２オペランドの処
理対象となるオペランドアドレスは、レジスタ１
４に格納され、第２オペランドの処理データ長
は、レジスタ１７にセツトされる。なお、周知の
如く、長文字移動や長文字論理比較の命令におい
て、第１および第２のオペランドの長さは、必ず
しも同じではない。

レジスタ１３、レジスタ１４の内容は、処理バ
イト長の生成には使用されず、実行終了後におけ
るアドレス補正に使用される。

レングス生成器１８は、各オペランドに対応し
て、次のフローの処理バイト数（Ｌ１，Ｌ２）を
決定し、レジスタ１９または２０に処理バイト数
を出力する。以降の処理において、レジスタ１６
または１７の値から、加算器１５により、それぞ
れレジスタ１９または２０の値が減じられ、残り
バイト数がレジスタ１６または１７に再設定され
るようになつている。なお、レジスタ１６，１７
は、それぞれ例えば24ビツトのレジスタで構成さ
れる。

レジスタ２２は、第１オペランドアドレスの第
26ビツトから第31ビツトまでの６ビツトを保持
し、アドレスバウンダリ条件から、次の処理バイ
ト（16バイト処理／64バイト処理）を決定するた
めに使用する値を保持する。加算器２１は、レジ
スタ２２の内容とレジスタ１９の内容とを加算す
る。レジスタ１６、レジスタ１７、またレジスタ
２２により、以下に説明するように、次の処理バ
イト数およびフロー展開パターンを従来の２サイ
クルパイプライン制御における場合と同様に決定
することができることとなる。

第２図は移動命令のタイムチヤート例を示して
いる。論理比較命令についても同様である。

ストアフローのＡステージで、レングス生成
器１８により、次のフローの処理バイト数をプリ
デイクトして、レジスタ１９およびレジスタ２０
に設定する。レジスタ１９およびレジスタ２０の
内容は、それぞれ次のフローのストアおよびフエ
ツチの処理バイト数を示す。

処理バイト数のプリデイクトにあたつて、加算
器２１の出力により、次のストアアドレスが16バ
イトバウンダリにあるか否かの判定がなされる。
16バイトバウンダリにある場合には、第４図ロに
示したように８バイトフエツチを２回繰り返し、
次に16バイトストアして処理の短縮を図るため
に、レジスタ２０には「８」を、またレジスタ１
９には「16」を設定する。レジスタ１９の値が
「16」のときには、第２オペランドをフエツチす
るとき、次のフローも８バイトフエツチを行うよ
うに制御し、続いて16バイト同時にストアする制
御を行う。これにより、３フローで16バイトの移
動がなされることになる。

また、レジスタ１７が保持する第２オペランド
の残りバイト数がゼロのときには、埋め込み文字
をストアするだけでよいので、フエツチするフロ
ーは必要がない。従つて、この場合、第４図ハ図
示のように、次のフローもストアが連続するよう
に制御する。以上のように、加算器１５の出力、
加算器２１の出力および第２オペランドの残りバ
イト数に基づいて、種々の展開パターンを選択す
ることができる。

ところで、最初フエツチ、ストアフローに入る
とき、その前に処理レングスを生成する条件を設
定するストアフローがない。そこで、加算器１５
および加算器２１の入力Ｌ１を最初ゼロにしてお
く。そうすれば、途中における場合と同じ処理バ
イト発生条件となる。

また、次のフエツチフローでは、第２オペラン
ドアドレスは、前のフエツチフローでセツトした
作業用アドレスレジスタ２（WAR２）の内容を
アドレス生成回路６に入れ、前の処理バイト数Ｌ
２をデイスプレイスメントレジスタ５を経由して
アドレス生成回路６に入れることにより、これら
を加算して求められる。そして、前記制御部へプ
リデイクトしたバイト数Ｌ２のアクセス要求を出
す。同時に残りバイト長を求める専用の加算器１
５により、レジスタ１７の内容から処理バイト数
Ｌ２を減じて、レジスタ１７に設定する。

ストアのときには、同様に、第１オペランドア
ドレスは、前のストアフローでセツトした作業用
アドレスレジスタ１（WAR１）の内容をアドレ
ス生成回路６に入れ、前の処理バイト数Ｆ１をデ
イスプレイスメントレジスタ５を経由してアドレ
ス生成回路６に入れることにより、これらを加算
して求められる。なお、第２図からわかるよう
に、前のストアフローでセツトしたレジスタ１
９の処理バイト数Ｌ１は、次のストアフローで
破壊される。そこで、一旦、退避レジスタ２３に
処理バイト数Ｌ１と同じ処理バイト数Ｆ１を保持
するようになつている。ストアにあたつて、記憶
制御部へプリデイクトしたバイト数Ｌ１の要求を
出す。さらに、ストアの残りバイト数を加算器１
５により求め、レジスタ１６にセツトし、次のフ
ローの処理バイト数をプリデイクトする。以下同
様にフエツチまたはストアのフローが繰り返され
る。

〔発明の効果〕

以上説明した如く、本発明によれば、次のフロ
ーの処理バイト数を決定するために、第１オペラ
ンドと第２オペランドの残りバイト数を演算する
加算器を持ち、またアドレスバウンダリを求める
加算器を持つことにより、１サイクルパイプライ
ンで連続的に移動命令または論理比較命令を処理
していくことができるようになり、かつ効率的な
フロー展開を行うことができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図は第１
図図示実施例における移動命令の処理動作説明
図、第３図は２サイクルパイプラインと１サイク
ルパイプラインとの比較を示す図、第４図は移動
命令におけるフローの展開パターンの例、第５図
は従来の２サイクルパイプラインによるフローチ
ヤートを示す。 図中、６はアドレス生成回路、１５は加算器、
１８はレングス生成器、２１は加算器を表す。

Claims (1)

【特許請求の範囲】
1. １ 移動命令または論理比較命令における記憶装
   置にアクセスすべき第１オペランドアドレスと第
   ２オペランドアドレスとをそれぞれ保持しておく
   ２つのレジスタと、処理されるべき各オペランド
   の残りデータ長を保持する２つのレジスタとを備
   え、１サイクルパイプライン制御により、移動命
   令または論理比較命令を処理する処理装置におけ
   る移動命令論理比較命令処理方式であつて、各処
   理毎に実効アドレスを求める加算器と、移動また
   は論理比較されるバイト数分だけ各オペランドの
   残りデータ長から減算する加算器と、オペランド
   のアドレスバウンダリ条件を決定する演算を行う
   加算器と、上記各加算器の出力結果に基づいて次
   の移動または論理比較されるバイト数を生成する
   とともにフローの展開条件を決定する回路とを備
   えたことを特徴とする移動命令論理比較命令処理
   方式。