JPH0414385B2 - - Google Patents
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- JPH0414385B2 JPH0414385B2 JP59026226A JP2622684A JPH0414385B2 JP H0414385 B2 JPH0414385 B2 JP H0414385B2 JP 59026226 A JP59026226 A JP 59026226A JP 2622684 A JP2622684 A JP 2622684A JP H0414385 B2 JPH0414385 B2 JP H0414385B2
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- 239000013598 vector Substances 0.000 description 80
- 230000000295 complement effect Effects 0.000 description 46
- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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- G06—COMPUTING; CALCULATING OR COUNTING
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Description
【発明の詳細な説明】
〔技術分野〕
本発明はコンピユータシステムとりわけ演算命
令を実行する間に当該演算命令の実行結果に係る
特定の情報を、続く演算命令のために記憶するこ
とによつて、演算命令の実行終了後ただちに前記
特定の情報を使用可能にしたコンピユータシステ
ムに関する。
令を実行する間に当該演算命令の実行結果に係る
特定の情報を、続く演算命令のために記憶するこ
とによつて、演算命令の実行終了後ただちに前記
特定の情報を使用可能にしたコンピユータシステ
ムに関する。
米国特許第4128880号または米国特許第4287566
号に示されるような従来のコンピユータシステム
では、演算命令の実行が終了するとその結果をレ
ジスタに記憶する場合がよくある。プロセツサが
演算の結果に係る特定の情報を要求する場合も多
い。
号に示されるような従来のコンピユータシステム
では、演算命令の実行が終了するとその結果をレ
ジスタに記憶する場合がよくある。プロセツサが
演算の結果に係る特定の情報を要求する場合も多
い。
例えば演算命令として比較演算命令を考え、２
つの要素列（ベクトル）の各々の要素に対して比
較が行われ、第１のベクトルの要素が第２のベク
トルの要素よりも大きいかどうかを判定すると仮
定する。１つの要素は32ビツトの符号付き２進
値、短精度浮動小数点形式、もしくは長精度浮動
小数点形式によつて表わすことができる。比較の
結果を表わす第３のベクトル（結果ベクトル）は
２進値“１”および“０”のビツトストリング形
式によつてレジスタに記憶されるとしよう。第３
のベクトル（結果ベクトル）に係る特定情報を、
プロセツサが次の演算命令の実行期間中に要求す
る場合がある。第３のベクトルに係る特定の情報
の例を次に示す。
つの要素列（ベクトル）の各々の要素に対して比
較が行われ、第１のベクトルの要素が第２のベク
トルの要素よりも大きいかどうかを判定すると仮
定する。１つの要素は32ビツトの符号付き２進
値、短精度浮動小数点形式、もしくは長精度浮動
小数点形式によつて表わすことができる。比較の
結果を表わす第３のベクトル（結果ベクトル）は
２進値“１”および“０”のビツトストリング形
式によつてレジスタに記憶されるとしよう。第３
のベクトル（結果ベクトル）に係る特定情報を、
プロセツサが次の演算命令の実行期間中に要求す
る場合がある。第３のベクトルに係る特定の情報
の例を次に示す。
(イ) レジスタに記憶されている第３のベクトルを
構成するビツトストリングの“１”の個数また
は“０”の個数。
構成するビツトストリングの“１”の個数また
は“０”の個数。
(ロ) レジスタに記憶されている第３のベクトルを
構成するビツトストリングの左より連続する
“０”の個数。
構成するビツトストリングの左より連続する
“０”の個数。
(ハ) レジスタに記憶されている第３のベクトルを
構成するビツトストリングの“１”の記憶場所
に関するアドレス情報、および“０”の記憶場
所に関するアドレス情報。
構成するビツトストリングの“１”の記憶場所
に関するアドレス情報、および“０”の記憶場
所に関するアドレス情報。
プロセツサが第３のベクトルを補数化してそれ
に対してさらに(イ)ないし(ハ)の情報を提供すること
もある。プロセツサが記憶装置からビツトベクト
ルを検索し、ビツトベクトルと第３のベクトルと
に対してAND、OR、またはEXCLUSIVEORを
とることもある。プロセツサが記憶装置からビツ
トベクトルを検索し、ビツトベクトルを第３のベ
クトルとして利用する場合もある。プロセツサが
第３のベクトルを読取つて記憶装置に記憶する場
合もある。
に対してさらに(イ)ないし(ハ)の情報を提供すること
もある。プロセツサが記憶装置からビツトベクト
ルを検索し、ビツトベクトルと第３のベクトルと
に対してAND、OR、またはEXCLUSIVEORを
とることもある。プロセツサが記憶装置からビツ
トベクトルを検索し、ビツトベクトルを第３のベ
クトルとして利用する場合もある。プロセツサが
第３のベクトルを読取つて記憶装置に記憶する場
合もある。
しかしながら従来のコンピユータシステムにお
いては、こうした演算命令が実行されてから(イ)な
いし(ハ)の情報が生成されるので、プロセツサがこ
うした情報を利用できるようになるまでに時間を
要していた。
いては、こうした演算命令が実行されてから(イ)な
いし(ハ)の情報が生成されるので、プロセツサがこ
うした情報を利用できるようになるまでに時間を
要していた。
本発明の目的は演算命令の実行終了後ただちに
その結果に係る特定の情報を使用可能にすること
を特徴としたコンピユータシステムを提供するこ
とにある。
その結果に係る特定の情報を使用可能にすること
を特徴としたコンピユータシステムを提供するこ
とにある。
本発明の目的は、コンピユータシステムに、演
算命令を実行しその結果を記憶する第１の手段
と、前記演算命令の実行時に前記結果の生成およ
び前記結果の記憶を監視し、前記結果に係る特定
の情報を生成し記憶する第２の手段とを備えるこ
とによつて達成できる。
算命令を実行しその結果を記憶する第１の手段
と、前記演算命令の実行時に前記結果の生成およ
び前記結果の記憶を監視し、前記結果に係る特定
の情報を生成し記憶する第２の手段とを備えるこ
とによつて達成できる。
演算命令の実行結果は２進値であつてもよい。
演算命令の実行結果が２進値であれば、前記結果
に係る特定の情報は、結果を構成する２進値
“１”の個数および２進値“０”の個数、ならび
に、結果を構成する２進数“１”および“０”の
記憶場所に関するアドレス情報である。
演算命令の実行結果が２進値であれば、前記結果
に係る特定の情報は、結果を構成する２進値
“１”の個数および２進値“０”の個数、ならび
に、結果を構成する２進数“１”および“０”の
記憶場所に関するアドレス情報である。
第１図について説明する。第１図は本発明を利
用するコンピユータシステムの構成の一部を表わ
すブロツク図である。第１図に複数のベクトルレ
ジスタ１０（VR０ないしVR１５）を図示する。
各々のベクトルレジスタは要素列（ベクトル）を
有し、各々の要素は複数のビツトから成る。ゲー
ト１２を各々のベクトルレジスタ１０に接続して
ベクトルレジスタ１０の１個以上の所望の要素を
パイプライン処理装置１４へ送る。パイプライン
処理装置１４もゲート１２に接続される。パイプ
ライン処理装置１４はゲート１２を介してベクト
ルレジスタ１０から要素を受け取つて、算術演算
のような演算を実行する。例えばパイプライン処
理装置１４は１つのベクトルレジスタの要素の大
きさと別のベクトルレジスタの要素の大きさとを
比較する比較演算を実行することができる。記憶
処理装置１６は演算の結果を記憶するベクトルマ
スクレジスタ（VMR）１６ａと、VMR１６ａ
およびパイプライン処理装置１４とに接続され演
算の結果を記憶する場所のアドレス指定を行うセ
レクタ１６ｂとを有する。
用するコンピユータシステムの構成の一部を表わ
すブロツク図である。第１図に複数のベクトルレ
ジスタ１０（VR０ないしVR１５）を図示する。
各々のベクトルレジスタは要素列（ベクトル）を
有し、各々の要素は複数のビツトから成る。ゲー
ト１２を各々のベクトルレジスタ１０に接続して
ベクトルレジスタ１０の１個以上の所望の要素を
パイプライン処理装置１４へ送る。パイプライン
処理装置１４もゲート１２に接続される。パイプ
ライン処理装置１４はゲート１２を介してベクト
ルレジスタ１０から要素を受け取つて、算術演算
のような演算を実行する。例えばパイプライン処
理装置１４は１つのベクトルレジスタの要素の大
きさと別のベクトルレジスタの要素の大きさとを
比較する比較演算を実行することができる。記憶
処理装置１６は演算の結果を記憶するベクトルマ
スクレジスタ（VMR）１６ａと、VMR１６ａ
およびパイプライン処理装置１４とに接続され演
算の結果を記憶する場所のアドレス指定を行うセ
レクタ１６ｂとを有する。
次に第１図の動作について説明する。第１のベ
クトルレジスタVR０および第２のベクトルレジ
スタVR１５に対して比較演算を実行すると考え
る。第１のベクトルレジスタVR０の要素の大き
さと第２のベクトルレジスタVR１５の対応する
要素の大きさとを比較する。第１のベクトルレジ
スタVR０の要素が第２のベクトルレジスタVR
１５の要素よりも大きい場合は“真数”条件をセ
ツトし、第１のベクトルレジスタVR０の要素が
第２のベクトルレジスタVR１５の要素よりも小
さいかまたは等しい場合は“補数”条件をセツト
する。“真数”条件は２進値“１”を表わし、”補
数”条件は２進値“０”を表わす。ベクトルレジ
スタVR０およびVR１５の対応する要素はゲー
ト１２を介してパイプライン処理装置１４に送ら
れる。ベクトルレジスタVR０およびVR１５の
要素の数を128とする。ベクトルレジスタVR０
およびVR１５の各々の要素がゲート１２を介し
てパイプライン処理装置１４に送られる。パイプ
ライン処理装置１４はこうした要素に対して比較
演算を実行し、ベクトルレジスタVR０の要素が
ベクトルレジスタVR１５の対応する要素と比べ
て、大きいか、小さいか、または等しいかを判定
する。比較演算が終わるとパイプライン処理装置
１４は各要素対の比較結果を表わす出力を発生す
る。セレクタ１６ｂは、２つの要素の大きさの比
較結果を記憶するVMR１６ａの記憶場所を決定
して、そこに“真数”または“補数”条件を表わ
す２進値“１”または“０”を記憶する。こうし
て比較演算の結果を表わす第３のベクトル（結果
ベクトル）がVMR１６ａに記憶される。
クトルレジスタVR０および第２のベクトルレジ
スタVR１５に対して比較演算を実行すると考え
る。第１のベクトルレジスタVR０の要素の大き
さと第２のベクトルレジスタVR１５の対応する
要素の大きさとを比較する。第１のベクトルレジ
スタVR０の要素が第２のベクトルレジスタVR
１５の要素よりも大きい場合は“真数”条件をセ
ツトし、第１のベクトルレジスタVR０の要素が
第２のベクトルレジスタVR１５の要素よりも小
さいかまたは等しい場合は“補数”条件をセツト
する。“真数”条件は２進値“１”を表わし、”補
数”条件は２進値“０”を表わす。ベクトルレジ
スタVR０およびVR１５の対応する要素はゲー
ト１２を介してパイプライン処理装置１４に送ら
れる。ベクトルレジスタVR０およびVR１５の
要素の数を128とする。ベクトルレジスタVR０
およびVR１５の各々の要素がゲート１２を介し
てパイプライン処理装置１４に送られる。パイプ
ライン処理装置１４はこうした要素に対して比較
演算を実行し、ベクトルレジスタVR０の要素が
ベクトルレジスタVR１５の対応する要素と比べ
て、大きいか、小さいか、または等しいかを判定
する。比較演算が終わるとパイプライン処理装置
１４は各要素対の比較結果を表わす出力を発生す
る。セレクタ１６ｂは、２つの要素の大きさの比
較結果を記憶するVMR１６ａの記憶場所を決定
して、そこに“真数”または“補数”条件を表わ
す２進値“１”または“０”を記憶する。こうし
て比較演算の結果を表わす第３のベクトル（結果
ベクトル）がVMR１６ａに記憶される。
以上の演算の例として比較演算を示したが、比
較演算の代わりに、ベクトルレジスタ１０に記憶
される要素を処理してVMR１６ａに結果を記憶
するような他の演算も例として考えられる。
較演算の代わりに、ベクトルレジスタ１０に記憶
される要素を処理してVMR１６ａに結果を記憶
するような他の演算も例として考えられる。
演算の結果をVMR１６ａに記憶して、その結
果に対して他の様々な演算を実行しそれによつて
生じた結果を再びVMR１６ａに記憶する場合も
ある。例えば演算の結果を表わすベクトルが
VMR１６ａに記憶されていてプロセツサがこの
ベクトルと他のベクトルとの間でAND、OR、ま
たはEXCLUSIVE ORをとりその結果を再び
VMR１６ａに記憶する場合がある。プロセツサ
はまたベクトルの補数をとつてその結果をVMR
１６ａに記憶することもある。
果に対して他の様々な演算を実行しそれによつて
生じた結果を再びVMR１６ａに記憶する場合も
ある。例えば演算の結果を表わすベクトルが
VMR１６ａに記憶されていてプロセツサがこの
ベクトルと他のベクトルとの間でAND、OR、ま
たはEXCLUSIVE ORをとりその結果を再び
VMR１６ａに記憶する場合がある。プロセツサ
はまたベクトルの補数をとつてその結果をVMR
１６ａに記憶することもある。
さらにVMR１６ａに記憶されている演算の結
果から特定の情報が導かれる場合がある。例えば
そうした特定の情報とは演算の結果を表わすベク
トルの有する２進値“１”の個数である。あるい
はそうした情報はVMR１６ａに記憶されている
ベクトルの２進値“１”または２進値“０”の記
憶場所に係るアドレスの集合である。
果から特定の情報が導かれる場合がある。例えば
そうした特定の情報とは演算の結果を表わすベク
トルの有する２進値“１”の個数である。あるい
はそうした情報はVMR１６ａに記憶されている
ベクトルの２進値“１”または２進値“０”の記
憶場所に係るアドレスの集合である。
従来は演算の結果をVMR１６ａに記憶した後
にこうした特定の情報を生成していた。従つて特
定の情報が利用できるようになるまでに時間がか
かつていた。
にこうした特定の情報を生成していた。従つて特
定の情報が利用できるようになるまでに時間がか
かつていた。
第２図について説明する。第１図に示した記憶
処理装置１６はVMR１６ａに演算命令の実行結
果を記憶するのと同時に前述のような特定の情報
を生成する。従つてVMR１６ａに結果を記憶し
た後にただちに情報が利用できる。すなわちこう
した情報をただちにアクセスすることができる。
第２図においては、生成される特定の情報は
VMR１６ａに記憶されている２進値“１”の個
数、および２進値“０”の個数を有する。生成さ
れた情報はさらに、VMR１６ａに記憶されてい
る２進値“１”および２進値“０”の記憶場所に
対応するアドレスの集合を有する。
処理装置１６はVMR１６ａに演算命令の実行結
果を記憶するのと同時に前述のような特定の情報
を生成する。従つてVMR１６ａに結果を記憶し
た後にただちに情報が利用できる。すなわちこう
した情報をただちにアクセスすることができる。
第２図においては、生成される特定の情報は
VMR１６ａに記憶されている２進値“１”の個
数、および２進値“０”の個数を有する。生成さ
れた情報はさらに、VMR１６ａに記憶されてい
る２進値“１”および２進値“０”の記憶場所に
対応するアドレスの集合を有する。
第２図において、VMR１６ａはパイプライン
処理装置１４が実行した演算の結果を記憶する。
バツフアアドレスレジスタすなわちセレクタ１６
ｂはアドレス指定手段として機能し、ベクトルレ
ジスタ１０（VR０ないしVR１５）の要素の選
択に同期してVMR１６ａのアドレス指定を行
う。VMR１６ａは真数カウントバツフア１６ａ
１および補数カウントバツフア１６ａ２を有す
る。真数カウントバツフア１６ａ１は２進値
“１”の個数を記憶し、補数カウントバツフア１
６ａ２は２進値“０”の個数を記憶する。２進値
“１”および“０”は、VMR１６ａに記憶され
る結果ベクトルを構成する。
処理装置１４が実行した演算の結果を記憶する。
バツフアアドレスレジスタすなわちセレクタ１６
ｂはアドレス指定手段として機能し、ベクトルレ
ジスタ１０（VR０ないしVR１５）の要素の選
択に同期してVMR１６ａのアドレス指定を行
う。VMR１６ａは真数カウントバツフア１６ａ
１および補数カウントバツフア１６ａ２を有す
る。真数カウントバツフア１６ａ１は２進値
“１”の個数を記憶し、補数カウントバツフア１
６ａ２は２進値“０”の個数を記憶する。２進値
“１”および“０”は、VMR１６ａに記憶され
る結果ベクトルを構成する。
装置１６は、命令の実行結果に係る特定の情報
を生成する生成手段と、生成された情報を記憶す
る記憶手段とを有する。これらについては後に述
べる。
を生成する生成手段と、生成された情報を記憶す
る記憶手段とを有する。これらについては後に述
べる。
読取りレジスタ１８はVMR１６ａに接続され
ていてVMR１６ａの記憶しているベクトルの１
バイトのデータを読取る。実施例ではVMR１６
ａは16バイトから成る。真数／補数ゲート（Ｔ／
Ｃ）２０は読取りレジスタ１８に接続されてい
る。真数／補数制御装置（Ｔ／Ｃ CTRL）２２
が発生する制御信号に応答してゲートの開閉が行
われる。活動VMRレジスタ２４は真数／補数ゲ
ート２０に接続されていて、１バイトのデータを
受取つて一時記憶する。VMR論理装置（LU）
２６は活動VMRレジスタ２４およびパイプライ
ン処理装置１４（第１図）に接続されている。
VMR論理装置２６はベクトルレジスタ１０が記
憶している要素に対してなされた演算の結果に従
つて、活動VMRレジスタ２４から受取つた１バ
イトのデータを１度に１ビツトずつ変更する。結
果レジスタ２８はVMR論理装置２６の出力に接
続されていてVMR論理装置２６から変更された
データを１ビツトずつ受取つて記憶する。結果レ
ジスタ２８はシフトレジスタとして作動し１バイ
トのデータが構成されるまで入力ビツトを左にシ
フトする。結果レジスタ２８の１つの出力は
VMR論理装置２６に接続されていて、ベクトル
レジスタ１０が記憶している要素に対してなされ
た演算の結果に従つて変更されたデータをもう一
度変更する。書込みレジスタ３０は結果レジスタ
２８のもう１つの出力およびVMR１６ａに接続
されていて、結果レジスタ２８から変更された１
バイトのデータを受取つてVMR１６ａへ書込
む。１バイトのデータは、VMR１６ａにおいて
読取りレジスタ１８によつて読取りが行われるよ
りも前にそのデータがあつた場所に書込まれる。
VMR論理装置２６の出力は結果レジスタ２８に
接続されているだけでなく、カウンタ３２および
アドレス記憶装置３４にも接続されている。カウ
ンタ３２はVMR論理装置２６から、変更された
データを受取つて、２進値“１”および“０”の
個数をカウントする。アドレス記憶装置３４は、
変更されたデータを構成する２進値“１”および
“０”の各々のアドレスを記憶する。
ていてVMR１６ａの記憶しているベクトルの１
バイトのデータを読取る。実施例ではVMR１６
ａは16バイトから成る。真数／補数ゲート（Ｔ／
Ｃ）２０は読取りレジスタ１８に接続されてい
る。真数／補数制御装置（Ｔ／Ｃ CTRL）２２
が発生する制御信号に応答してゲートの開閉が行
われる。活動VMRレジスタ２４は真数／補数ゲ
ート２０に接続されていて、１バイトのデータを
受取つて一時記憶する。VMR論理装置（LU）
２６は活動VMRレジスタ２４およびパイプライ
ン処理装置１４（第１図）に接続されている。
VMR論理装置２６はベクトルレジスタ１０が記
憶している要素に対してなされた演算の結果に従
つて、活動VMRレジスタ２４から受取つた１バ
イトのデータを１度に１ビツトずつ変更する。結
果レジスタ２８はVMR論理装置２６の出力に接
続されていてVMR論理装置２６から変更された
データを１ビツトずつ受取つて記憶する。結果レ
ジスタ２８はシフトレジスタとして作動し１バイ
トのデータが構成されるまで入力ビツトを左にシ
フトする。結果レジスタ２８の１つの出力は
VMR論理装置２６に接続されていて、ベクトル
レジスタ１０が記憶している要素に対してなされ
た演算の結果に従つて変更されたデータをもう一
度変更する。書込みレジスタ３０は結果レジスタ
２８のもう１つの出力およびVMR１６ａに接続
されていて、結果レジスタ２８から変更された１
バイトのデータを受取つてVMR１６ａへ書込
む。１バイトのデータは、VMR１６ａにおいて
読取りレジスタ１８によつて読取りが行われるよ
りも前にそのデータがあつた場所に書込まれる。
VMR論理装置２６の出力は結果レジスタ２８に
接続されているだけでなく、カウンタ３２および
アドレス記憶装置３４にも接続されている。カウ
ンタ３２はVMR論理装置２６から、変更された
データを受取つて、２進値“１”および“０”の
個数をカウントする。アドレス記憶装置３４は、
変更されたデータを構成する２進値“１”および
“０”の各々のアドレスを記憶する。
カウンタ３２は真数カウンタ３２ａおよび補数
カウンタ３２ｂを有する。真数カウンタ３２ａは
VMR論理装置２６の出力に接続されていて、
VMR論理装置２６からビツトデータを受取つ
て、そのビツトデータを構成している２進値の
“１”の個数をカウントする。補数カウンタ３２
ｂはインバータ（Ｎ）３ｃを介してVMR論理装
置２６の出力に接続されていて、VMR論理装置
２６からビツトデータを受取つて、そのビツトデ
ータを構成している２進値の“０”の個数をカウ
ントする。各々のカウンタ３２ａおよび３２ｂ
は、カウント値を記憶するレジスタと、そのレジ
スタに接続され２進値“１”によつて、レジスタ
に記憶されているカウント値を増分する増分器と
を有する。
カウンタ３２ｂを有する。真数カウンタ３２ａは
VMR論理装置２６の出力に接続されていて、
VMR論理装置２６からビツトデータを受取つ
て、そのビツトデータを構成している２進値の
“１”の個数をカウントする。補数カウンタ３２
ｂはインバータ（Ｎ）３ｃを介してVMR論理装
置２６の出力に接続されていて、VMR論理装置
２６からビツトデータを受取つて、そのビツトデ
ータを構成している２進値の“０”の個数をカウ
ントする。各々のカウンタ３２ａおよび３２ｂ
は、カウント値を記憶するレジスタと、そのレジ
スタに接続され２進値“１”によつて、レジスタ
に記憶されているカウント値を増分する増分器と
を有する。
アドレス記憶装置３４は補数一致バツフア３４
ｃおよび真数一致バツフア３４ｄを有する。補数
一致バツフア３４ｃおよび真数一致バツフア３４
ｄは、VMR１６ａに記憶されている２進値
“０”および“１”の記憶場所に係るアドレス情
報を、それぞれ記憶する。アドレス記憶装置３４
はさらに補数アドレスレジスタ３４ａおよび真数
アドレスレジスタ３４ｂを有し、これらは補数一
致バツフア３４ｃおよび真数一致バツフア３４ｄ
のアドレス情報の記憶場所をアドレス指定する。
一致アドレスレジスタ３４ｆは補数一致バツフア
３４ｃおよび真数一致バツフア３４ｄに接続され
ている。一致アドレスレジスタ３４ｆは初めにア
ドレス情報を記憶しており、補数アドレスレジス
タ３４ａおよび真数アドレスレジスタ３４ｂの行
うアドレス指定に応答して、補数一致バツフア３
４ｃおよび真数一致バツフア３４ｄにそれぞれア
ドレス情報を提供する。一致アドレスレジスタ３
４ｆは、ベクトルレジスタ１０からの要素の読取
り、およびVMR１６ａへの２進値（“０”およ
び“１”）の書込み、に同期してアドレス情報を
提供する。選択ゲート３４ｅはVMR論理装置２
６の出力信号に従つて、補数アドレスレジスタ３
４ａと補数一致バツフア３４ｃ、および真数アド
レスレジスタ３４ｂと真数一致バツフア３４ｄ、
の接続を行う。選択ゲート３４ｅは２つのポイン
タ３４ｅ１および３４ｅ２を有する。ポインタ３
４ｅ１はVMR論理装置２６の出力信号に応答し
て、補数アドレスレジスタ３４ａが行う補数一致
バツフア３４ｃのアドレス指定を可能にする。ポ
インタ３４ｅ２はVMR論理装置２６の出力信号
に応答して、真数アドレスレジスタ３４ｂが行う
真数一致バツフア３４ｄのアドレス指定を可能に
する。選択ゲート３４ｅはさらに２つの選択入力
３４ｅ３および３４ｅ４を有する。選択入力３４
ｅ３はVMR論理装置２６が出力する２進値
“０”を表わす信号に応答して、ポインタ３４ｅ
１を介し補数アドレスレジスタ３４ａと補数一致
バツフア３４ｃとを接続する。選択入力３４ｅ４
はVMR論理装置２６が出力する２進値“１”を
表わす信号に応答して、ポインタ３４ｅ２を介し
真数アドレスレジスタ３４ｂと真数一致バツフア
３４ｄとを接続する。インバータ３４ｅ５は選択
入力３４ｅ３に関係しVMR論理装置２６の出力
信号“０”を“１”に変更する。そうして選択入
力３４ｅ３はポインタ３４ｅ１を介し補数アドレ
スレジスタ３４ａと補数一致バツフア３４ｃとを
接続することができる。第２図においてはポイン
タ３４ｅ１および３４ｅ２は初めは互いに隣接し
て位置されている。ポインタ３４ｅ１および３４
ｅ２は互いに反対方向に移動して、ベクトルレジ
スタ１０に記憶されているベクトルを構成する要
素が処理された際、および結果レジスタ２８の出
力である変更されたバイトを構成するビツトデー
タがVMR１６ａの所望の記憶場所に記憶された
際に、補数一致バツフア３４ｃおよび真数一致バ
ツフア３４ｄの所望の記憶場所のアドレス指定を
可能にする。ポインタの初期位置に関する他の実
施例として、ポインタ３４ｅ１および３４ｅ２を
初めは互いに反対側の境界に位置させて、ポイン
タが互いに近づくように移動させることもでき
る。
ｃおよび真数一致バツフア３４ｄを有する。補数
一致バツフア３４ｃおよび真数一致バツフア３４
ｄは、VMR１６ａに記憶されている２進値
“０”および“１”の記憶場所に係るアドレス情
報を、それぞれ記憶する。アドレス記憶装置３４
はさらに補数アドレスレジスタ３４ａおよび真数
アドレスレジスタ３４ｂを有し、これらは補数一
致バツフア３４ｃおよび真数一致バツフア３４ｄ
のアドレス情報の記憶場所をアドレス指定する。
一致アドレスレジスタ３４ｆは補数一致バツフア
３４ｃおよび真数一致バツフア３４ｄに接続され
ている。一致アドレスレジスタ３４ｆは初めにア
ドレス情報を記憶しており、補数アドレスレジス
タ３４ａおよび真数アドレスレジスタ３４ｂの行
うアドレス指定に応答して、補数一致バツフア３
４ｃおよび真数一致バツフア３４ｄにそれぞれア
ドレス情報を提供する。一致アドレスレジスタ３
４ｆは、ベクトルレジスタ１０からの要素の読取
り、およびVMR１６ａへの２進値（“０”およ
び“１”）の書込み、に同期してアドレス情報を
提供する。選択ゲート３４ｅはVMR論理装置２
６の出力信号に従つて、補数アドレスレジスタ３
４ａと補数一致バツフア３４ｃ、および真数アド
レスレジスタ３４ｂと真数一致バツフア３４ｄ、
の接続を行う。選択ゲート３４ｅは２つのポイン
タ３４ｅ１および３４ｅ２を有する。ポインタ３
４ｅ１はVMR論理装置２６の出力信号に応答し
て、補数アドレスレジスタ３４ａが行う補数一致
バツフア３４ｃのアドレス指定を可能にする。ポ
インタ３４ｅ２はVMR論理装置２６の出力信号
に応答して、真数アドレスレジスタ３４ｂが行う
真数一致バツフア３４ｄのアドレス指定を可能に
する。選択ゲート３４ｅはさらに２つの選択入力
３４ｅ３および３４ｅ４を有する。選択入力３４
ｅ３はVMR論理装置２６が出力する２進値
“０”を表わす信号に応答して、ポインタ３４ｅ
１を介し補数アドレスレジスタ３４ａと補数一致
バツフア３４ｃとを接続する。選択入力３４ｅ４
はVMR論理装置２６が出力する２進値“１”を
表わす信号に応答して、ポインタ３４ｅ２を介し
真数アドレスレジスタ３４ｂと真数一致バツフア
３４ｄとを接続する。インバータ３４ｅ５は選択
入力３４ｅ３に関係しVMR論理装置２６の出力
信号“０”を“１”に変更する。そうして選択入
力３４ｅ３はポインタ３４ｅ１を介し補数アドレ
スレジスタ３４ａと補数一致バツフア３４ｃとを
接続することができる。第２図においてはポイン
タ３４ｅ１および３４ｅ２は初めは互いに隣接し
て位置されている。ポインタ３４ｅ１および３４
ｅ２は互いに反対方向に移動して、ベクトルレジ
スタ１０に記憶されているベクトルを構成する要
素が処理された際、および結果レジスタ２８の出
力である変更されたバイトを構成するビツトデー
タがVMR１６ａの所望の記憶場所に記憶された
際に、補数一致バツフア３４ｃおよび真数一致バ
ツフア３４ｄの所望の記憶場所のアドレス指定を
可能にする。ポインタの初期位置に関する他の実
施例として、ポインタ３４ｅ１および３４ｅ２を
初めは互いに反対側の境界に位置させて、ポイン
タが互いに近づくように移動させることもでき
る。
以下に実施例の動作を詳細に説明する。
ベクトルレジスタVR０に記憶されているベク
トルとベクトルレジスタVR１５に記憶されてい
るベクトルに対して要素ごとにある演算を行うと
仮定する。ある演算を比較演算と仮定すると、ベ
クトルレジスタVR０の０番目の要素とベクトル
レジスタVR１５の０番目の要素の比較を行う。
ベクトルレジスタVR０の０番目の要素がベクト
ルレジスタVR１５の０番目の要素よりも大きい
場合にパイプライン処理装置１４は２進値“１”
を表わす信号を出力する。ベクトルレジスタVR
０の０番目の要素がベクトルレジスタVR１５の
０番目の要素よりも小さいかまたは等しい場合に
パイプライン処理装置１４は２進値“０”を表わ
す信号を出力する。同様にしてベクトルレジスタ
VR０の１番目の要素とベクトルレジスタVR１
５の１番目の要素との比較が行われ、パイプライ
ン処理装置１４が２進値“１”または“０”を表
わす信号を出力する。以下も同様にして２番目か
ら127番目までのベクトルの要素に対して比較が
行われる。従つて第１および第２図に示す経路１
５に、パイプライン処理装置１４が実行した比較
演算の結果を表わす２進値“１”および“０”が
順次出力される。こうした出力は第２図に示す
VMR論理装置２６の入力として印加される。
トルとベクトルレジスタVR１５に記憶されてい
るベクトルに対して要素ごとにある演算を行うと
仮定する。ある演算を比較演算と仮定すると、ベ
クトルレジスタVR０の０番目の要素とベクトル
レジスタVR１５の０番目の要素の比較を行う。
ベクトルレジスタVR０の０番目の要素がベクト
ルレジスタVR１５の０番目の要素よりも大きい
場合にパイプライン処理装置１４は２進値“１”
を表わす信号を出力する。ベクトルレジスタVR
０の０番目の要素がベクトルレジスタVR１５の
０番目の要素よりも小さいかまたは等しい場合に
パイプライン処理装置１４は２進値“０”を表わ
す信号を出力する。同様にしてベクトルレジスタ
VR０の１番目の要素とベクトルレジスタVR１
５の１番目の要素との比較が行われ、パイプライ
ン処理装置１４が２進値“１”または“０”を表
わす信号を出力する。以下も同様にして２番目か
ら127番目までのベクトルの要素に対して比較が
行われる。従つて第１および第２図に示す経路１
５に、パイプライン処理装置１４が実行した比較
演算の結果を表わす２進値“１”および“０”が
順次出力される。こうした出力は第２図に示す
VMR論理装置２６の入力として印加される。
ベクトルレジスタVR０およびVR１５に記憶
されているベクトルの要素に対する演算の実行と
同時に、セレクタ１６ｂがVMR１６ａの記憶場
所をアドレス指定する。第１の８つの要素（０番
目ないし７番目）に対して演算が実行されると、
１バイトのデータがVMR１６ａから読取られ
る。１バイトのデータは読取りレジスタ１８およ
びゲート２０を介して活動VMRレジスタ２４に
転送され記憶される。
されているベクトルの要素に対する演算の実行と
同時に、セレクタ１６ｂがVMR１６ａの記憶場
所をアドレス指定する。第１の８つの要素（０番
目ないし７番目）に対して演算が実行されると、
１バイトのデータがVMR１６ａから読取られ
る。１バイトのデータは読取りレジスタ１８およ
びゲート２０を介して活動VMRレジスタ２４に
転送され記憶される。
VMR１６ａは初めに複数のデータバイトを有
している。VMR論理装置２６は前述のようにパ
イプライン処理装置１４から経路１５を介して出
力を受取る。活動VMRレジスタ２４に記憶され
ている１バイトのデータを構成する各ビツトは、
１ビツトずつ左にシフトされる。こうしてVMR
論理装置２６はパイプライン処理装置１４の実行
した演算の結果を表わす２進値“１”または
“０”と、活動VMRレジスタ２４に記憶されて
いる０番目の要素の１ビツトを表わす２進値
“１”または“０”とを同時に受取る。VMR論
理装置２６は例えば、経路１５を介して受取るビ
ツトデータが“１”である場合に“１”を出力
し、経路１５を介して受取るビツトデータが
“０”である場合に“０”を出力することができ
る。
している。VMR論理装置２６は前述のようにパ
イプライン処理装置１４から経路１５を介して出
力を受取る。活動VMRレジスタ２４に記憶され
ている１バイトのデータを構成する各ビツトは、
１ビツトずつ左にシフトされる。こうしてVMR
論理装置２６はパイプライン処理装置１４の実行
した演算の結果を表わす２進値“１”または
“０”と、活動VMRレジスタ２４に記憶されて
いる０番目の要素の１ビツトを表わす２進値
“１”または“０”とを同時に受取る。VMR論
理装置２６は例えば、経路１５を介して受取るビ
ツトデータが“１”である場合に“１”を出力
し、経路１５を介して受取るビツトデータが
“０”である場合に“０”を出力することができ
る。
または、結果レジスタ２８の出力するビツトデ
ータと、活動VMRレジスタ２４の出力するビツ
トデータとに対して、VMR論理装置２６は、
AND、OR、またはEXCLUSIVE OR演算を実
行することもできる。
ータと、活動VMRレジスタ２４の出力するビツ
トデータとに対して、VMR論理装置２６は、
AND、OR、またはEXCLUSIVE OR演算を実
行することもできる。
ベクトルレジスタVR０およびVR１５に記憶
されるベクトルの第１の８つの要素（０番目ない
し７番目）に対して実行された比較演算の結果を
表わす１バイトのデータ、結果レジスタ２８に記
憶される。VMR論理装置２６は、活動VMRレ
ジスタ２４の代わりに結果レジスタ２８に記憶さ
れているビツトデータに対しても前述のような演
算を実行することができる。
されるベクトルの第１の８つの要素（０番目ない
し７番目）に対して実行された比較演算の結果を
表わす１バイトのデータ、結果レジスタ２８に記
憶される。VMR論理装置２６は、活動VMRレ
ジスタ２４の代わりに結果レジスタ２８に記憶さ
れているビツトデータに対しても前述のような演
算を実行することができる。
別の１バイトのデータを構成する各ビツトが結
果レジスタ２８に記憶される際に、カウンタ３２
およびアドレス記憶装置３４がこのビツトを受取
る。カウンタ３２およびアドレス記憶装置３４の
機能について以下に説明する。
果レジスタ２８に記憶される際に、カウンタ３２
およびアドレス記憶装置３４がこのビツトを受取
る。カウンタ３２およびアドレス記憶装置３４の
機能について以下に説明する。
結果レジスタ２８に記憶されるビツトが“１”
の場合は、真数カウンタ３２ａがカウント値を１
だけ増分する。ビツトが“０”の場合は、インバ
ータ３２ｃによつて２進値“０”は反転されて、
補数カウンタ３２ｂがカウント値を１だけ増分す
る。こうして真数カウンタ３２ａが２進値“１”
の個数をカウントし、補数カウンタ３２ｂが２進
値“０”の個数をカウントする。
の場合は、真数カウンタ３２ａがカウント値を１
だけ増分する。ビツトが“０”の場合は、インバ
ータ３２ｃによつて２進値“０”は反転されて、
補数カウンタ３２ｂがカウント値を１だけ増分す
る。こうして真数カウンタ３２ａが２進値“１”
の個数をカウントし、補数カウンタ３２ｂが２進
値“０”の個数をカウントする。
結果レジスタ２８に記憶されるビツトが“１”
である場合は、選択入力３４ｅ４が選択ゲート３
４ｅの一部を付勢する。そうして真数アドレスレ
ジスタ３４ｂが真数一致バツフア３４ｄの記憶場
所をアドレス指定する。真数一致バツフア３４ｄ
の所望の記憶場所のアドレス指定が行われると、
アドレス情報（ベクトルレジスタ１０の要素の記
憶場所に係るアドレス、およびVMR１６ａに記
憶される結果ビツトの記憶場所に係るアドレス）
が一致アドレスレジスタ３４ｆから真数一致バツ
フア３４ｄに転送されて、真数一致バツフア３４
ｄの所望の記憶場所に記憶される。
である場合は、選択入力３４ｅ４が選択ゲート３
４ｅの一部を付勢する。そうして真数アドレスレ
ジスタ３４ｂが真数一致バツフア３４ｄの記憶場
所をアドレス指定する。真数一致バツフア３４ｄ
の所望の記憶場所のアドレス指定が行われると、
アドレス情報（ベクトルレジスタ１０の要素の記
憶場所に係るアドレス、およびVMR１６ａに記
憶される結果ビツトの記憶場所に係るアドレス）
が一致アドレスレジスタ３４ｆから真数一致バツ
フア３４ｄに転送されて、真数一致バツフア３４
ｄの所望の記憶場所に記憶される。
結果レジスタ２８に記憶されるビツトが“０”
である場合は、インバータ３４ｅ５によつて２進
値“０”は反転されて、選択入力３４ｅ３が選択
ゲート３４ｅの他の部分を付勢する。そうして補
数アドレスレジスタ３４ａが補数一致バツフア３
４ｃの記憶場所をアドレス指定する。補数一致バ
ツフア３４ｃの所望の記憶場所のアドレス指定が
行われると、アドレス情報が一致アドレスレジス
タ３４ｆから補数一致バツフア３４ｃに転送され
て、補数一致バツフア３４ｃの所望の記憶場所に
記憶される。
である場合は、インバータ３４ｅ５によつて２進
値“０”は反転されて、選択入力３４ｅ３が選択
ゲート３４ｅの他の部分を付勢する。そうして補
数アドレスレジスタ３４ａが補数一致バツフア３
４ｃの記憶場所をアドレス指定する。補数一致バ
ツフア３４ｃの所望の記憶場所のアドレス指定が
行われると、アドレス情報が一致アドレスレジス
タ３４ｆから補数一致バツフア３４ｃに転送され
て、補数一致バツフア３４ｃの所望の記憶場所に
記憶される。
ベクトルレジスタVR０およびVR１５からベ
クトルの要素が順次読取られる際、これと同期し
てアドレス情報が一致アドレスレジスタ３４ｆか
ら順次読取られる。２進値“０”および“１”に
応じて、選択入力３４ｅ３および３４ｅ４が、補
数アドレスレジスタ３４ａによる補数一致バツフ
ア３４ｃのアドレス指定、および真数アドレスレ
ジスタ３４ｂによる真数一致バツフア３４ｄのア
ドレス指定をそれぞれ可能にする。
クトルの要素が順次読取られる際、これと同期し
てアドレス情報が一致アドレスレジスタ３４ｆか
ら順次読取られる。２進値“０”および“１”に
応じて、選択入力３４ｅ３および３４ｅ４が、補
数アドレスレジスタ３４ａによる補数一致バツフ
ア３４ｃのアドレス指定、および真数アドレスレ
ジスタ３４ｂによる真数一致バツフア３４ｄのア
ドレス指定をそれぞれ可能にする。
真数カウンタ３２ａおよび補数カウンタ３２ｂ
が例えばVMR１６ａに記憶される２進値“１”
および“０”の個数をそれぞれ記憶すると、書込
みレジスタ３０が真数カウンタ３２ａおよび補数
カウンタ３２ｂのカウント値を読取つて、真数カ
ウントバツフア１６ａ１および補数カウントバツ
フア１６ａ２にカウント値をそれぞれ記憶させ
る。
が例えばVMR１６ａに記憶される２進値“１”
および“０”の個数をそれぞれ記憶すると、書込
みレジスタ３０が真数カウンタ３２ａおよび補数
カウンタ３２ｂのカウント値を読取つて、真数カ
ウントバツフア１６ａ１および補数カウントバツ
フア１６ａ２にカウント値をそれぞれ記憶させ
る。
ここで前述のポインタ３４ｅ１および３４ｅ２
の初期位置と、補数一致バツフア３４ｃおよび真
数一致バツフア３４ｄの記憶場所の個数との関係
を説明する。ポインタ３４ｅ１および３４ｅ２の
初期位置に関する第１の実施例として、初めにポ
インタを互いに隣接させて反対方向に移動させる
場合に、今ベクトルレジスタ１０がベクトルの要
素を128個（０番目ないし127番目）有すると仮定
すると、補数一致バツフア３４ｃおよび真数一致
バツフア３４ｄはそれぞれ少なくとも128個の記
憶場所を確保しなければならない。またポインタ
３４ｅ１および３４ｅ２の初期位置に関する第２
の実施例として、初めにポインタを互に反対側の
境界に位置させてポインタが近づくように移動さ
せる場合は、補数一致バツフア３４ｃおよび真数
一致バツフア３４ｄの記憶場所の個数はそれぞれ
127個以下でよい。ポインタの初期位置に関する
第１および第２の実施例を比較すると、第２の実
施例の方がコストは安い。
の初期位置と、補数一致バツフア３４ｃおよび真
数一致バツフア３４ｄの記憶場所の個数との関係
を説明する。ポインタ３４ｅ１および３４ｅ２の
初期位置に関する第１の実施例として、初めにポ
インタを互いに隣接させて反対方向に移動させる
場合に、今ベクトルレジスタ１０がベクトルの要
素を128個（０番目ないし127番目）有すると仮定
すると、補数一致バツフア３４ｃおよび真数一致
バツフア３４ｄはそれぞれ少なくとも128個の記
憶場所を確保しなければならない。またポインタ
３４ｅ１および３４ｅ２の初期位置に関する第２
の実施例として、初めにポインタを互に反対側の
境界に位置させてポインタが近づくように移動さ
せる場合は、補数一致バツフア３４ｃおよび真数
一致バツフア３４ｄの記憶場所の個数はそれぞれ
127個以下でよい。ポインタの初期位置に関する
第１および第２の実施例を比較すると、第２の実
施例の方がコストは安い。
次の他の演算例としてVMR１６ａの内容の補
数化について考える。この補数化命令に応答して
VMR１６ａから１バイトのデータが読取られる
と、真数／補数制御装置２２が１バイトのデータ
の補数化されていない２進値“１”および補数化
されていない２進値“０”を補数化してそれぞれ
“０”および“１”に変更する。補数化されたビ
ツトから成る１バイトのデータは後の使用に備え
て記憶される。補数化された２進値“１”
（VMR１６ａにおいて補数化されていない２進
値“０”に対応する）のアドレス情報が必要な場
合は、真数／補数制御装置２２によつて補数一致
バツフア３４ｃ（真数一致バツフア３４ｄではな
い）に記憶されている所望のアドレス情報が選択
される。何故ならば、この演算の実行の前は、補
数化された２進値“１”はVMR１６ａ内におい
て補数化されていない２進値“０”であつたから
である。同様にして補数化された２進値“０”の
アドレス情報が必要な場合は、真数一致バツフア
３４ｄ（補数一致バツフア３４ｃではない）に記
憶されている所望のアドレス情報が選択される。
数化について考える。この補数化命令に応答して
VMR１６ａから１バイトのデータが読取られる
と、真数／補数制御装置２２が１バイトのデータ
の補数化されていない２進値“１”および補数化
されていない２進値“０”を補数化してそれぞれ
“０”および“１”に変更する。補数化されたビ
ツトから成る１バイトのデータは後の使用に備え
て記憶される。補数化された２進値“１”
（VMR１６ａにおいて補数化されていない２進
値“０”に対応する）のアドレス情報が必要な場
合は、真数／補数制御装置２２によつて補数一致
バツフア３４ｃ（真数一致バツフア３４ｄではな
い）に記憶されている所望のアドレス情報が選択
される。何故ならば、この演算の実行の前は、補
数化された２進値“１”はVMR１６ａ内におい
て補数化されていない２進値“０”であつたから
である。同様にして補数化された２進値“０”の
アドレス情報が必要な場合は、真数一致バツフア
３４ｄ（補数一致バツフア３４ｃではない）に記
憶されている所望のアドレス情報が選択される。
第１図は本発明を利用するコンピユータシステ
ムの構成の一部を表わすブロツク図、第２図は本
発明の実施例の詳細を表わすブロツク図である。
ムの構成の一部を表わすブロツク図、第２図は本
発明の実施例の詳細を表わすブロツク図である。
Claims (1)
- 【特許請求の範囲】 １ 演算命令を実行し、２進ビツトから成る該演
算命令の実行結果を生成する演算実行手段と、 上記結果を記憶する第１記憶手段と、 上記演算実行手段による演算結果の生成に際し
て該結果中の２進値の１の数及び０の数をカウン
トするカウント手段と、 上記演算実行手段による演算結果の生成に際し
て、上記２進値の１についての上記第１記憶手段
中の記憶位置を表す第１のアドレスの集合を記憶
する第２記憶手段と、 上記演算実行手段による演算結果の生成に際し
て、上記２進値の０についての上記第１記憶手段
中の記憶位置を表す第２のアドレスの集合を記憶
する第３記憶手段と、 を含むことを特徴とするコンピユータ・システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/495,563 US4630192A (en) | 1983-05-18 | 1983-05-18 | Apparatus for executing an instruction and for simultaneously generating and storing related information |
| US495563 | 1990-03-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59212958A JPS59212958A (ja) | 1984-12-01 |
| JPH0414385B2 true JPH0414385B2 (ja) | 1992-03-12 |
Family
ID=23969114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026226A Granted JPS59212958A (ja) | 1983-05-18 | 1984-02-16 | コンピユ−タシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4630192A (ja) |
| EP (1) | EP0126247B1 (ja) |
| JP (1) | JPS59212958A (ja) |
| DE (1) | DE3484147D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890220A (en) * | 1984-12-12 | 1989-12-26 | Hitachi, Ltd. | Vector processing apparatus for incrementing indices of vector operands of different length according to arithmetic operation results |
| JPS6266377A (ja) * | 1985-09-19 | 1987-03-25 | Fujitsu Ltd | マスクパタ−ン生成方式 |
| US5109523A (en) * | 1987-01-23 | 1992-04-28 | Hitachi, Ltd. | Method for determining whether data signals of a first set are related to data signal of a second set |
| US4989168A (en) * | 1987-11-30 | 1991-01-29 | Fujitsu Limited | Multiplying unit in a computer system, capable of population counting |
| US4947359A (en) * | 1988-02-17 | 1990-08-07 | International Business Machines Corporation | Apparatus and method for prediction of zero arithmetic/logic results |
| US4924422A (en) * | 1988-02-17 | 1990-05-08 | International Business Machines Corporation | Method and apparatus for modified carry-save determination of arithmetic/logic zero results |
| CA2045773A1 (en) * | 1990-06-29 | 1991-12-30 | Compaq Computer Corporation | Byte-compare operation for high-performance processor |
| US5258936A (en) * | 1992-08-05 | 1993-11-02 | Motorola, Inc. | Method and apparatus for generating pseudo-random numbers |
| US5416783A (en) * | 1993-08-09 | 1995-05-16 | Motorola, Inc. | Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor |
| US5586069A (en) * | 1994-09-30 | 1996-12-17 | Vlsi Technology, Inc. | Arithmetic logic unit with zero sum prediction |
| US6070237A (en) * | 1996-03-04 | 2000-05-30 | Intel Corporation | Method for performing population counts on packed data types |
| US6049864A (en) * | 1996-08-20 | 2000-04-11 | Intel Corporation | Method for scheduling a flag generating instruction and a subsequent instruction by executing the flag generating instruction in a microprocessor |
| US5940625A (en) * | 1996-09-03 | 1999-08-17 | Cray Research, Inc. | Density dependent vector mask operation control apparatus and method |
| US6418529B1 (en) | 1998-03-31 | 2002-07-09 | Intel Corporation | Apparatus and method for performing intra-add operation |
| US7395302B2 (en) | 1998-03-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing horizontal addition and subtraction |
| US7392275B2 (en) * | 1998-03-31 | 2008-06-24 | Intel Corporation | Method and apparatus for performing efficient transformations with horizontal addition and subtraction |
| WO2000048080A1 (en) * | 1999-02-12 | 2000-08-17 | Mips Technologies, Inc. | Processor having a compare extension of an instruction set architecture |
| US6282628B1 (en) * | 1999-02-24 | 2001-08-28 | International Business Machines Corporation | Method and system for a result code for a single-instruction multiple-data predicate compare operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939455A (en) * | 1971-10-01 | 1976-02-17 | Hitachi, Ltd. | Microprocessor having an interface for connection of external devices |
| US3815095A (en) * | 1972-08-29 | 1974-06-04 | Texas Instruments Inc | General-purpose array processor |
| US4169212A (en) * | 1975-04-14 | 1979-09-25 | Datotek, Inc. | Multi-mode digital enciphering system |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS53128951A (en) * | 1977-04-18 | 1978-11-10 | Hitachi Ltd | Arithmetic logic device |
| US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
| US4371951A (en) * | 1980-09-29 | 1983-02-01 | Control Data Corporation | Apparatus for converting serial input sparse vector format to parallel unpacked format for input to tandem arithmetic logic units |
| JPH0232663B2 (ja) * | 1981-09-30 | 1990-07-23 | Fujitsu Ltd | Jokentsukihikakuenzansochi |
| US4486848A (en) * | 1982-07-28 | 1984-12-04 | Sperry Corporation | Microprocessor parallel additive execution of a computer count ones instruction |
-
1983
- 1983-05-18 US US06/495,563 patent/US4630192A/en not_active Expired - Fee Related
-
1984
- 1984-02-16 JP JP59026226A patent/JPS59212958A/ja active Granted
- 1984-03-30 EP EP84103514A patent/EP0126247B1/en not_active Expired
- 1984-03-30 DE DE8484103514T patent/DE3484147D1/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59212958A (ja) | 1984-12-01 |
| US4630192A (en) | 1986-12-16 |
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| EP0126247B1 (en) | 1991-02-27 |
| EP0126247A3 (en) | 1988-01-20 |
| DE3484147D1 (de) | 1991-04-04 |
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